KR100618213B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100618213B1
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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 본 발명에 의한 반도체 장치는 외부 접속 전극이 형성된 표면과, 해당 표면에 대향하며 경면 상태인 이면(10(#a))을 갖는 반도체 장치로서, 이면(10(#a))의 일부에 레이저 마킹 법에 의해 조면화 처리된 조면화 영역(14)을 형성한다. 조면화 영역(14)은 레이저 마킹 법에 의해 인자된 본 반도체 장치 자체의 제품 정보 마크(14(#a))를 포함한다. 또, 조면화 영역(14)은 이면(10(#a))에 빛을 조사한 경우, 조면화 영역(14)과 경면화 영역(12)과의 광반사율의 차이로부터 제품 정보를 판독할 수 있을 정도로 조면화 영역(14)의 개수, 크기, 형상, 배치 장소를 결정한다. 이로써, 본 발명은 이면(10(#a))이 경면화 처리된 경우라도 광학식 검사 장치에 의한 효율적인 자동 검사를 가능하게 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 일반적인 웨이퍼 다이싱 처리에 대한 부분 도면(다이싱 테이프 접착),
도 2는 일반적인 웨이퍼 다이싱 처리에 대한 부분 도면(반도체 웨이퍼 다이싱),
도 3은 일반적인 웨이퍼 다이싱 처리에 대한 부분 도면(확장),
도 4는 일반적인 웨이퍼 다이싱 처리에 대한 부분 도면(자외선 조사),
도 5는 일반적인 웨이퍼 다이싱 처리에 대한 부분 도면(반도체 장치 픽업),
도 6은 제1 실시예에 따른 반도체 장치의 이면에 대한 일례를 나타낸 평면도,
도 7은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(웨이퍼 준비),
도 8은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(폴리이미드 도포 및 패터닝),
도 9는 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(UBM 형성),
도 10은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(레지스트 도포 및 패터닝),
도 11은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(재배선 형성),
도 12는 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(레지스트 박리),
도 13은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(드라이 필름 레지스트 라미네이트 및 패터닝 등),
도 14는 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(포스트 전극 형성),
도 15는 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(드라이 필름 레지스트 박리),
도 16은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(UBM 에칭),
도 17은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(밀봉 수지층 형성),
도 18은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(표면 폴리싱),
도 19는 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(보호 테이프 접합),
도 20은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(이면 폴리싱),
도 21은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(외부 접속 단자 형성),
도 22는 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(마킹),
도 23은 조면화 영역의 확대 평면도에 대한 일 예시도,
도 24는 일렬로 형성된 크레이터의 평면도 및 그것에 대응하는 단면도,
도 25는 조면화 영역의 확대 평면도에 대한 다른 예시도,
도 26은 제1 실시예에 따른 반도체 장치의 이면에 대한 다른 예를 나타낸 평면도,
도 27은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(다이싱 테이프 접착),
도 28은 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(반도체 웨이퍼 다이싱),
도 29는 제1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에 있어서의 반도체 장치의 일례를 나타낸 입단면도(반도체 장치 픽업),
도 30은 제1 실시예에 따른 반도체 장치의 실장 구조에 대한 일례를 나타낸 입단면도,
도 31은 제2 실시예에 따른 반도체 장치의 실장 구조에 대한 일례를 나타낸 입단면도이다.
본 발명은 기판 상에 배선 패턴 등의 부품이 실장된 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 기판의 이면(lower surface)에 장치 자체의 기종명, 로트(lot) 번호 등의 제품 정보가 인자(印字)된 반도체 장치 및 그 제조 방법에 관한 것이다.
Si, GaAs 등의 반도체 장치를 실장하는 경우, 직접 페이스다운(face down)에 의한 플립 칩 접속 방식을 도입함으로써 반도체 장치의 소형 경량화가 이루어지고 있다. 그리고, 반도체 장치의 실장 후, 반드시 검사 공정이 있다. 이 때문에, 이면에는 장치 자체의 기종명, 로트 번호 등의 제품 정보, 인덱스용 마크, 검사용 마크 등이 잉크나 레이저 마킹 법 등에 의해 프린트되어 있다(예컨대, 일본특허공개 2000-114129호 공보, 일본공개특허 2001-85285호 공보, 일본공개특허 평8-191038호 공보, 일본특허공개 평4-106960호 공보 참조).
한편, 이러한 반도체 장치는 박형화를 겨냥하고 있기 때문에, 그 반도체 장치의 이면은 그라인더(grinder)에 의해 연삭되어 경면화되어 있다. 이로써, 반도체 장치의 이면이 제품 정보나 마크에 비해 광택이 있기 때문에, 해당 반도체 장치는 제품 정보나 마크의 광학식 검사 장치에 의한 자동 검사에 적합하지 않다. 그래서, 예를 들어, 일본특허공개 2003-318335호 공보에 기재되어 있는 바와 같이, 기판의 광반사율보다도 작은 광반사율을 갖는 잉크 도포부를 마련하거나 또는 일단 경면화 처리되어 제품 정보나 마크가 형성된 이면의 전면에 억지로 조면화(粗面化) 처리를 실시한다. 이 처리로 콘트라스트가 제품 정보나 마크에 가깝게 된다. 이로써, 반도체 장치의 제품 정보가 광학식 검사 장치에 의해 판독되거나 마크 위치가 광학식 검사 장치에 의해 인식될 수 있다.
이 조면화 처리로는 샌드 블러스팅(sand blasting) 법이나 지립(abrasive grain)에 의한 래핑 법 또는 불산계의 혼산(混酸)(hydrofluoric-acid-based mixed acid)에 의한 에칭 처리법 등이 있다. 이러한 조면화 처리에 의해 반도체 장치의 이면이 물리적 또는 화학적으로 불균일하게 깎여, 이면 전체의 광택이 억제됨으로써 광학식 검사 장치에 의한 자동 검사가 가능하게 된다.
그러나, 이러한 종래의 반도체 장치에서는 다음과 같은 문제점이 있다.
종래의 반도체 장치의 이면은 일단 경면화 처리된 후, 제품 정보 마크나 인덱스용 또는 검사용의 마크 등이 해당 이면에 형성된다. 그리고, 이면은 조면화 처리된다.
그러나, 조면화 처리가 수행되면, 잉크에 의해 인자된 마크의 일부가 제거되거나 또는 레이저 마킹 법에 의해 형성된 마크의 요철(three-dimensional pattern) 일부가 깎여 버린다. 이 때문에, 광학식 검사 장치에 의한 자동 검사를 한 경우, 마크의 인식 정확성이 저하될 우려가 있다는 문제점 있다.
이러한 문제점을 회피하기 위해, 조면화 처리 후 다시 마크를 재형성하는 것 도 생각되고 있다. 그러나, 조면화 처리된 면에 잉크에 의한 인자를 한 경우, 잉크가 번져 버려 흐릿한 인자로 되기 때문에, 본질적인 문제 해결에는 이르지 못하고 있다. 또, 레이저 마킹 법을 이용하는 경우라도, 조면화 처리된 면에 대해서는 요철 때문에 안정된 패턴을 얻을 수 없어, 역시 본질적인 문제 해결에는 이르지 못하고 있다. 또, 샌드 블러스팅 법이나 혼산(mixed acid)에 의한 에칭 처리 방법을 적용하면, 필요한 부분에만 조면화 처리를 하는 것도 가능하다고 생각된다. 그러나, 이들 방법은 포토리소그래피 공정이나 세정, 린스 공정 등 그것에 추가되는 공정이 많기 때문에 불리하다.
또, 도 1 내지 도 5에 도시된 바와 같이, 실리콘 기판(60), 밀봉 수지(28) 그리고 복수의 외부 접속 단자(36)로 이루어지는 반도체 장치(18)가 최종적으로 분할 라인(25)을 따라 분할되어 각 반도체 장치(16)로 분리되면, 도 1에 도시된 바와 같이, 미리 다이싱(dicing) 지그(62)에 접착된 다이싱 테이프(20)가 이면에 접착된다. 일반적인 다이싱 테이프(20)는 접착제나 베이스 필름재로 구성되어 있으며, 접착제의 재료로는 아크릴 수지가 이용되고, 베이스 필름재로는 염화비닐 수지가 이용되고 있다.
그리고, 반도체 장치(18)로부터 각 반도체 장치(16)를 분리하는 경우, 도 2에 도시된 바와 같이, 반도체 장치(18)가 전용의 다이싱 블레이드(17)에 의해 분할 라인(25)을 따라 절단된다. 이 후, 도 3에 도시된 바와 같이, 각 반도체 장치는 히터(64)를 내장한 스테이지(66)와 링(68)으로 구성된 확장기에 실려 가열된다. 히터(64)에 의해 다이싱 테이프(20)가 가열된 후, 다이싱 지그(62)가 움직이지 않 도록 고정된 상태에서, 스테이지(66)와 링(68)이 이미 공지된 상하(elevator) 기구에 의해 도 3에서의 상측으로 밀어 올려진다. 결국, 도 3에 도시된 바와 같이, 인접하고 있던 반도체 장치(16) 사이가 다이싱 테이프(20)의 신장과 함께 넓어져, 각 반도체 장치(16)가 격리된다. 이 후, 도 4에 도시된 바와 같이, 링(68)과 다이싱 지그(62) 사이에서 다이싱 테이프(20)를 컷트하여 스테이지(66)로부터 떼어내, 다이싱 테이프(20)의 이면 측에서부터 자외선(70)을 조사한다. 다이싱 테이프(20)의 접착제로서 이용되고 있는 아크릴 수지의 접착력이 해당 자외선 조사에 의해 저하된다. 이와 같이 접착력이 약해진 후, 도 5에 도시된 바와 같이, 다이싱 테이프(20)가 각 반도체 장치(16)의 이면으로부터 박리된다.
이 경우, 마크를 위해 이면에 형성된 요철이 충분히 작으면, 다이싱 테이프(20)는 이면으로부터 용이하게 박리될 수 있다. 하지만, 상기 요철이 어느 정도 큰 경우에는 다이싱 테이프(20)가 요철면을 따라 용착되어 버려 박리가 어려울 수 있다는 문제점이 있다.
따라서, 본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 이면이 경면화 처리된 경우라도 이면에 형성된 제품 정보 등의 마크를 화상 처리에 의해 정확하게 인식할 수 있고, 이로써 광학식 검사 장치에 의한 효율적인 자동 검사를 가능하게 하는 반도체 장치 및 그 제조 방법을 제공하는 데에 제1 목적이 있다.
또한, 본 발명의 제2 목적은 이면에 다이싱 테이프가 접착된 경우라도 그것을 용이하게 박리할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
상기 목적을 달성하기 위해, 본 발명에서는 다음과 같은 수단을 강구한다.
본 발명의 제1 특징에 따르면, 외부 접속 전극이 형성된 제1면과, 제1면에 대향하며 경면 상태인 제2면을 구비한 반도체 장치에 있어서, 제2면의 일부에 레이저 마킹 법에 의해 조면화 처리된 조면화 영역을 형성한다. 조면화 영역은 레이저 마킹 법에 의해 입력된 이 반도체 장치 자체의 제품 정보를 포함한다.
본 발명의 제2 특징에 따르면, 본 발명의 제1 특징의 반도체 장치에 있어서, 조면화 영역은 오목부와 오목부 주위의 볼록부에 의해 형성되는 복수의 크레이터로 이루어지며, 오목부의 바닥부와 볼록부의 꼭대기부의 차를 1 ㎛ 이상 10 ㎛ 이하가 되도록 하고 있다.
본 발명의 제3 특징에 따르면, 본 발명의 제1 또는 제2 특징의 반도체 장치에 있어서, 조면화 영역은 오목부와 오목부 주위의 볼록부에 의해 형성되는 복수의 크레이터로 이루어지며, 서로 인접하는 크레이터끼리 오버랩되지 않도록 하고 있다.
본 발명의 제4 특징에 따르면, 본 발명의 제1 특징 또는 제2 특징의 반도체 장치에 있어서, 조면화 영역은 오목부와 오목부 주위의 볼록부에 의해 형성되는 복수의 크레이터로 이루어지며, 서로 인접하는 크레이터 사이의 제2면을 따른 격리 거리를 크레이터의 제2면을 따른 최대 폭 이하로 하고 있다.
본 발명의 제5 특징에 따르면, 본 발명의 제1 내지 제4 특징의 어느 하나의 반도체 장치에 있어서, 제2면에 빛을 조사한 경우, 조면화 영역과 조면화 영역 이 외의 영역과의 광반사율의 차이로부터 제품 정보를 판독할 수 있을 정도로 조면화 영역의 개수, 크기, 형상, 배치 장소를 결정하도록 하고 있다.
본 발명의 제6 특징에 따르면, 본 발명의 제1 내지 제5 특징의 어느 하나의 반도체 장치에 있어서, 조면화 영역은 레이저 마킹 법에 의해 형성된 반도체 장치 자체의 인덱스용 마크를 포함하고 있다.
본 발명의 제7 특징에 따르면, 본 발명의 제1 내지 제6 특징의 어느 하나의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 반도체 장치를 제조하도록 하고 있다.
따라서, 본 발명에 있어서는 상기 제1 내지 제7 특징의 수단을 강구함으로써, 제품 정보 등의 마크로 이루어지는 조면화 영역에 의해 이면의 콘트라스트를 내릴 수 있다. 이로써, 이면에 빛을 조사한 경우, 조면화 영역과 조면화 처리되고 있지 않은 영역과의 광반사율의 차이로부터 제품 정보 등을 판독할 수 있게 된다. 그러므로, 본 발명은 광학식 검사 장치에 의한 효율적인 자동 검사가 가능하게 된다.
특히, 본 발명은 상기 제2 내지 제4 특징의 수단을 강구함으로써, 이면에 다이싱 테이프가 접착된 경우라도 다이싱 테이프를 용이하게 박리할 수 있게 된다.
본 발명의 추가적인 목적 및 이점은 이하에서 상세하게 설명될 것이다. 그리고, 일부는 상세한 설명으로부터 명백해지거나 본 발명의 실행에 의해 얻어질 것이다. 본 발명의 목적과 이점은 이하에서 특별히 개시된 수단이나 조합에 의해 얻어질 수 있다.
이하, 본 발명을 실시하기 위한 최선의 모드에 대해 도면을 참조하여 설명한다.
한편, 이하의 각 형태의 설명에 이용하는 도면 중의 부호는 도 1 내지 도 5와 동일 부분에 대해서는 동일 부호를 붙여 나타내기로 한다.
(제1 실시예)
본 발명의 제1 실시예를 도 6 내지 도 30을 참조하여 설명한다.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 이면에 대한 일례를 나타낸 평면도이다.
본 실시예에 따른 반도체 장치의 이면(10(#a))은 그라인더 등에 의해 경면화 처리되고, 이 후, 그 이면(10(#a))의 일부에 레이저 마킹 법에 의해 조면화 처리된 조면화 영역(14)이 형성된다. 따라서, 조면화 영역(14) 이외의 영역은 경면화 영역(12)이다.
조면화 영역(14)에는 반도체 장치의 제품 정보용 마크(14(#a)), 인덱스용 또는 검사용의 마크(14(#b)), 콘트라스트 조정용 마크(14(#c)) 등의 마크가 형성되어 있다.
이어서, 도 7 내지 도 12, 도 27 내지 도 29를 참조하여 본 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 7에 도시된 바와 같이, 실리콘 혹은 GaAs 등의 반도체 웨이퍼(10)에는 통상의 방법에 의해 액티브 영역(도시하지 않음)에 반도체 소자가 형성되고, 액티브 영역의 디바이스와 접속한 전극 패드(13)를 공지의 방법으로 형성하여, 전극 패드(13)의 표면을 제외한 웨이퍼의 전 표면을 PSG, NSG 또는 그 조합으로 구성된 유리질의 보호막(11)으로 덮는다. 즉, 상부 표면은 전극 패드(13)만이 노출된 상태의 웨이퍼(10)를 준비한다. 또한, 참조번호 25는 분할 라인을 나타낸다. 웨이퍼(10)는 최종적으로 분할 라인(25)을 따라 절단되어 각 반도체 장치(16)를 픽업한다.
도 8에 도시된 바와 같이, 감광성을 갖는 전구체인 폴리아믹산을 스핀코팅법 등의 코팅 방법을 이용하여 약 10 ㎛의 두께로 도포하고, 프리베이킹(prebaking)을 하지 않는 폴리아믹산을 가열하여 탈수시켜 고형화한다. 형성된 폴리이미드층(15)의 막 두께는 약 5 ㎛ 정도이다. 이 후, 상기 형성된 구조를 소정의 유리 마스크를 이용하여 소정의 조건으로 노광, 현상함으로써 폴리이미드를 패터닝한다. 그리고, 폴리이미드를 다시 포스트큐어(post-cure)하여 이미드화율(imidization ratio)을 90% 또는 그 이상으로 증가시켜, 최종의 폴리이미드층(15)을 형성한다.
도 9에 도시된 바와 같이, UBM(19)을 폴리이미드층(15)의 전 표면 상에 형성한다. 이 형성 방법은 종래 방법인 스퍼터링(sputtering) 방법을 이용하여 전처리에 이어서 예컨대, Ti층을 1000∼2500Å(1Å은 10-8 cm) 두께로 형성하고, 이어서 Cu층을 4500에서 7500Å 정도로 형성한다.
도 10에 도시된 바와 같이, 액상이며 또 감광성을 갖는 도금 레지스트(21)를 스핀코팅 법 등의 코팅 방법으로 도포하고, 프리베이킹을 실행한다. 그리고, 상기 형성된 구조를 소정의 유리 마스크를 이용하여 노광·현상함으로써 도금 레지스트(21)를 패터닝한다.
도 11에 도시된 바와 같이, UBM(19)을 캐소드로 하고, Ni, Cu, Ag 등의 도전성 재료를 이용하여 재배선층(23)을 형성한다. 이 경우, 제트식(jet) 또는 라크식(rack) 전해 도금 방법으로 예컨대 Cu를 사용한 경우, 그 두께는 약 5.0 ㎛ 정도이다.
도 12에 도시된 바와 같이, 도금 레지스트(21)를 알칼리성의 박리제를 사용하여 박리한다.
도 13에 도시된 바와 같이, 진공 혹은 대기압에서 라미네이팅(laminating) 방법에 의해 재배선층(23)이 형성된 웨이퍼(10)의 표면에 약 100 ㎛ 두께의 감광성을 갖는 드라이 필름 레지스트(24)를 라미네이트한다. 그리고, 포스트 전극이 형성되어야 할 곳이 재배선층(23)상에 개구되도록 상기 형성된 구조를 소정의 유리 마스크를 이용하여 노광, 현상함으로써 드라이 필름 레지스트(24)를 패터닝한다.
도 14에 도시된 바와 같이, UBM(19)을 공통 캐소드 전극으로 하여 전해 도금법으로 예컨대 Cu를 이용하여 포스트 전극(26)을 형성한다. 이 포스트 전극(26)의 두께는 약 70∼90 ㎛ 정도이다.
도 15에 도시된 바와 같이, 알칼리성의 드라이 필름 레지스트 박리액을 이용하여 드라이 필름 레지스트(24)를 박리시켜 UBM(19)을 노광시킨다. 그리고, 도 16에 도시된 바와 같이, 재배선층(23)을 마스크로 선정하여 노출된 UBM(19)을 표면층인 Cu층에서부터 황산+과산화수소 수용액계 혹은 알칼리계의 Cu 에칭액을 이용하여 에칭액 온도 약 30℃ 정도에서 전면 박리한다. 그리고, Cu층 박리가 완료되면, 세 정하고 건조하여 노출되어 있는 Ti층을 에칭한다. 사용된 에칭액은 액 온도 약 50℃∼65℃ 정도의 과산화수소 등의 Ti 에칭액이다. Ti층은 에칭액에 침지되어 박리된다. 박리 완료 후, 형성된 구조를 DIW 등으로 세정하여 건조한다.
도 17에 도시된 바와 같이, 포스트 전극(26)이 완전히 매립되도록 액상의 에폭시 수지 등의 밀봉 수지(28)를 트랜스퍼 몰딩(transfer molding) 방법, 인쇄 방법 등의 밀봉 방법으로 웨이퍼(10) 전면에 피복한다. 그리고, 밀봉 수지(28)를 오븐 혹은 로(爐)(furnace)(도시하지 않음)를 이용하여 불활성 대기 혹은 대기 중에서 약 120℃∼150℃, 약 60분 동안 가열하여 경화시킨다.
도 18에 도시된 바와 같이, 밀봉 수지(28)에 매몰된 포스트 전극(26)의 표면을 노출시키기 위해 웨이퍼(10)의 상부 표면측을 CMP(Chemical Mechanical Polishing)법을 이용하여 연마한다. 따라서, 밀봉 수지 표면(29)을 평탄화시키는 동시에 포스트 전극(26)의 꼭대기부 표면(30)을 노출시킨다. 이 때, 밀봉 수지(28)의 두께는 80 ㎛∼90 ㎛이다.
도 19에 도시된 바와 같이, 연마된 연마면(32)의 오염, 데미지 등을 방지하기 위해, 해당 연마면(32)상에 표면 보호 테이프(34)를 가열·가압하여 접착한다. 그리고, CMP법으로 웨이퍼(10)의 이면(10(#a))을 연마하여 초기의 웨이퍼 두께 600 ㎛∼750 ㎛를 500 ㎛∼400 ㎛로 얇게 한다. 도 20에 도시된 바와 같이, 해당 이면을 연마함으로써 웨이퍼(10)의 이면(10(#a))을 경면 상태로 형성한다. 또, 외부 접속 단자 형성 전의 반도체 장치의 두께를 약 500 ㎛ 정도로 감소시킨다. 해당 표면 연마 공정은 최종적으로 반도체 장치의 총 두께를 800 ㎛ 이하로 억제하기 위한 필 수적인 것이다.
도 21에 도시된 바와 같이, 노출된 포스트 전극(26) 상에 땜납 볼을 형성하거나 또는 땜납 페이스트를 프린트하여 외부 접속 단자를 구성하기 위한 도전성 재료를 공급한다. 이 후, 해당 형성된 구조를 가열하여 땜납을 일단(一端) 용융시킨다. 그리고, 녹은 땜납의 표면 장력으로 돌기형(projection shape)의 외부 접속 단자(36)를 형성한다. 이 경우에 있어서 외부 접속 단자(36)를 땜납으로 했지만, 본 발명은 이에 한정되지 않으며 도전성을 가지는 것이라면 어떤 재료, 어떤 구성이라도 상관없다.
도 22에 도시된 바와 같이, 외부 접속 단자(36)를 형성한 후, 외부 접속 단자(36)가 아래로 가도록 웨이퍼(10)를 전용 지그(38)에 배치하고, 웨이퍼 이면(10(#a))이 도 22에서 위가 되도록 한다. 그리고, 웨이퍼(10)를 지그(38)에 고정하여 레이저 마킹 장치(도시하지 않음)에 셋트한다. 이어서, 이미 설정된 프로그램에 기초하여 미리 결정된 반도체 장치의 미리 결정된 위치에 미리 결정된 정보 혹은 마크를 레이저 마킹 장치(예컨대, GSI루모닉스 주식회사 제조, 모델 ; WH-4100)를 사용하여, 인자 속도를 500∼1000 mm/초, 펄스 레이트를 5∼15 kHz로 하여 YAG 레이저광(L)의 제2 고조파를 이용하여 형성한다. 예컨대, 인자 속도를 1000 m/초로 설정하고, 펄스 레이트를 10 kHz로 설정하면, 100 ㎛ 피치로 후술하는 크레이터(crater)(40)를 형성할 수 있다. 이로써, 복수의 크레이터(40)로 이루어지는 제품 정보용 마크, 인덱스용 또는 검사용의 마크, 콘트라스트 조정용 마크 등의 마크를 형성한다.
이어서, 크레이터(40)의 형성에 관해 상세히 설명한다. 도 23은 복수의 크레이터(40)에 의해 형성되어 이루어지는 조면화 영역(14)을 확대한 평면도의 일례이다. 도 23에 도시된 바와 같이, 마크(14(#a, #b, #c))는 웨이퍼(10)의 이면(10(#a))이 레이저 조사되어 이루어지는 다수의 크레이터(40)가 거의 규칙적으로 배치됨으로써 형성된다.
도 24는 일렬로 형성된 크레이터(40)의 평면도 및 그것에 대응하는 단면도이다. 각 크레이터(40)는 레이저 조사에 의해 이면(10(#a))이 용융되어 형성된 오목부(40(#a))와, 용융 흔적이 오목부(40(#a))의 주위에 퇴적되어 형성된 볼록부(40(#b))로 이루어지며, 이면(10(#a))에 있어서 대략 원 형상을 갖는다. 전형적으로, 이면(10(#a))에 대한 오목부(40(#a))의 두께(A)는 약 2 ㎛ 정도이고, 이면(10(#a))에 대한 볼록부(40(#b))의 높이(B)는 약 2 ㎛ 정도이며, 이면(10(#a))을 따른 크레이터(40)의 직경(W), 즉, 최대 폭은 약 50 ㎛ 정도이다.
오목부(40(#a))의 깊이(A)와 볼록부(40(#b))의 높이(B)의 합인 표면 거칠기(A+B)는 이면(10(#a))의 콘트라스트에 큰 영향을 미친다. 표면 거칠기가 1 ㎛ 이상일 때, 이면(10(#a))에 빛을 조사하면 난반사를 촉진하여 이면(10(#a))의 콘트라스트를 충분히 내린다. 하지만, 표면 거칠기의 값이 커지면, 다이싱 테이프(20)가 오목부(40(#a))에 용착되어 버려 다이싱 테이프(20)를 박리하는 것이 어려워진다. 따라서, 다이싱 테이프(20)의 박리성의 관점에서 표면 거칠기는 10 ㎛로 하는 것이 바람직하다. 본 실시예에서는 상술한 점을 감안하여 표면 거칠기를 1 ㎛ 이상 10 ㎛ 이하가 되도록, 바람직하게는 5 ㎛ 정도로 설정하고 있다.
또, 도 23 및 도 24에서는 인접하는 크레이터(40)끼리가 오버랩하고 있지 않다. 이 경우, 각 크레이터(40) 사이에는 경면이 형성되어 있다.
도 25는 조면화 영역(14)을 확대한 평면도의 다른 일례이다. 여기서, 인접하는 크레이터(40)가 서로 오버랩하고 있다. 이면(10(#a))에 빛을 조사한 경우에 있어서의 난반사를 촉진하여 콘트라스트를 내린다는 관점에서는 조면화 영역(14)에 의해 많은 크레이터(40)를 형성하면 좋기 때문에, 이러한 배치라도 상관없다. 그러나, 이와 같이 고밀도로 크레이터(40)를 형성하기 위해서는 레이저의 조사 포인트 수가 많아져 조면화 영역(14)의 형성에 다대한 시간이 소모된다. 이 때문에, 필요 최저한의 난반사 효과를 얻기에 충분한 밀도로 크레이터(40)를 형성하는 것이 바람직하다. 따라서, 도 24에 도시된 바와 같이, 본 발명의 실시예에서는 상술한 점을 감안하여 서로 인접하는 크레이터(40) 사이의 이면(10(#a))을 따른 격리 거리(D)를 크레이터(40)의 직경(W), 즉, 최대 폭 이하, 바람직하게는 최대 폭의 1/2 이하로 설정하고 있다.
이와 같은 조면화 영역(14)에 의해 이면(10(#a))의 콘트라스트를 내리고 있다. 이로써, 광학식 검사 장치(도시하지 않음)가 이면(10(#a))에 빛을 조사하여 제품 정보용 마크(14(#a))로부터 제품 정보를 인식하거나, 인덱스용 혹은 검사용의 마크(14(#b, #c))를 인식할 수 있도록 하고 있다.
이면(10(#a))에 형성되는 조면화 영역(14)의 개수, 크기, 형상, 배치 장소 등은 광학식 검사 장치가 제품 정보용 마크(14(#a))로부터 제품 정보를 인식하거나, 인덱스용 혹은 검사용의 마크(14(#b, #c))를 인식할 수 있는 것이라면 특별히 한정되지 않는다. 따라서, 도 26에 도시된 바와 같이, 제품 정보용 마크(14(#a))를 크게 취함으로써 이면(10(#a))의 콘트라스트를 충분히 내릴 수 있다면, 콘트라스트 조정용 마크(14(#c))를 생략할 수도 있다.
따라서, 도 23 및 도 24에 도시된 바와 같이, 웨이퍼 이면(10(#a))에 레이저를 조사하여 오목부(40(#a))와 오목부(40(#a)) 주위의 볼록부(40(#b))를 형성한다. 또한, 표면 거칠기가 1 ㎛ 이상 10 ㎛ 이하인 크레이터(40)를 서로 인접하는 크레이터(40)끼리 오버랩되지 않도록 형성할 수 있다.
이와 같이 형성된 크레이터(40)로 이루어지는 조면화 영역(14)에 의해 다이싱 테이프(20)를 용이하고 확실하게 박리할 수 있다. 또한, 오목부(40(#a)) 주변에 형성된 볼록부(40(#b))에 아크릴 수지 접착제가 찌꺼기로서 남는 일없이 다이싱 테이프(20)를 박리할 수 있다.
이어서, 도 27에 도시된 바와 같이, 웨이퍼(10)를 분할 라인(25)을 따라 분할하기 위해, 다이싱 테이프(20)와 마크(14(#a, #b, #c))가 형성된 웨이퍼 이면(10(#a))을 가열·가압하여 상호간에 접착시킨다. 여기서, 다이싱 테이프(20)는 미리 다이싱 링(42)에 접착 고정된 염화비닐 수지로 형성된 베이스 필름(44) 상에 아크릴 수지계의 접착제층(46)이 형성되어 만들어진다. 이 상태의 웨이퍼(10)를 다이싱 장치에 셋트한다. 그리고, 도 28에 도시된 바와 같이, 하우징(17(#a))과 하우징(17(#b))을 구비한 공지의 다이싱 블레이드(17)를 회전축(R)을 중심으로 회전시켜 웨이퍼(10)를 격자형(matrix shape)으로 컷트한다. 이 후, 자외선을 다이싱 테이프(20) 면 측에서부터 조사하여 아크릴 수지의 접착력을 저하시킨 후, 도 29에 도시된 바와 같이, 분할된 반도체 장치(16)를 픽업한다.
한편, 상기 처리 과정에서는 픽업을 다이싱 후에 실시했지만, 이미 공지된 익스팬드(expand)법을 이용하여 다이싱 후에 다이싱 테이프(20)와 함께 방사형으로 잡아 늘려(익스팬드) 각 반도체 장치(16)를 더욱 떼어놓도록 하여도 상관없다.
이어서, 도 30은 상술한 바와 같은 마크를 갖는 반도체 장치(16)의 실장 구조를 나타낸다. 반도체 장치(16)는 외부 접속 단자(36)를 통해 기판(48) 상에 형성된 회로 배선(50)의 소정의 장소에 땜납 접합된다. 이 기판(48)의 회로 배선(50)에는 반도체 장치(16)와는 별도의 전자 부품(51)이 탑재될 수도 있다. 상술한 바와 같은 마크(14(#a, #b, #c))는 레이저 조사에 의해 형성된 오목부(40(#a))와 오목부(40(#a)) 주위의 볼록부(40(#b))에 의해 형성된다. 또한, 상기 마크는 표면 거칠기가 1 ㎛ 이상 10 ㎛ 이하로 되는 복수의 크레이터(40)로 이루어진다. 이로써, 실장된 반도체 장치(16)를 광학식 검사 장치로 검사하더라도 상기 마크를 정확하게 인식할 수 있다.
이어서, 이상과 같이 구성된 본 실시예에 따른 반도체 장치의 작용에 대해 설명한다.
본 실시예에 따른 반도체 장치(16)에 있어서, 이면(10(#a))은 그라인더 등에 의해 경면화 처리되고, 이 후, 그 이면(10(#a))의 일부에 레이저 마킹 법에 의해 조면화 처리된 조면화 영역(14)이 형성된다. 조면화 영역(14)에는 반도체 장치(16)의 제품 정보용 마크(14(#a)), 인덱스용 혹은 검사용의 마크(14(#b)), 콘트라스트 조정용 마크(14(#c)) 등의 마크가 형성된다. 이들 마크는 이면(10(#a))에 레이저가 조사됨으로써 이루어지는 다수의 크레이터(40)가 거의 규칙적으로 배치됨으로써 형성된다.
크레이터(14)의 표면 거칠기는 이면(10(#a))의 콘트라스트에 큰 영향을 미친다. 해당 표면 거칠기가 1 ㎛ 이상일 때, 이면(10(#a))에 빛을 조사하면 난반사를 촉진하여 이면(10(#a))의 콘트라스트를 충분히 내린다는 것이 알려져 있다. 한편, 표면 거칠기의 값이 커지면, 다이싱 테이프(20)가 오목부(40(#a))에 용착되어 버려 다이싱 테이프(20)를 박리하는 것이 어렵게 된다. 따라서, 표면 거칠기는 다이싱 테이프(20)의 박리성을 고려하여 10 ㎛로 하는 것이 바람직하다.
본 실시예에서는 크레이터(40)의 표면 거칠기가 1 ㎛ 이상 10 ㎛ 이하, 바람직하게는 5 ㎛ 정도로 설정되어 있기 때문에, 이면(10(#a))에 빛을 조사한 경우, 난반사가 촉진되어 이면(10(#a))의 콘트라스트가 충분히 저감되는 동시에 다이싱 테이프(20)를 용이하게 박리할 수 있다.
한편, 이면(10(#a))의 콘트라스트를 내린다는 관점에서는 조면화 영역(14)에 있어서의 크레이터(40)의 수 밀도가 높을수록 바람직하다. 하지만, 고밀도로 크레이터(40)를 형성하는 것은 레이저의 조사 포인트 수도 증가시킨다. 결국, 조면화 영역(14)의 형성에 다대한의 시간이 소모된다. 하지만, 본 실시예에서는 서로 인접하는 크레이터(40) 사이의 이면(10(#a))을 따른 격리 거리(D)를 크레이터(40)의 직경, 즉, 최대 폭 이하, 바람직하게는 최대 폭의 1/2 이하로 설정하고 있기 때문에, 필요 최저한의 난반사 효과를 실현하는 동시에 레이저 마킹에 의한 조면화 영역(14)의 형성에 드는 시간을 단축할 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 장치(16)는 조면화 영역(14)이 형성됨으로써 이면(10(#a))의 콘트라스트가 저하된다. 이로써, 광학식 검사 장치에 의해 이면(10(#a))에 빛이 조사되면, 제품 정보용 마크(14(#a))로부터 제품 정보가 정확하게 인식된다. 또, 인덱스용 또는 검사용의 마크(14(#a))도 또한 정확하게 인식된다. 따라서, 광학식 검사 장치에 의해 이루어지는 검사 효율의 향상을 도모할 수 있다.
이면(10(#a))에 형성되는 조면화 영역(14)의 개수, 크기, 형상, 배치 장소 등은 광학식 검사 장치가 제품 정보용 마크(14(#a))로부터 제품 정보를 인식하거나, 인덱스용 또는 검사용의 마크(14(#b))를 인식할 수 있다면, 특별히 한정되지 않는다. 따라서, 도 26에 도시된 바와 같이, 제품 정보용 마크(14(#a))를 크게 취함으로써 이면(10(#a))의 콘트라스트를 충분히 내릴 수 있다면, 콘트라스트 조정용 마크(14(#c))를 생략할 수도 있다. 이와 같이, 마크는 적은 계약 조건과 함께 유연하게 형성될 수 있다.
또, 조면화 영역(14)에는 필요 최저한의 밀도로 크레이터(40)가 형성되기 때문에, 레이저 마킹 법에 의한 조면화 영역(14)의 형성에 필요한 시간을 단축할 수 있다. 또한, 다이싱 테이프(20)를 용이하게 박리할 수 있다. 한편, 본 실시예에서는 WLCSP(웨이퍼 레벨 CSP)를 예로 들어 설명했지만, 본 발명은 이것에 한정되지 않는다. 반도체 장치에는 기판(48)의 표면과 외부 접속 단자(36) 사이에 다른 반도체 장치, 예컨대, GaAs 디바이스 등의 능동 소자나, 레지스턴스, 캐퍼시턴스, 인덕턴스 등의 능동 소자가 매립되어도 상관없다.
(제2 실시예)
본 발명의 제2 실시예를 도 31을 참조하여 설명한다.
도 31은 본 실시예에 따른 반도체 장치(16)의 실장 구조를 나타낸 입단면도이다.
본 실시예에 따른 반도체 장치(16)의 실장 구조체는 에폭시, 폴리이미드, 폴리에텔이미드(PET), 액정 폴리머(LCP) 등의 플라스틱 필름으로 형성된 플렉시블 기판(52) 상에 캐스칭(casting)법, 라미네이팅 법, 스퍼터-도금 법 등의 방법에 의해 Cu층 등의 도전성 재료를 형성한다. 그리고, 에칭 레지스트를 패터닝하여 도전성 재료를 에칭하여 회로 배선(50)을 형성한다. 이어서, 접속용 패드(도시하지 않음) 이외의 노출 영역을 솔더 레지스트(도시하지 않음) 등으로 표면 보호막을 형성한 플렉시블 기판(52)에 범프 전극(54)을 통해 반도체 장치(16)를 플립 칩 본딩한다. 또한, 플렉시블 기판(52)과 반도체 장치(16)에 의해 형성된 공간은 에폭시 수지 등의 밀봉 수지(28)를 사이드포팅(side potting)법에 의해 충전하고 있다.
그리고, 웨이퍼 이면(10(#a))뿐만 아니라 플렉시블 기판(52)을 구성하는 플라스틱 필름 상이나 반도체 장치(16) 및 전자 부품(51) 모두 접속되어 있지 않는 회로 배선(50)에도 조면화 영역(14)을 형성한다. 또한, 실장 구조체의 로트 번호 등의 제품 정보용 마크(14((#a)), 인덱스용 또는 검사용의 마크(14(#b)), 콘트라스트 조정용 마크(14(#c)) 등의 마크를 제1 실시예에서 설명한 크레이터(40)로 구성하여 형성한다.
이와 같이 웨이퍼 이면(10(#a))뿐만 아니라 플렉시블 기판(52) 상에도 조면 화 영역(14)을 형성함으로써 마크(14(#a, #b, #c))를 레이저 빔을 이용하여 인식할 수 있기 때문에 고속으로 처리할 수 있다. 또한, 상술한 바와 같은 마크로 정보를 구성했기 때문에 적은 영역에 정보를 기록할 수 있다.
본래, 플라스틱으로 이루어지는 플렉시블 기판(52)은 반투명이며 투과성이 높아 광학식 인식 장치에서는 빛이 투과하여 인식할 수 없었지만, 본 발명의 마크를 사용하면, 광학식 인식 장치를 이용하더라도 빛이 난반사하기 때문에 투과하지 않고, 반사광을 많이 얻을 수 있다. 이런 이유로, 실장 구조체에 기록된 정보를 고속으로 읽어들일 수 있다. 또한, 회로 배선(50)을 안정적으로 에칭하기 위해 형성된 더미(dummy) 배선이나, 플렉시블 기판(52)의 휘어짐을 저감시킬 목적으로 남겨진 Cu 표면, 즉, 제품 특성, 품질에 영향을 미치지 않는 Cu 표면에 마크를 형성하더라도 좋다.
본 발명의 추가적인 이점과 변형예가 본 기술 분야의 당업자에게 가능하다는 것은 당연하다. 그러므로, 본 발명의 더 넓은 특징은 본 명세서에서 설명되고 예시된 대표적인 실시예 및 특정한 설명들에 한정되지 않는다. 따라서, 첨부된 청구항과 그것에 대등한 것들에 의해 정의되는 일반적인 발명적 개념으로부터 벗어남이 없이 다양한 변형이 이루어질 수 있음은 물론이다.
본 발명에 따르면, 이면이 경면화 처리된 경우라도 이면에 형성된 제품 정보 등의 마크를 화상 처리에 의해 정확하게 인식할 수 있고, 이로써, 광학식 검사 장치에 의한 효율적인 자동 검사가 가능하다는 효과가 있다.
또한, 본 발명은 이면에 다이싱 테이프가 접착된 경우라도 다이싱 테이프를 용이하게 박리할 수 있다는 효과가 있다.

Claims (25)

  1. 외부 접속 전극이 형성된 제1면과, 제1면에 대향하며 경면 상태인 제2면을 구비한 반도체 장치에 있어서,
    상기 제2면의 일부에 레이저 마킹 법에 의해 조면화 처리된 조면화 영역을 형성하고,
    상기 조면화 영역은 오목부와, 해당 오목부 주위의 볼록부를 포함하는 복수의 크레이터로 형성되고,
    상기 조면화 영역은 레이저 마킹 법에 의해 입력된 이 반도체 장치 자체의 제품 정보를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 크레이터는
    상기 오목부의 바닥부와 상기 볼록부의 꼭대기부의 차가 1 ㎛ 이상 10 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 조면화 영역은 오목부와 해당 오목부 주위의 볼록부에 의해 형성되는 복수의 크레이터로 이루어지며, 서로 인접하는 크레이터끼리 오버랩되지 않도록 하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 조면화 영역은 오목부와 해당 오목부 주위의 볼록부에 의해 형성되는 복수의 크레이터로 이루어지며, 서로 인접하는 크레이터 사이의 상기 제2면을 따른 격리 거리를 상기 크레이터의 상기 제2면을 따른 최대 폭 이하로 하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제2면에 빛을 조사한 경우, 상기 조면화 영역과 조면화 영역 이외의 영역과의 광반사율의 차이로부터 상기 제품 정보를 판독할 수 있을 정도로 상기 조면화 영역의 개수, 크기, 형상, 배치 장소를 결정하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 조면화 영역은 레이저 마킹 법에 의해 형성된 상기 반도체 장치 자체의 인덱스용 마크를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제4항에 있어서,
    상기 조면화 영역은 레이저 마킹 법에 의해 형성된 상기 반도체 장치 자체의 인덱스용 마크를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제4항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제3항에 있어서,
    상기 제2면에 빛을 조사한 경우, 상기 조면화 영역과 조면화 영역 이외의 영역과의 광반사율의 차이로부터 상기 제품 정보를 판독할 수 있을 정도로 상기 조면화 영역의 개수, 크기, 형상, 배치 장소를 결정하는 것을 특징으로 하는 반도체 장 치.
  13. 제12항에 있어서,
    상기 조면화 영역은 레이저 마킹 법에 의해 형성된 상기 반도체 장치 자체의 인덱스용 마크를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로서 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제3항에 있어서,
    상기 조면화 영역은 레이저 마킹 법에 의해 형성된 상기 반도체 장치 자체의 인덱스용 마크를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제1항 또는 제2항에 있어서,
    상기 조면화 영역은 레이저 마킹 법에 의해 형성된 상기 반도체 장치 자체의 인덱스용 마크를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제18항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제3항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1항 또는 제2항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제1항 또는 제2항에 있어서,
    상기 제2면에 빛을 조사한 경우, 상기 조면화 영역과 조면화 영역 이외의 영 역과의 광반사율의 차이로부터 상기 제품 정보를 판독할 수 있을 정도로 상기 조면화 영역의 개수, 크기, 형상, 배치 장소를 결정하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 조면화 영역은 레이저 마킹 법에 의해 형성된 상기 반도체 장치 자체의 인덱스용 마크를 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제23항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제22항의 복수의 반도체 장치로 이루어지는 반도체 장치 집합체를 만든 후, 해당 반도체 장치 집합체를 미리 정한 크기로 분할함으로써 상기 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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