CN101178928A - 半导体器件和存储器 - Google Patents

Abstract

本发明涉及一种半导体器件和存储器。本发明的半导体器件包括第一降压电路，用于生成低于外部提供的电源电压的第一下降电压；以及第二降压电路，用于生成低于所述第一下降电压的第二下降电压。所述第一降压电路的耐受电压不低于所述电源电压，并且所述第二降压电路的耐受电压不低于所述第一下降电压。

Description

半导体器件和存储器

技术领域

本发明涉及一种半导体器件和存储器，其中安装了降压电路，用于生成低于电源电压的电压。

背景技术

DRAM通常都包括字(等等)驱动厚膜型晶体管和逻辑部(等等)驱动薄膜型晶体管。可以使用例如，以2.5V等级的电压来启动该薄膜型晶体管，同时可以使用例如以3.3V等级的电压来启动该厚膜型晶体管。但是，从降低功耗的角度看来，可以使用例如以1.8V等级的电压来操作存储单元。因此，需要有一个降压电路，用于将电源电位VDD0降至例如1.8V(参见日本未审专利申请No.2000-149565)。

图18为传统存储器以及在其外围构造的降压电路。如图18中所示，降压电路单元110包括电源端111，用于提供外部系统电源VDD0，例如3.3V，以及降压电路112，113。提供未改变的该电源电位VDD0至I/O接口31等。另外，通过将外部电源DVV0降至例如2.5V而得到的下降电压V1被提供给外围逻辑电路。该降压电路单元110包括用于此目的的降压电路112。该降压电路112从电源电位VDD0中生成下降电压V1。另外，甚至将更低的下降电压V2，例如1.8V提供给存储单元。该降压电路单元110包括用于此目的的降压电路113。该降压电路113从电源电位VDD0中生成下降电压V2。

同时，如在引用的日本未审专利申请No.2003-257181(Takemura等)中所述以及如图19中所示，在过驱动(overdrive)系统中，当字线被激活并且升至字线上升电压VPP之后，位线被激活，因此，高侧位线(T)被放大至阵列内部下降电压VDL，并且低侧位线(B)被放大至接地电压VSS。这时，生成过驱动启动脉冲FASAP1T，因此，在高侧位线(T)被扩展至过驱动电压VDDA之后，生成VDL读出放大器启动信号FASAP1T，用以将其稳定在阵列内部下降电压VDL。

通过提供降压电路就能够实现存储单元阵列的电源下降。但是，按照这种方式，就需要使用厚膜晶体管的降压电路来生成低于高电源电压VDD0的电压。因此，就存在与不良存储器单元阵列响应度相关的问题，进而流至电流镜的电流增加，以及存在很大的电流消耗。

另外，根据提供降压电路而实现的过驱动要求该过驱动电压被视为电源电位，并且正常电压被视为下降电压。因此，如上所述，只能利用VDD-柔性(compliant)厚膜晶体管来构造降压电路，这就如上所述导致了不良响应度，并且妨碍改进它的速度。

发明内容

在一个实施例中，半导体器件包括第一降压电路，用于生成低于电源电压的第一下降电压；以及第二降压电路，用于生成低于第一下降电压的第二下降电压。该第一降压电路的耐受电压等于或高于电源电压，并且该第二降压电路的耐受电压等于或高于第一下降电压。

在另一个实施例中，存储器包括第一降压电路，其中该第一降压电路被共用地提供给多个存储体并且从电源电压生成低于电源电压的第一下降电压；第二降压电路，其中该第二降压电路被单独地提供给每个存储体并且从第一下降电压生成低于该第一下降电压的第二下降电压；以及由该第二下降电压驱动的多个存储体。该第一降压电路的耐受电压不低于电源电压，并且该第二降压电路的耐受电压不低于该第一下降电压。

在本发明中，第二降压电路根据低于自外部提供的电源电压的第一下降电压生成第二下降电压。因此，由于它的耐受电压不低于第一下降电压，所以可以通过使用耐受电压比在电路中更低的晶体管来构造本发明，其中在该电路中，从外部提供的电源电压生成第二下降电压。也就是说，根据本发明，能够提供一种半导体器件和存储器，其中该半导体器件和存储器便于快速响应和降低功耗。

附图说明

本发明的上述和其他目标，特征和优点将会通过下面参照附图对于优选实施例的说明而变得更加清晰，其中：

图1A示出了作为本发明一个实施例的半导体器件；

图1B为第一降压电路的示意图；

图1C为第二降压电路的示意图；

图2更详细地示出了图1中的降压电路；

图3示出了第一降压电路12的具体结构；

图4示出了第二降压电路13的具体结构；

图5示出了读出放大器，存储单元以及多级降压电路；

图6示出了输入给第一降压电路和第二降压电路的各个信号波形；

图7示出了本发明实施例2的第二降压电路的具体结构；

图8示出了第二实施例的变形的第一降压电路的电路图形；

图9示出了第二实施例的变形的第一降压电路的电路图形；

图10示出了第三实施例的第一降压电路12；

图11示出了第三实施例的第二降压电路；

图12为每个结点的信号波形；

图13示出了第四实施例的第一降压电路的电路图形；

图14示出了第四实施例的变形的第一降压电路的电路图形；

图15示出了第五实施例的降压电路单元；

图16示出了本发明第五实施例的降压电路单元的另一个示例；

图17示出了本发明第五实施例的降压电路单元的还一个示例；

图18为现有技术的存储器以及在它的外围中构造的降压电路的图；以及

图19为用于说明在引用的Takemura等中概述的过驱动的图。

具体实施方式

下面将参照说明性实施例来描述本发明。本领域内的技术人员可以认识到的是，通过使用本发明的讲授可以实现许多可以选择的实施例，以及本发明不仅限于用于说明目的的实施例。

实施例1

下面将参照附图来描述应用了本发明的具体实施例。图1A示出了作为本发明一个实施例的半导体器件。另外，图1B为第一降压电路的示意图，并且图1C为第二降压电路的示意图。如图1A中所示，半导体器件1包括降压电路单元10，参考电压生成电路26，读出放大器S1-S4(21)，单元阵列SA1-SA4(22)，行译码器23，命令控制器24，列译码器25，升压电路27以及I/O接口31等。该降压电路单元10包括第一降压电路12和第二降压电路13等等。

该参考电压生成电路26分别根据从外部系统提供给第一降压电路12和第二降压电路13的外部电压VDD0来生成参考电压VREF1，例如2.5V，和参考电压VREF2，例如1.8V。来自外部系统的电源电位VDD0被提供给第一降压电路，其中该第一降压电路根据该VREF1生成第一下降电压(第一内部电压)VINT1(＝VREF1)。

来自第一降压电路12的VINT1被提供给第二降压电路13，其中该第二降压电路13根据参考电压VREF2生成第二降压电路(第二内部电压)VINT2(VREF2)。

该行译码器23将由升压电路27对该电源电位VDD0进行升压而得到的电压提供给被选择的字线。另外，它还生成行地址，该行地址输入给读出放大器S1-S4。该列译码器25生成列地址，该列地址输入给读出放大器S1-S4。该命令控制器24分配信号，行译码器23和列译码器25通过该信号从串行信号中生成行地址和列地址。通过由第一降压电路12生成的第一下降电压VINT1来操作该行译码器23，列译码器25，以及命令控制器24。

该I/O接口控制该存储单元阵列22与外部端子32之间的数据交换。根据外部电压来操作该I/O接口31。

该实施例包括两种类型的降压电路。也就是说，首先，如图1B所示，它包括第一降压电路12，用于从外部电压VDD0，例如3.3V中生成第一下降电压VINT1，例如2.5V。进一步，如图1C所示，它包括第二降压电路13，用于生成比第一下降电压VINT1更低的第二下降电压VINT2，例如1.8V。

因此，将该第一降压电路12构造为使它的耐受电压等于或者高于电源电压，并且将该第二降压电路13构造为使它具有等于或者高于第一降压电路的耐受电压。也就是说，构造第一降压电路的氧化膜晶体管的厚度比构造第二降压电路的氧化膜晶体管的厚度更厚。

图2更详细地示出了图1中的降压电路部分。相同的标记被用于表示与图1的半导体器件中的元件相同的、图2中所示的降压电路部分的组成元件，并且因此省略了对于它的详细描述。如图2中所示，该第二降压电路单元10包括第一降压电路12，第二降压电路13₁-13₄，电源保护电路16，17，以及开关电路15。

如上所述，该第一降压电路12将来自外部系统的外部电源VDD0转换为第一下降电压VINT1，并将该生成的第一下降电压VINT1提供给外围逻辑电路20以及第二降压电路13₁-13₄。

该开关电路15构造在电源端子11与第二降压电路13₁-13₄之间，其中外部电源被提供给该电源端子11，并且该开关电路被构造为使得，作为开关电路15被接通的结果，外部电源而不是来自第一降压电路12的第一下降电压VINT1被直接提供给第二降压电路13₁-13₄。可以通过使用铝母片来对开关电路15进行掩模切换，或者进行基于测试模式以及相位信息等的电信号切换。这里，当外部电源电压与第一下降电压相同时，也就是说，当外部电压较低时，就不需要有第一降压电路。因为该实施例包括开关电路15，所以来自电源端子11的外部电压可以被直接提供给第二降压电路13₁-13₄以及外围逻辑电路20，而不使用第一降压电路12。

另外，该电源保护电路16通过开关SW1与来自电源端子11的外部电源线相连。另外，该电源保护电路17通过开关SW2与第一降压电源线相连。可以通过使用铝母片来对开关SW1和SW2进行掩模切换，或者进行基于测试模式以及相位信息等的电信号切换。当外部电源被提供给第一降压电路12时，开关SW1被接通，以运行该电源保护电路16。另外，当外部电源直接被提供给第二降压电路13而不是经由第一降压电路12时，该开关SW2被接通，以运行该电源保护电路17。

如上所述，该第二降压电路13₁-13₄对第一下降电压VINT1进行转换，以生成第二下降电压VINT2。由于该第一下降电压VINT1低于外部电源，因此，第二降压电路13可以使用比第一降压电路12更低耐受电压的晶体管。也就是说，由于可以使用薄氧化膜晶体管，因此可以改进切换速度并且实现了功耗的降低。

由于该实施例包括第一降压电路12，用于降低外部电源的电压，以及第二降压电路13，用于进一步降低已经被该第一降压电路12降低的第一下降电压，因此利用比用于从外部电源生成第二下降电压的晶体管更薄的氧化膜晶体管构造的降压电路可以被用作第二降压电路13。因此，由于使用了薄氧化膜，因此能够降低流向电流镜的电流并且能够改进响应度。

本发明并不仅限于上述实施例，并且有可能有多种不脱离本发明要点的修改。例如，为了改进DRAM中读出放大器的放大效率，提供了“过驱动系统”，其中该过驱动系统使用比恢复电压更高的电压来驱动在单元数据放大的初始阶段驱动的该读出放大器。将该系统应用于本申请的降压电路能够更有效地将稳定的下降电压提供给DRAM核芯。进一步，该过驱动可以被用于所有的降压电路或者代替一部分降压电路，并且通过对实现该过驱动的时序进行优化就能够更显而易见地、更有效地提供下降电压。

实施例2

下面将描述本发明的实施例2。图3和图4示出了第一降压电路12和第二降压电路13的具体结构。相同的标记被用于表示与图1和图2中所示的实施例1的元件相同的该实施例的组成元件，并且因此省略了对于它的详细描述。如图3中所示，该第一降压电路12包括电源检测电路121和驱动器122。

该电源检测电路121包括N沟道MOS晶体管MN11-MN15，以及P沟道MOS晶体管MP11，MP12。该驱动器122由N沟道MOS晶体管MNpower1构成。这些晶体管的栅薄膜很厚。这里，作为构造放大器的晶体管，被输入参考电压VREF1的MN12被设置作为第一晶体管，并且与MN12构成差分对的MN11被设置作为第二晶体管。另外，构造了与MN12平行并且被输入了将在后面描述的BANK共用过充信号的MN13。该MN13构成了电压调整晶体管，用于调整电压VINT1，同时MN14构成了电流调整晶体管，用于调整流至MN13的电流。

该MP11和MP12被构造作为电流镜，它们的栅极相连并且它们的源极与电源电位VDD0相连。MP12的栅极和漏极被短路，MN14的漏极与MP12的漏极相连，并且MN13与MN14串联。另外，MN12与串联的MN14和MN13并联。进一步，MN11的漏极与MP11的漏极相连，并且它的栅极与MNpower1的源极相连。另外，MN11和MN13的源极与MN15的漏极相连，同时MN15的源极接地，VDC被提供给它的栅极。根据该VDC值来设置是否运行该电源检测电路121。OR电路101的输出与MN13的栅极相连，将在后面描述的BANK共用过充信号被从OR电路101输入至该MN13的栅极。另外，VREF1被提供给MN12的栅极，并且Vrcont被提供给MN14的栅极。该VREF1构成了一个电压，用于当BANK共用过充信号为Low时设置该VINT1的值。该Vrcont构成了一个电压，用于设置MN14的导通电阻，当Vrcont增加时该MN14的导通电阻降低。

该MNpower1的漏极与电源电位VDD0相连，并且它的栅极与MP11的漏极(MN11的漏极)相连，其中VDDACTD1被提供给了该MP11的漏极(MN11的漏极)。它的源极与输出了VINT1的输出端相连。如上所述的VINT1构成了第一级降压电路输出电压。

下面将描述该第一降压电路12的操作。该电源检测电路121将VINT1与VREF1的电位差进行比较，以控制该驱动器122的栅电压(VDDACTD1)。也就是说，当由于电流损耗而导致VINT1电压下降时，进行如下操作，即检测VINT1＜VREF1的检测结果并且增加VDACTD1。

这里，MN13与MN12并连，其中BANK共用过充信号被输入给该MN13的栅极，并且VREF1被输入给了该MN12的栅极。因此，当该VREF1和BANK共用过充信号为高时，电流流向这两级晶体管。随后，在电源检测电路121的VREF1中出现伪上升，并且产生偏移。当检测到将在后面描述的第二降压电路13将消耗大量电流的预报时，该第一降压电路1 2将该VDDACTD1预置为高电平，为第二降压电路13的电流损耗做好准备。

这将具体描述。当BANK共用过充信号为Low并且VINT1下降时，流至MN11的电流减少。结果，更多的电流流至MP11。与此响应，该VDDACTD1上升，并且VINT1上升。

另外，由于当BANK共用过充信号为High时该MN12为ON，因此电流平行地流至MN12和MN14。也就是说，形成了该VREF1的伪上升状态。因此，该VINT1下降。结果，流至MN11的电流降低并且流至MP11的电流增加。与此响应，该VDDACTD1上升。

下文中将描述该第二降压电路。如图4所示，该第二降压电路13包括电源检测电路131和驱动器132。属于该实施例的第二降压电路13的结构基本上与第一降压电路12的结构相同。但是，构造它的晶体管的栅薄膜很薄。

如图4所示，该电源检测电路131包括：N沟道MOS晶体管MN21-MN25，以及P沟道MOS晶体管MP21，MP22。该驱动器132由N沟道MOS晶体管MNpower2构成。这里，作为构造放大器的晶体管，被输入参考电压VREF2的MN22被设置作为第一晶体管，并且与MN22构成差分对的MN21被设置作为第二晶体管。另外，构造了与MN12平行并且被输入了将在后面描述的BANK共用过充信号的MN23。该MN23构成了电压调整晶体管，用于调整电压VINT2，同时MN24构成了电流调整晶体管，用于调整流至MN23的电流。

该MP21和MP22被构造作为电流镜，它们的栅极相连并且它们的源极与电源电位VDD0相连。MP22的栅极和漏极被短路，MN24的漏极与MP22的漏极相连，并且MN23与MN24串联。另外，MN22与串联的MN24和MN23并联。进一步，MN21的漏极与MP21的漏极相连，并且它的栅极与MNpower2的源极相连。另外，MN21和MN23的源极与MN25的漏极相连，同时MN25的源极接地，VDC被提供给它的栅极。根据该VDC值来设置是否运行该电源检测电路131。将在后面描述的BANK0过充信号被输入给MN23的栅极。在BANK0使用该第二降压电路。另外，VREF2被提供给MN22的栅极，并且Vrcont被提供给MN24的栅极。该VREF2构成了一个电压，用于当BANK过充信号为Low时设置该VINT2的值。该Vrcont构成了一个电压，用于设置MN24的导通电阻，如果Vrcont很大，则该MN4的导通电阻降低。

该MNpower2的漏极与电源电位VINT1相连，并且它的栅极与MP21的漏极(MN21的漏极)相连，其中VDDACTD2被提供给了该MP21的漏极(MN21的漏极)。它的源极与输出了VINT2的输出端相连。如上所述的VINT2构成了第二级降压电路输出电压。

下面将描述该第二降压电路13的操作。当BANK共用过充信号为Low并且VINT2下降时，更少的电流流至MN21。结果，更多的电流流至MP21。与此响应，该VDDACTD2上升，并且VINT2上升。

另外，由于当BANK共用过充信号为High时该MN22为ON，因此电流平行地流至MN22和MN24。也就是说，形成了该VREF2的伪上升状态。因此，该VINT2下降。结果，流至MN21的电流降低并且流至MP21的电流增加。与此响应，该VDDACTD1上升。

下文中描述将该第一降压电路12和第二降压电路13应用于如上述图2中所示的存储器中。图5示出了读出放大器，存储单元以及多级降压电路。这里，显示了n个存储单元BANKn中的BANK0-BANK2。

如图5所示，该第二降压电路13与第一降压电路12相连，其中该VINT1被提供给该第二降压电路13。为每个BANK提供了第二降压电路13，其中从该第二降压电路13将第二下降电压VINT2提供给它的读出放大器。这里，在该实施例中，为了进行过充，BANK0-BANK3过充信号被输入给第一降压电路12。如上所述，由OR电路101对这些信号进行逻辑求和，并且生成BANK共用过充信号。另外，根据每个BANK的BANKn过充信号被输入给第二降压电路13。

图6示出了输入给第一降压电路和第二降压电路的各个信号波形。当BANK0过充信号为High时，该BANK共用过充信号也为High，并且该VDDACTD1上升。结果，该VINT1电压也上升。这时，该BANK0VDDACTD2也上升，因此作为响应，该VINT2的电压上升，并且导致实现了过充。过充使得与该读出放大器21相连的位线BL与BLB之间的电位差逐渐增加并启动读出周期。

通过这种方式，使得电流根据BANKn过充信号流至MN13，并且导致在电源检测电路121中生成了OFFSET(偏移)以及第一降压电路12的输出电压上升(强制激活)。如在该实施例中，对于两级降压，该第一降压电路12的输出电压必须与同第一级第一降压电路12相连的第二级第二降压电路13消耗的电流一致地上升。在该DRAM读出放大器通常采用各种方法例如过驱动和过充并且消耗了大量电流时，在该实施例中，获得了被输入给每个BANK的BANKn过充信号(读出信号)的OR，并且其被用于产生BANK共用过充信号。之后，作为与第二降压电路12的过驱动和过充的时序一致地对第一降压电路进行过驱动和过充的结果，对提供给第二降压电路13的充电量补偿。结果，能够改进该第一降压电路12的响应度，能够降低对第一降压电路12的电源下降，并且能够补偿第二降压电路13的高速工作。

图7示出了本发明实施例2的第二降压电路的另一个具体结构。虽然该实施例描述了将BANK0-3过充信号输入给OR电路101用以生成BANK共用过充信号，但是如图7中所示，也可以在电源检测电路121a中确定BANK0-3过充信号的逻辑和。也就是说，MN16-MN18与MN13并联，并且该BANK0-3过充信号可以分别被输入给MN13以及MN16-MN18。

下面将描述本实施例的变型。图8和图9显示了该实施例的变型的第一降压电路的电路图。在图3所示的第一降压电路中，通过在VINT1和VREF1之间提供偏移以及进行过驱动和过充来增加电流性能，但是在该变型中，通过BANK共用过充信号来控制放大器响应度。

在图8所示的示例中，MN19作为第二电流源晶体管串联地连接在MN11和MN12之间，其中从该MN11和MN12构造了差分对，并且MN15用作图3中所示的电源检测电路121的第一电流源。该MN13作为开关晶体管与MN19并联，用于在MN19有效以及无效之间进行切换。该电源检测电路121b输入VDC给MN19，以及类似地也给MN15。另外，在图9所示的示例中，与图7类似，代替被输入给MN12的BANK共用过充信号，在电源检测电路121c中并联于MN13提供MN16-MN19，并且将BANK0-3过充信号分别输入给MN13以及MN16-MN18。

通过这种方式，该变型的第一降压电路12导致了流向放大器的电流增加，其与第二降压电路13的电流消耗一致，以及它的性能增加。这里，与BANKn过充信号一致地控制它的响应度和性能。除了BANKn过充信号，通过输入各个将在后面描述的BANKn VDL激活信号也能够提高性能。

实施例3

下面将描述本发明的实施例3。该实施例已经应用于过驱动方法，其中不是通过使用上述的过充方法，而是通过输出驱动器的栅压的更大偏移来强制改进电荷供应能力。

图10示出了该实施例的第一降压电路12。该第一降压电路12包括电源检测电路123和驱动器124。该电源检测电路123包括N沟道MOS晶体管MN31-MN36，P沟道MOS晶体管MP31-MP37，恒流源102，以及反相器103。该驱动器124包括P沟道MOS晶体管Mppower1以及与其串联提供的N沟道MOS晶体管MNR。

该MP35，MP36以及MP37并联，并且它们的各个源极与电源电位VDD0相连。该MP37的漏极与MPpower1的栅极相连。ENABL信号被输入给MP35的栅极。该ENABL信号构成了一个信号，用于确定该电源检测电路123是否被激活。当用于使该第二降压电路被激活的命令没有从BANK输入时，该ENABL信号构成了一个用于公共激活第一降压电路的信号。当所有的BANK都未激活时，该信号为Low。

该MP35的漏极同时与MP32和MP31的栅极公共相连。该MP31和MP32被构造作为电流镜，其中它们的栅极相互连接并且它们的源极与电源电位VDD0相连。该MP32的栅极和漏极被短路。该MN34的源极与MP32的漏极相连。该MP34栅极和源极被短路。

该MN32，MN33的漏极与MP31的漏极相连。该MN32和MN33并联，并且该MN36的漏极与它们的源极相连。该VREF1提供给MN32的栅极，并且BANK共用过充信号被输入给MN33栅极。该MN36与接地恒流源102相连，并且该ENABL信号被提供给它的栅极。

该MP33和MP34被构造作为电流镜，它们的栅极相互连接并且连接至MP36的漏极，电源电位VDD0被提供给它们的源极。该MP33的栅极和漏极被短路。该MN31的漏极还与MP33的漏极相连，并且它的源极与MP36的漏极相连。它的栅极与MPpower1的漏极相连，并且VINT1从该漏极输出。

该MN35的漏极与MP34的漏极相连，并且它的栅极与MN34的栅极和漏极相连，MN35的源极接地。该MN34的源极接地，通过反相器103将ENABLE信号提供给它的栅极。

在该驱动器124中，该MPpower1与MNR串联，其中该MNR与电源电压VDD0相连。VPP被提供给MNR的栅极。该MPpower1的栅极与提供有VDDACTD1的MP37和MP34的漏极相连。

通过用常规推拉式电路来替换实施例2中的第一降压电路就能够得到按照这种方式构造的第一降压电路12。该第一降压电路12，与实施例2中的类似，也包括MN33，用于感应由于BANK共用过充信号被输入给它的栅极而引起电源检测电路中的偏移。这里，在该实施例中还构造了MN14，其中Vrcont被输入给了该MN14，并且与实施例2类似，该N沟道MOS晶体管可以垂直重叠。

通过与由于过驱动而产生的大量电流相一致地由BANK共用过充信号来激活该第二降压电路，就能够补偿该第一降压电路12中提供给第二降压电路的电量。

下面将描述该实施例的第二降压电路13。图11示出了该实施例的第二降压的电路。该第二降压电路13包括电源检测电路133和驱动器134。

该电源检测电路133包括N沟道MOS晶体管MN41-MN44，P沟道MOS晶体管MP41-MP44，恒流源104，以及反相器105。该驱动器134包括P沟道MOS晶体管MPpower2。

该MP43的源极与VINT1相连，并且通过反相器105将BANKn过驱动信号提供给它的栅极。它的漏极与MP42和MP41的栅极共同连接。该MP43用作第三晶体管，用于接通和关闭放大器。通过提供反相的BANKn过驱动信号来接通该MP43，从而停止该放大器的运行。该MP41和MP42被构造作为电流镜，它们的源极与VINT1相连，它们的栅极彼此相连。该MP42的栅极和漏极被短路。该MN43的漏极与MP42的漏极相连。该VREF2被提供给MN43的栅极。另外，MANK共用过充信号被提供给MN42的栅极，并且该MN42与MN43并联。该MN43的源极与接地的恒流源104相连。进一步，该MN41的漏极与MP41的漏极相连，并且它的栅极与MPpower2的漏极相连。该MN41的漏极电压形成了被提供给MPpower2的栅极的VDDACTD2，利用其构造所述驱动器134。该MPpower2的源极与VINT1相连，并且VITN2被从它的漏极输出。另外，该MP44的漏极与MPpower2的栅极相连，并且它的源极与VINT1相连。该VDL激活信号被提供给MP44的栅极。该MN44的漏极与MP44的漏极相连，并且它的源极接地。BANKn过驱动信号被提供给MN44的栅极。

下面将描述该第一降压电路12和第二降压电路13的操作。图12为每个节点的信号波形。当该ENABLE为Low时，图10的MP35，MP36以及MP37为OFF，并且因此，该MPpower1也为OFF。

接着，当该ENABLE信号为High并且该BANK共用过充信号为High时，图10的MP35，MP36以及MP37为OFF并且MN36为ON。此外，MN33为ON，形成并联地流至MN32、MN33的电流。结果，形成VREF1的伪上升状态。因此，VINT1下降，流至MN35的电流增加。同时，流至MN34的电流降低。响应于此，VDDACT1下降，且VINT1上升。

接着，当该ENABLE信号为High并且该BANK共用过充信号为LOW时，图10的MP35，MP36以及MP37为OFF并且MN36为ON。由于该MN33为OFF，因此VREF1＝VINT1。这里，当VINT1下降时，流至MN35的电流增加，并且流至MP34的电流下降。作为响应，进行操作使得VREF1＝VINT1，作为VDDACTD1下降以及VINT1上升的结果。

另外，在第二降压电路13中，由于读取周期的初始状态VDL激活信号和过驱动信号导致驱动器134的MPpower2被接通，以及促使该VINT2上升。当该过驱动周期很长时，VINT2升至VINT1。该过驱动完成之后的过充周期产生了VREF2的伪上升状态。

当该VDL激活信号为High时，该BANK共用过充信号为High并且BANKn过驱动信号为High，因为MP44为OFF并且MN44为ON，该VDDACTD2为Low并且MNpower2为ON。结果，VINT2电压上升。因为MP43为OFF，所以MP21，MP22被关断，并且放大器停止工作。

接着，当该VDL激活信号为High，该BANK共用过充信号为High并且BANKn过驱动信号为Low时，该MN44为OFF。另一方面，该MP43为OFF。因此，由于放大器在工作并且电流流至MN42，MN43，所以作为对此的响应，该VDDACTD2下降并且VINT2上升。

进一步，当VDL激活信号为High，该BANK共用过充信号为Low并且BANKn过驱动信号为Low时，由于MN42为OFF，因此VINT2＝VREF2。

在该实施例中，与实施例2类似，确定被输入给每个BANK的BANKn过驱动信号的OR，并且被用作BANK共用过充信号。另外，通过与第二降压电路13的过驱动的时序一致地来进行第一降压电路的过驱动，来补偿被提供给第二降压电路13的电量。通过这种方式，能够改进该第一降压电路的响应度，能够抑制第一降压电路12的压降，另外，能够补偿该第二降压电路13的高速运行。

实施例4

下面将描述实施例4。图13示出了该实施例的第一降压电路。增加了薄膜厚度的实施例3的第二降压电路的晶体管应用在该实施例的第一降压电路中。由于已经应用在该第一降压电路12中，因此输入给图11的N44的BANKn过驱动信号用作输入给N54的BANK共用过充信号。在该实施例中使用了BANK共用过充信号，因此该BANKn过驱动信号的逻辑求和信号也可以被输入。另外，使用了ENABLE信号，而不是VDL激活信号。并且，提供的并非是第一下降电压VINT1以外，而是电源电位VDD0。这不同之处还在于提供VREF1而不是VREF2，并且提供了BANKn过充信号而不是BANK共用过充信号。该实施例的所有其他方面都与实施例3相同。该第一降压电路12进行与实施例3中相同的操作，产生图12所示的时序图。

这里，与图3中所示的实施例2对照，其中该输出驱动器为N沟道MOS晶体管，在该实施例中为P沟道MOS晶体管。在该第二降压电路12中额外构造了图11中所示的共用阵列电源过驱动拉出MOS晶体管(MP54，MN54)。这些晶体管MP54，MN54用作强制驱动电路，其中该强制驱动电路强制设置该驱动器的栅极电压，并且当该ENABLE信号为Low时，该NP54为ON并且驱动器126为OFF。

图14示出了如图10中所示的第一降压电路中该拉出MOS晶体管的应用示例。图14示出了该实施例变型的第一降压电路的电路图形。如图14所示，额外构造了拉出晶体管MP67，MN67。也就是说，该晶体管MP67，MN67串联在接地与MPpwoer2栅极之间。ENABLE信号被提供给MP67的栅极。BANK共用过充信号被提供给MN67的栅极。如上所述，该BANK共用过充信号可以被输入作为BANKn BLD激活信号的逻辑求和信号。在该电路中，生成了与图12相同的时序图。

实施例5

下面将描述上述图2中所示的降压电路单元的另一个示例。图15示出了该实施例的降压电路单元。该降压电路单元10包括第一降压电路31，用于将第一下降电压VINT1提供给外围逻辑20等；以及第一降压电路32，用于将VINT1提供给存储单元。通过将阵列运算电路部分从外围电路部分断开，就能够防止噪声干扰。

图16示出了本发明的实施例5的降压电路单元的另一个示例，并且图17示出了本发明的实施例5的降压电路单元的还一个示例。在图16和17所示的示例中，存储单元部分与外围电路部分断开，并且补偿电容被插入在第一降压电路32与第二降压电路13₁-13₃之间。如图16所示，补偿电容111₁-111₃构造在晶体管的栅极与第二降压电路13₁-13₃的输出之间，其中第一降压电路31的驱动器由该晶体管构成。通过提供这些补偿电容111₁-111₃，该第一降压电路32能够对第二降压电路13₁-13₃的压降作出反应。也就是说，在第二降压电路13₁-13₃的读出期间，相对于每个BANK的电源突然下降，第一降压电路32的响应灵敏度能够上升。由于相对于电源的下降，每个BANK的电源的恢复是逐步的，正如这个示例的情况一样，因此可以构造第一降压电路32作为多BANK共用电路。

另外，如图17中所示，可以为每个BANK都构造第一降压电路32₁-32₃。在这种情况下，补偿电容112₁-112₃连接在第一降压电路32₁-32₃的驱动器栅与第二降压电路13₁-13₃的输出之间。进一步，可以构造开关113₁-113₃，用于将该第一降压电路32₁-32₃与第二降压电路13₁-13₃断开预定周期。在这种情况下，在检测到过充时，在过充期间通过开关113₁至113₃将该第一降压电路32₁-32₃与第二降压电路13₁-13₃断开，直到读出开始。这里，由于过充而导致BANKn VINT2上升，其中该BANKn VINT2构成了第二降压电路13₁-13₃的输出电压，因此通过补偿电容112₁-112₃而使得该第一降压电路的Pch驱动器的栅输入在关闭驱动器的方向上上升。构造开关113₁-113₃的目的就是为了防止第一降压电路的Pch驱动器的栅输入上升。结果，能够临时将该第二降压电路13₁-13₃与第一降压电路32₁-32₃断开，并且通过读取操作在读出该VINT2已经下降低的开始的时候连接在一块。

还有，在该结构中，能够改进在读取第二降压电路13₁-13₃期间第一降压电路对于每个BANK的电源突然下降的响应度。另外，对于该示例的情况，通过为每个BANK提供第一降压电路32₁-32₃与第二降压电路13₁-13₃，能够进一步改进该第一降压电路32₁-32₃的响应度。

可以很清楚地是，本发明不仅限于上述实施例，并且在不脱离本发明的保护范围和精神的情况下可以进行修改和改变。

Claims (19)

1.一种半导体器件，包括：

第一降压电路，用于生成低于电源电压的第一下降电压；以及

第二降压电路，用于生成低于所述第一下降电压的第二下降电压，

其中所述第一降压电路的耐受电压等于或高于所述电源电压，

其中所述第二降压电路的耐受电压等于或高于所述第一下降电压。

2.根据权利要求1的半导体器件，

其中所述第一降压电路包括具有第一氧化膜厚度的晶体管，以及

所述第二降压电路包括具有小于所述第一氧化膜厚度的第二氧化膜厚度的晶体管。

3.根据权利要求1的半导体器件，

其中所述第一降压电路将电压提供给外围逻辑。

4.根据权利要求1的半导体器件，

其中所述第二降压电路将电压提供给存储单元。

5.根据权利要求1的半导体器件，还包括：

开关电路，用于将从所述外部提供的电源电压或由所述第一降压电路生成的所述第一下降电压两者中选择一个并且提供给所述第二降压电路。

6.根据权利要求5的半导体器件，还包括：

与电源电压线路相连接的第一电源保护电路，以及与第一下降电压线路相连接的第二电源保护电路，

当所述电源电压被提供给所述第一降压电路时，所述第一电源保护电路被接通，并且当电源电压被提供给所述第二保护电路时，所述第二电源保护电路被接通。

7.根据权利要求1的半导体器件，

其中所述第一降压电路包括驱动器，以及用于驱动所述驱动器的电源检测电路，

所述电源检测电路包括放大器和电压调整晶体管，所述放大器包括第一晶体管和第二晶体管，其中参考电压被输入至所述第一晶体管的栅极，所述第二晶体管与第一晶体管构成差分对，所述电压调整晶体管与所述第一晶体管并联连接并且调整所述第一下降电压。

8.根据权利要求1的半导体器件，

其中所述第二降压电路包括驱动器，以及用于驱动所述驱动器的电源检测电路，

所述电源检测电路包括放大器和电压调整晶体管，所述放大器包括第一晶体管和第二晶体管，其中参考电压被输入至所述第一晶体管的栅极，所述第二晶体管与第一晶体管构成差分对，所述电压调整晶体管与所述第一晶体管并联连接并且调整所述第二下降电压。

9.根据权利要求7的半导体器件，

其中对应于多个存储体的过充信号的逻辑求和信号被输入至所述电压调整晶体管。

10.根据权利要求7的半导体器件，进一步包括：

电流调整晶体管，用于调整流至所述电压调整晶体管的电流。

11.根据权利要求7的半导体器件，包括：

第三晶体管，用于控制所述放大器的接通/关闭。

12.根据权利要求7的半导体器件，

其中所述驱动器由P沟道MOS晶体管构成，

所述半导体器件还包括强制驱动电路，用于强制地设置所述P沟道MOS晶体管的栅极电压。

13.根据权利要求1的半导体器件，

其中所述第一降压电路包括驱动器以及用于驱动所述驱动器的电源检测电路，

所述电源检测电路包括：

第一晶体管和第二晶体管，其中参考电压被输入至所述第一晶体管的栅极，所述第二晶体管与所述第一晶体管构成差分对；

接地第一电流源；

第二电流源晶体管，其连接在所述第一电流源与所述差分对之间；以及

开关晶体管，其与所述第二电流源晶体管并联连接，并且在所述第二电流源晶体管的有效和无效之间进行切换。

14.根据权利要求7的半导体器件，进一步包括：

与所述电压调整晶体管并联连接的(N-1)个晶体管，

对应于N个存储体的过充信号，它们分别被输入至所述电压调整晶体管和(N-1)个晶体管。

15.一种存储器，包括：

第一降压电路，其被共用地提供给多个存储体，并且根据电源电压生成低于所述电源电压的第一下降电压；

多个第二降压电路，其被单独地提供给每个存储体，并且根据所述第一下降电压生成低于所述第一下降电压的第二下降电压；以及

由所述第二下降电压驱动的多个存储体，

其中所述第一降压电路的耐受电压不低于所述电源电压，并且所述第二降压电路的耐受电压不低于所述第一下降电压。

16.根据权利要求15的存储器，包括：独立地用于将所述第一下降电压提供至外围逻辑的第一降压电路，以及用于将所述第一下降电压提供至所述第二降压电路的第一降压电路。

17.根据权利要求15的存储器，

其中为每个所述存储体设置所述第一降压电路和所述第二降压电路。

18.根据权利要求15的存储器，进一步包括：

补偿电容，连接在所述第一降压电路与所述第二降压电路之间。

19.根据权利要求18的存储器，进一步包括：

开关，用于将所述第一降压电路与所述第二降压电路断开预定周期。

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