CN101174472A - 缺陷存储单元的筛选方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000012216 screening Methods 0.000 title claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000725 suspension Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 150000003376 silicon Chemical class 0.000 claims 2
- 230000009471 action Effects 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 2
- 238000010200 validation analysis Methods 0.000 abstract 2
- 230000008569 process Effects 0.000 description 11
- 238000013461 design Methods 0.000 description 6
- 238000012795 verification Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000012163 sequencing technique Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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Abstract
一种缺陷存储单元的筛选方法，用于一内存上。内存一般划分成许多区块，并以区块为单位作抹除的动作，一区块具有N个存储单元，N为大于1的正整数。N个存储单元系为一第1～N个存储单元。在此方法中，验证第i个存储单元是否抹除成功，i为小于或等于N的正整数。若第i个存储单元抹除成功时，检查第i个存储单元是否为第N个存储单元。若第i个存储单元抹除失败时，抹除N个存储单元一次，并检查第i个存储单元是否为第N个存储单元。若第i个存储单元不是第N个存储单元，验证第i+1个存储单元是否抹除成功。若第i个存储单元是第N个存储单元，表示正常存储单元已抹除完成，对该存储区块作第二次验证以筛除缺陷存储单元。验证第j个存储单元是否抹除成功，j为小于或等于N的正整数。若第j个存储单元抹除验证失败时，筛选第j个存储单元为一缺陷存储单元，并检查该第j个存储单元是否为该第N个存储单元。若第j个存储单元不是第N个存储单元，验证第j+1个存储单元是否抹除成功。
Description
【技术领域】
本发明是有关于一种缺陷存储单元的筛选方法，且特别是有关于一种利用第一次验证存储单元抹除失败而抹除存储区块中所有存储单元一次后随即略过而进行下一个存储单元的验证的设计以及第二次验证存储单元抹除失败而筛选存储单元为缺陷存储单元的设计的缺陷存储单元的筛选方法。
【背景技术】
闪存具有不需电源即可保存数据的特性，而且具有抹除与写入的功能，因此广泛的应用于各种电子产品上。传统的闪存可划分成许多存储区块，每个存储区块具有许多存储单元。每个存储单元系用以记录一个位的数据。存储单元具有控制栅极、浮接栅极、源极与漏极。存储单元的数据是以浮接栅极中所储存的电子量多寡而定。
当浮接栅极中储存高量的电子，此时门坎电压较高，需要给予控制栅极一个较高的电压，例如是大于6伏特，才能使此存储单元的源极与漏极导通，一般定义此时存储单元的数据为0且为程序化状态。
当浮接栅极中储存低量的电子，此时门坎电压较低，只需要给予控制栅极一个较低的电压，例如是小于4伏特，即可使此存储单元的源极与漏极导通，一般定义此时存储单元的数据为1且为抹除状态。
闪存抹除数据后，需要进行验证程序来保证数据被抹除的正确性。在进行抹除动作时是以整个存储区块为单位进行抹除，而验证时通常以八、十六或三十二位(存储单元)为单位作验证(对应一地址)，在验证所有存储单元的数据是否为1的流程中，将会逐一验证每一地址是否抹除成功。若所验证的那一个地址抹除失败时，则电性抹除该存储区块一次或多次，并停留在原验证失败的地址重复验证及抹除，直到原本被验证失败的那一个地址被验证为抹除成功才进行下一个地址的验证步骤。
在传统上一种筛除缺陷存储单元的方法，即是应用上述抹除及验证的程序，来筛除无法通过验证的存储单元，主要差异是筛除时的验证条件较一般抹除时的验证条件更严格，如图1，为一存储区块被抹除后的门坎电压分布图，在抹除验证时只要存储单元的门坎电压(Vt)小于EV时即通过验证，在筛除验证时施加更低的栅极电压，使存储单元的门坎电压需小于MR(margin read)才会通过验证，不能通过验证的存储单元即为需筛除的缺陷存储单元(slow bit)。
然而，上述的验证方式将会导致有些原本已被验证为抹除成功的存储单元，因为缺陷存储单元迟迟未通过验证而须不断的连带被抹除，而随着上述抹除次数的增加，产生过度抹除(over erase)现象，进而导致漏电流的产生。因此，造成存储单元程序化的困难或待机状态时漏电流的消耗，或在读取其它已程序化的存储单元时，将该存储单元误判为抹除状态。
【发明内容】
有鉴于此，本发明的目的就是在提供一种缺陷存储单元的筛选方法。其第一次验证存储单元抹除失败而抹除存储区块中所有存储单元一次后，随即略过该地址而进行下一个地址的存储单元验证的设计，加上第二次验证存储单元抹除失败而筛选存储单元为缺陷存储单元的设计，可以有效地且明确地筛选缺陷存储单元。因此，进而降低存储单元产生过度抹除(over erase)的机率，并且防止存储单元产生漏电流的现象。
根据本发明的目的，提出一种缺陷存储单元的筛选方法，用于一内存上。内存可划分成许多存储区块(sector)，每一存储区块具有N个存储单元(cells)，N为大于1的正整数。N个存储单元系为一第1～N个存储单元。在此方法中，验证第i个存储单元是否抹除成功，i为小于或等于N的正整数。若第i个存储单元抹除成功时，检查第i个存储单元是否为第N个存储单元。若第i个存储单元抹除失败时，抹除存储区块的N个存储单元一次，并检查第i个存储单元是否为第N个存储单元。
若第i个存储单元不是第N个存储单元，验证第i+1个存储单元是否抹除成功。若第i个存储单元是第N个存储单元，表示正常存储单元皆已抹除完成，对同一存储区块作第二次验证以筛除缺陷存储单元。验证第j个存储单元是否抹除成功，j为小于或等于N的正整数。
若第j个存储单元抹除成功时，检查第j个存储单元是否为第N个存储单元。若第j个存储单元抹除失败时，筛选第j个存储单元为一缺陷存储单元，并检查第j个存储单元是否为第N个存储单元。
若第j个存储单元不是第N个存储单元，验证第j+1个存储单元是否抹除成功。若第j个存储单元是第N个存储单元，结束此方法。
运用此方法作缺陷存储单元的筛除时，可以应用跟抹除动作同样的操作条件，并可得到一不受缺陷存储单元影响的临界电压分布图，如图2所示，以作为抹除特性分析的用，并且避免过度抹除(over erase)的发生及其相关的负面效应。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1绘示乃传统的存储区块被抹除后的门坎电压分布图。
图2绘示乃依照本发明的不受缺陷存储单元影响的临界电压分布图。
图3绘示乃依照本发明的较佳实施例的缺陷存储单元的筛选方法的流程图。
图4绘示乃应用图3的方法的内存的示意图。
图5绘示乃图4的内存的单一存储单元的剖面图。
图6绘示乃图5的存储单元的被抹除时的电性操作图。
【具体实施方式】
请同时参照图3～4，图3绘示乃依照本发明的较佳实施例的缺陷存储单元的筛选方法的流程图。图4绘示乃应用图3的方法的内存的示意图。如图所示，本实施例的缺陷存储单元的筛选方法系可用于一内存20(如闪存)上，用以有效地且明确地筛选缺陷存储单元(slow bit memory cell)，进而降低存储单元产生过度抹除(overerase)的机率，且防止存储单元产生漏电流的现象。内存20具有至少一存储区块(sector)21，存储区块21具有N个存储单元(cells)。N为大于1的正整数，N个存储单元系为一第1～N个存储单元。在本实施例中，N例如为25，此25个存储单元系为一第1～25个存储单元。其中，第1个存储单元的标号为22(1)，第2个存储单元的标号为22(2)。依此类推，第25个存储单元(即最后一个存储单元)的标号为22(25)。至于本方法的流程将说明如后。
首先，在步骤11中，验证第i个存储单元是否抹除成功，i为小于或等于N的正整数。在本实施例中，例如i从1开始，即验证第1个存储单元22(1)是否抹除成功。
若第i个存储单元抹除成功时，则进入步骤12中，检查第i个存储单元是否为第N个存储单元(最后一个存储单元)。例如，若第1个存储单元22(1)被验证为抹除成功时，则检查第1个存储单元22(1)是否为第25个存储单元22(25)。
若第i个存储单元抹除失败时，则进入步骤13中，抹除存储区块21的N个存储单元一次。待抹除步骤后，即进入步骤12中，检查第i个存储单元是否为第N个存储单元。例如，若第1个存储单元22(1)被验证为抹除失败时，抹除存储区块21的第1个存储单元22(1)至第25个存储单元22(25)一次。于抹除步骤后，即执行步骤12，检查第1个存储单元22(1)是否为第25个存储单元22(25)。
若第i个存储单元不是第N个存储单元，则将i的值加1，例如内存20可以通过其计数器加值，并回到步骤11中，以验证第i+1个存储单元是否抹除成功。例如，由于第1个存储单元22(1)不是第25个存储单元22(25)，即将1的值+1，并回到步骤11中，验证第2个存储单元22(2)是否抹除成功。因此，可以逐一验证第1个存储单元22(1)至第25个存储单元22(25)是否成功抹除。若第1个存储单元22(1)至第25个存储单元22(25)的任一存储单元抹除失败时，就要抹除存储区块21的第1个存储单元22(1)至第25个存储单元22(25)一次。也就是说，若第1个存储单元22(1)至第25个存储单元22(25)中遇到有M个存储单元抹除验证失败时，则共抹除存储区块21的第1个存储单元22(1)至第25个存储单元22(25)M次，M为小于或等于25的正整数。
若第i个存储单元是第N个存储单元，表示存储区块22的第1个存储单元22(1)至第25个存储单元22(25)已经全部逐一验证完毕，则进入步骤14中，重新对同一存储区块作验证动作，以筛除缺陷存储单元。验证第j个存储单元是否抹除成功，j为小于或等于N的正整数。在本实施例中，j例如是从1开始，即验证第1个存储单元22(1)是否抹除成功。
若第j个存储单元抹除成功时，则进入步骤15中，检查第j个存储单元是否为第N个存储单元。例如，检查第1个存储单元22(1)是否为第25个存储单元22(25)。若第j个存储单元抹除验证失败时，则进入步骤16中，筛选且记录第j个存储单元为一缺陷存储单元。其中，在筛选第j个存储单元为缺陷存储单元时，更可记录第j个存储单元的地址。例如，若第1个存储单元22(1)抹除验证失败时，筛选且记录第1个存储单元22(1)为缺陷存储单元。于筛选步骤后，并执行步骤15，检查第j个存储单元是否为第N个存储单元。例如，检查第1个存储单元22(1)是否为第25个存储单元22(25)。
若第j个存储单元不是第N个存储单元，则将j的值加1，例如以通过计数器加值，并回到步骤14中，验证第j+1个存储单元是否抹除成功。例如，由于第1个存储单元22(1)不是第25个存储单元22(25)，则验证第2个存储单元22(2)是否抹除成功。若第j个存储单元是第N个存储单元，表示存储区块22的第1个存储单元22(1)至第25个存储单元22(25)已经全部逐一验证完毕，则结束此方法。
因此，上述步骤11所示的验证流程为第一次验证流程，用以决定是否抹除存储区块21的N个存储单元一次。此外，上述步骤14为接续步骤11的后的第二次验证流程，验证同一存储区块中是否仍有无法通过抹除验证的存储单元，并将其归类为需筛除的缺陷存储单元，进而提供后续修补缺陷存储单元的基准。
至于步骤11及14中如何验证存储单元是否抹除成功的流程，在此举例说明如后，但本实施例的技术并不局限在此。又如图4所示，内存20更具有字符线W1～W5、源线S1～S5以及位线B1～B5，字符线W1～W5系横向平行设置，位线B1～B5系纵向平行设置。字符线W1～W5及位线B1～B5系垂直交错排列，字符线W1～W5系与对应的存储单元的控制栅极CG电性连接，同一列存储单元的控制栅极系与同一条字符线电性连接。位线B1～B5系与对应的存储单元的漏极D电性连接，同一行存储单元的漏极D系与同一条位线电性连接。源线S1～S5系与对应的存储单元的源极S电性连接，同一列存储单元的源极S系与同一条源线电性连接。同一存储区块的源线最终共同电性连接在一起，以达成以存储区块为单位的抹除动作。请参照图5，其绘示乃图4的内存的单一存储单元的剖面图。如图5所示，内存20更具有一硅基底30，存储区块21的第1个存储单元22(1)至第25个存储单元22(25)、字符线W1～W5、源线S1～S5以及位线B1～B5系设置于硅基底30上。在步骤11中，首先，施加一高于门坎电压的第一电压于第i个存储单元的控制栅极CG，例如以通过对应的字符线施加电压，使存储单元的漏极及源极之间产生通道。接着，施加一适当的第二电压于第i个存储单元的漏极D，例如以通过对应的位线施加电压，使存储单元的漏极和源极之间有一电压差而产生电流。然后，通过感测放大器量测第i个存储单元的源极S及漏极D之间的电流是否大于一第一抹除验证电流值，例如以通过对应的位线及感测放大器量测电流。若第i个存储单元的源极S及漏极D之间的电流大于第一抹除验证电流值，决定第i个存储单元通过第一次抹除验证。若第i个存储单元的源极S及漏极D之间的电流小于或等于第一抹除验证电流值，决定第i个存储单元为未通过第一次抹除验证。其中，第一电压及第二电压例如分别为4伏特(V)及1伏特(V)，第一抹除验证电流值为20微安培(μA)。
同样地，在步骤14中，首先，施加一高于门坎电压的第三电压于第j个存储单元的控制栅极CG，例如以通过对应的字符线施加电压，使存储单元的漏极及源极之间产生通道。接着，施加一适当的第四电压于第j个存储单元的漏极D，例如以通过对应的位线施加电压，使存储单元的漏极和源极之间有一电压差而产生电流。然后，通过感测放大器量测第j个存储单元的源极S及漏极D之间的电流是否大于一第二抹除验证电流值，例如以通过对应的位线及感测放大器量测电流。若第j个存储单元的源极S及漏极D之间的电流大于第二抹除验证电流值，决定第j个存储单元为通过第二次抹除验证。若第j个存储单元的源极S及漏极D之间的电流小于或等于第二抹除验证电流值，决定第j个存储单元为未通过第二次抹除验证。其中，第三电压及第四电压分别为4伏特(V)及1伏特(V)，第二抹除验证电流值为20微安培(μA)。原则上，步骤11及步骤14应采用同样的验证条件。
至于步骤12及15中如何验证存储单元是否为最后一个存储单元的流程，在此举例说明如后，但本实施例的技术并不局限在此。在步骤12中，比对地址计数器(Address counter)数值i是否为预设终值N。若地址计数器数值i等于预设终值N，则进入步骤14对同一存储区块作第二次验证；若地址计数器数值i不等于预设终值N，则将地址计数器加一并回到步骤11对下一存储单元作抹除验证。
同样地，在步骤15中，比对地址计数器(Address counter)数值i是否为预设终值N。若地址计数器数值i等于预设终值N，则结束本缺陷存储单元筛除流程；若地址计数器数值i不等于预设终值N，则将地址计数器加一并回到步骤14对下一存储单元作抹除验证。
至于步骤13中如何抹除存储区块21的所有存储单元的流程，在此举例说明如后，但本实施例的技术并不局限在此。请参照图6，首先，浮接每一个存储单元的源极S及漏极D。接着，施加一适当的负极性电压于每一个存储单元的控制栅极CG，例如以通过对应的字符线施加电压。然后，施加一电压于硅基底30。施加于控制栅极及硅基底的电压例如分别为-8伏特及9伏特。则原先部分储存于浮接栅极(Floating gate)中的电子将因福勒-诺德汉电子穿隧(Fowler-Nordheim electron tunneling，F-Ntunneling)效应而注入硅基底30中，使存储单元的门坎电压下降，达到抹除的效果。
本发明上述实施例所揭露的缺陷存储单元的筛选方法，其第一次验证存储单元抹除失败而抹除存储区块中所有存储单元一次后即进行下一个存储单元的验证的设计，加上第二次验证存储单元抹除失败而筛选存储单元为缺陷存储单元的设计，可以有效地且明确地筛选缺陷存储单元。因此，进而降低存储单元产生过度抹除(over erase)的机率，并且防止存储单元产生漏电流的现象。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (16)
1.一种缺陷存储单元的筛选方法，用于一内存上，该内存具有N个存储单元(cells)，N为大于1的正整数，该N个存储单元系为一第1～N个存储单元，该方法包括：
验证该第i个存储单元是否抹除成功，i为小于或等于N的正整数；
若该第i个存储单元抹除成功时，检查该第i个存储单元是否为该第N个存储单元；
若该第i个存储单元抹除失败时，抹除该N个存储单元一次，并检查该第i个存储单元是否为该第N个存储单元；以及
若该第i个存储单元不是该第N个存储单元，验证该第i+1个存储单元是否抹除成功。
2.根据权利要求1所述的方法，其特征在于，各该存储单元具有一控制栅极、一源极及-漏极，该验证该第i个存储单元的步骤更包括：
施加一第一电压于该第i个存储单元的该控制栅极；
施加一第二电压于该第i个存储单元的该漏极，该第一电压异于该第二电压；以及
量测该第i个存储单元的该源极及该漏极之间的电流是否大于一抹除验证电流值。
3.根据权利要求2所述的方法，其特征在于：
若该第i个存储单元的该源极及该漏极之间的电流大于该抹除验证电流值，决定该第i个存储单元通过抹除验证；以及
若该第i个存储单元的该源极及该漏极之间的电流小于或等于该抹除验证电流值，决定该第i个存储单元未通过抹除验证。
4.根据权利要求2所述的方法，其特征在于，该第一电压及该第二电压分别为4伏特(V)及1伏特(V)，该抹除验证电流值为20微安培(μA)。
5.根据权利要求1所述的方法，其特征在于，更包括：
若该第i个存储单元是该第N个存储单元，验证该第j个存储单元是否抹除成功，j为小于或等于N的正整数；
若该第j个存储单元抹除成功时，检查该第j个存储单元是否为该第N个存储单元；
若该第j个存储单元抹除失败时，筛选该第j个存储单元为一缺陷存储单元，并检查该第j个存储单元是否为该第N个存储单元；
若该第j个存储单元不是该第N个存储单元，验证该第j+1个存储单元是否抹除成功；以及
若该第j个存储单元是该第N个存储单元，结束该方法。
6.根据权利要求5所述的方法，其特征在于，各该存储单元具有一控制栅极、一源极及一漏极，该验证该第j个存储单元的步骤更包括：
施加一第一电压于该第j个存储单元的该控制栅极；
施加一第二电压于该第j个存储单元的该漏极，该第一电压异于该第二电压；以及
量测该第j个存储单元的该源极及该漏极之间的电流是否大于一抹除验证电流值。
7.根据权利要求6所述的方法，其特征在于：
若该第j个存储单元的该源极及该漏极之间的电流大于该抹除验证电流值，决定该第j个存储单元通过抹除验证；以及
若该第j个存储单元的该源极及该漏极之间的电流小于或等于该抹除验证电流值，决定该第j个存储单元未通过抹除验证。
8.根据权利要求6所述的方法，其特征在于，该第一电压及该第二电压分别为4伏特及1伏特，该抹除验证电流值为20微安培。
9.根据权利要求5所述的方法，其特征在于，该检查第j个存储单元的步骤更包括：
检查该第j个存储单元的地址是否为该第N个存储单元的地址。
10.根据权利要求9所述的方法，其特征在于：
若该第j个存储单元的地址为该第N个存储单元的地址，决定该第j个存储单元为该第N个存储单元；以及
若该第j个存储单元的地址不是该第N个存储单元的地址，决定该第j个存储单元不是该第N个存储单元。
11.根据权利要求5所述的方法，其特征在于，该筛选该第j个存储单元为该缺陷存储单元的步骤更包括：
记录该第j个存储单元的地址。
12.根据权利要求1所述的方法，其特征在于，该检查第i个存储单元的步骤更包括：
检查该第i个存储单元的地址是否为该第N个存储单元的地址。
13.根据权利要求12所述的方法，其特征在于：
若该第i个存储单元的地址为该第N个存储单元的地址，决定该第i个存储单元为该第N个存储单元；以及
若该第i个存储单元的地址不是该第N个存储单元的地址，决定该第i个存储单元不是该第N个存储单元。
14.根据权利要求1所述的方法，其特征在于，该抹除该N个存储单元一次的步骤更包括：
电性抹除该N个存储单元一次。
15.根据权利要求14所述的方法，其特征在于，该闪存具有一硅基底，该N个存储单元系设置于该硅基底上，各该存储单元具有一控制栅极、一源极及一漏极，该电性抹除该N个存储单元一次的步骤更包括：
浮接各该存储单元的该源极及该漏极；
施加一第一电压于各该存储单元的该控制栅极；以及
施加一第二电压于该硅基底，该第一电压异于该第二电压。
16.根据权利要求15所述的方法，其特征在于，该第一电压及该第二电压分别为-8伏特及9伏特。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2006101433725A CN101174472B (zh) | 2006-10-31 | 2006-10-31 | 缺陷存储单元的筛选方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2006101433725A CN101174472B (zh) | 2006-10-31 | 2006-10-31 | 缺陷存储单元的筛选方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101174472A true CN101174472A (zh) | 2008-05-07 |
| CN101174472B CN101174472B (zh) | 2011-05-11 |
Family
ID=39422902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006101433725A Expired - Fee Related CN101174472B (zh) | 2006-10-31 | 2006-10-31 | 缺陷存储单元的筛选方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101174472B (zh) |
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| CN101872649B (zh) * | 2009-04-27 | 2013-10-16 | 复旦大学 | 一次可编程电阻型存储器测试方法 |
| CN102568571A (zh) * | 2010-12-10 | 2012-07-11 | 华邦电子股份有限公司 | 或非门型快取存储器与其过抹除验证与修复方法 |
| CN102568571B (zh) * | 2010-12-10 | 2016-03-09 | 华邦电子股份有限公司 | 或非门型快闪存储器与其过抹除验证与修复方法 |
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| CN110400591A (zh) * | 2018-04-24 | 2019-11-01 | 晶豪科技股份有限公司 | 用于闪存的抹除方法 |
| CN110400591B (zh) * | 2018-04-24 | 2021-09-14 | 晶豪科技股份有限公司 | 用于闪存的抹除方法 |
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| CN101174472B (zh) | 2011-05-11 |
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| C10 | Entry into substantive examination | ||
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