CN101154920A

CN101154920A - 环振荡器的类似差动结构延迟单元

Info

Publication number: CN101154920A
Application number: CN 200610141220
Authority: CN
Inventors: 严敏男
Original assignee: SHENGDA SEMICONDUCTOR CO Ltd
Current assignee: SHENGDA SEMICONDUCTOR CO Ltd
Priority date: 2006-09-28
Filing date: 2006-09-28
Publication date: 2008-04-02

Abstract

环振荡器包含偶数个串接的延迟单元，每一延迟单元主要使用六个反相器以及四个晶体管组成一类似差动(differential－like)电路结构延迟单元。延迟单元的输入信号经由第一以及第四反相器输入，并经由第一、二、四、五反相器来控制第一至第四晶体管，而延迟单元的输出信号经由第三以及第六反相器输出。因此，延迟单元的正负输出端可输出与正负输入端同电平的信号，而延迟单元也可隔绝输出负载的影响。

Description

环振荡器的类似差动结构延迟单元

技术领域

本发明相关于一种环振荡器的延迟单元，尤其指一种不受输出负载影响输出频率的环振荡器的延迟单元。

背景技术

请参考图1以及图2，图1为公知单端式环振荡器10的示意图，图2为图1所示的延迟单元12的示意图。环振荡器10包含n个延迟单元12，其中n为奇数，每一延迟单元12的输出端耦接于下一个延迟单元12的输入端，最后一个延迟单元12的输出端耦接于第一个延迟单元12的输入端，也就是n个延迟单元12以串接的方式组成一回路。延迟单元12包含二P型晶体管14a、16a以及二N型晶体管14b、16b，其中P型晶体管14a与N型晶体管14b的源极分别耦接于电压源VDD与VSS，用来提供参考电流，而P型晶体管16a的栅极耦接于N型晶体管16b的栅极作为延迟单元12的输入端IN，P型晶体管16a的漏极耦接于N型晶体管16b的漏极作为延迟单元12的输出端OUT，因此延迟单元12的输出信号与输入信号反相。以第二延迟单元12为例，第二延迟单元12的输入端接收第一延迟单元12的输出信号OUT1，假设输出信号OUT1为高电于信号，则第二延迟单元12的输出信号OUT2为低电平信号。环振荡器10由奇数个延迟单元组成，所以第一个延迟单元的输入信号会与第n个延迟单元的输出信号OUTn反相，由于第n个延迟单元的输出端耦接于第一个延迟单元的输入端，因此经由该回路将第一个延迟单元的输入信号反相。信号由延迟单元12的输入端到输出端需要一延迟时间Td，所以环振荡器10每隔n个延迟时间Td后会产生电平转变(level transition)，亦即高低电平互换，因此环振荡器10产生的振荡时钟信号FOUT的周期为n*Td。此外，正控制电压VP以及负控制电压VN可用来调整延迟单元12的延迟时间Td。

请参考图3以及图4，图3为公知差动式环振荡器20的示意图，图4为图3所示的延迟单元22的示意图。环振荡器20包含m个延迟单元22，其中m为偶数。每一延迟单元22都具有正负输入端以及正负输出端，基本上，延迟单元22的正输入端耦接于上一个延迟单元22的正输出端，延迟单元22的负输入端耦接于上一个延迟单元22的负输出端，但是，最后一个延迟单元22的正输出端耦接于第一个延迟单元22的负输入端，最后一个延迟单元22的负输出端耦接于第一个延迟单元的正输入端，最后环振荡器20的输出信号FOUT由最后一个延迟单元22的正输出端经由一缓冲器21输出。此外，耦接于每一个延迟单元22的正负输出端的电容23表示延迟单元的输出负载。延迟单元22包含三P型晶体管24a、26a、28a以及三N型晶体管24b、26b、28b，其中P型晶体管24a与N型晶体管24b的源极分别耦接于电压源VDD与VSS，用来提供参考电流，而正控制电压VP以及负控制电压VN可用来调整延迟单元22的延迟时间。N型晶体管26b的栅极为延迟单元22的正输入端INP，而N型晶体管26b的漏极耦接于P型晶体管26a的漏极作为延迟单元12的负输出端OUTN；N型晶体管28b的栅极为延迟单元22的负输入端INN，而N型晶体管28b的漏极耦接于P型晶体管28a的漏极作为延迟单元12的正输出端OUTP。再者，P型晶体管26a的栅极耦接于延迟单元22的正输出端，P型晶体管28a的栅极耦接于延迟单元22的负输出端。因此，延迟单元22的正输出端与正输入端的信号同相，延迟单元22的负输出端与负输入端的信号同相。

差动式环振荡器比单端式环振荡器使用较少的延迟单元，但公知不论单端式环振荡器或差动式环振荡器的延迟单元，很容易受输出负载的影响而造成电平转换的速度变慢。当输出负载变大时，电平转换时间上升，所以振荡频率下降，功率耗损也随之增加。

发明内容

本发明提供一种环振荡器的延迟单元，包含一第一反相器，包含一输入端，耦接于上一个延迟单元的正输出端，以及一输出端；一第二反相器，包含一输入端，耦接于该第一反相器的输出端，以及一输出端；一第一晶体管，包含一控制端，耦接于该第二反相器的输出端，一输入端，耦接于一高电位端，以及一输出端；一第三反相器，包含一输入端，耦接于该第一晶体管的输出端，以及一输出端，耦接于下一个延迟单元的正输入端；一第四反相器，包含一输入端，耦接于上一个延迟单元的负输出端，以及一输出端；一第五反相器，包含一输入端，耦接于该第四反相器的输出端，以及一输出端；一第二晶体管，包含一控制端，耦接于该第五反相器的输出端，一输入端，耦接于该高电位端，以及一输出端；一第六反相器，包含一输入端，耦接于该第二晶体管的输出端，以及一输出端，耦接于下一个延迟单元的负输入端；一第三晶体管，包含一控制端，耦接于该第四反相器的输出端，一输入端，耦接于该第一晶体管的输出端，以及一输出端，耦接于一低电位端；以及一第四晶体管，包含一控制端，耦接于该第一反相器的输出端，一输入端，耦接于该第二晶体管的输出端，以及一输出端，耦接于耦接于该低电位端。

附图说明

图1为公知单端式环振荡器的示意图。

图2为图1所示的延迟单元的示意图。

图3为公知差动式环振荡器的示意图。

图4为图3所示的延迟单元的示意图。

图5为本发明环振荡器的示意图。

图6为图5的延迟单元的示意图。

图7为图5的延迟单元的操作波形图。

主要元件符号说明

10公知单端式环振荡器 12延迟单元

14a、16a P型晶体管

14b、16b N型晶体管

20公知差动式环振荡器 21冲缓器

22延迟单元 23电容

24a、26a、28a P型晶体管

24b、26b、28b N型晶体管

30本发明环振荡器 21冲缓器

32延迟单元 33电容

K1-K6反相器 Q1-Q8晶体管

具体实施方式

请参考图5，图5为本发明环振荡器30的示意图。环振荡器30包含m个延迟单元32，其中m为偶数。每一延迟单元32都具有正负输入端以及正负输出端，基本上，延迟单元32的正输入端耦接于上一个延迟单元32的正输出端，延迟单元32的负输入端耦接于上一个延迟单元32的负输出端，但是，最后一个延迟单元32的正输出端耦接于第一个延迟单元32的负输入端，最后一个延迟单元32的负输出端耦接于第一个延迟单元32的正输入端，最后环振荡器30的输出信号FOUT由最后一个延迟单元32的正输出端经由一缓冲器31输出。此外，耦接于每一个延迟单元32的正负输出端的电容33表示延迟单元32的输出负载。

请参考图6，图6为图5的延迟单元32的示意图。延迟单元32包含第一至第六反相器K1-K6以及第一至第八晶体管Q1-Q8，其中第一晶体管Q1、第二晶体管Q2、第五晶体管Q5以及第七晶体管Q7为P型晶体管，第三晶体管Q3、第四晶体管Q4、第六晶体管Q6以及第八晶体管Q8为N型晶体管，此外，每一反相器由一对互补的金属氧化半导体晶体管所组成。延迟单元32使用上述六个反相器以及八个晶体管组成一类似差动电路的结构。第一反相器K1的输入端为延迟单元32的正输入端INP，第二反相器K2的输入端耦接于第一反相器K1的输出端，第一晶体管Q1的栅极耦接于第二反相器K2的输出端，第三反相器K3的输入端耦接于第一晶体管Q1的漏极，第一晶体管Q1的源极耦接于高电位端VH，第三反相器K3的输出端为延迟单元32的正输出端OUTP。再者，第四反相器K4的输入端为延迟单元32的负输入端INN，第五反相器K5的输入端耦接于第四反相器K4的输出端，第二晶体管Q2的栅极耦接于第五反相器K5的输出端，第六反相器K6的输入端耦接于第二晶体管Q2的漏极，第二晶体管Q2的源极耦接于高电位端VH，第六反相器K6的输出端为延迟单元32的负输出端OUTN。此外，第三晶体管Q3的栅极耦接于第四反相器K4的输出端，第三晶体管Q 3的漏极耦接于第一晶体管Q1的漏极，第三晶体管Q3的源极耦接于低电位端VL；第四晶体管Q4的栅极耦接于第一反相器K1的输出端，第四晶体管Q4的漏极耦接于第二晶体管Q2的漏极，第四晶体管Q4的源极耦接于低电位端VL。第五晶体管Q5耦接于电压源VDD与高电位端VH之间，由控制电压VP控制，第六晶体管Q6耦接于电压源VSS与低电位端VL之间，由控制电压VN控制，因此第五晶体管Q5以及第六晶体管Q6分别用来提供高电平信号以及低电平信号。第七晶体管Q7耦接于电压源VDD与第三反相器K3的输入端之间，第八晶体管Q8耦接于电压源VSS与第六反相器K6的输入端之间，第七晶体管Q7以及第八晶体管Q8由一对互补的重置信号RSTB、RST控制，用来重置延迟单元32。

当延迟单元32的正输入端INP输入高电平信号以及延迟单元32的负输入端INN输入低电平信号时，对于延迟单元32的正输入端INP输入高电平信号，第一反相器K1的输出端为低电平信号，所以第四晶体管Q4关断，第二反相器K2的输出端为高电平信号，所以第一晶体管Q1关断；而对于延迟单元32的负输入端INN输入低电平信号，第四反相器K4的输出端为高电平信号，所以第三晶体管Q3导通，第五反相器K5的输出端为低电平信号，所以第二晶体管Q2导通。由于第一晶体管Q1关断，第三晶体管Q3导通，第三反相器K3的输入端耦接于低电位端VL，因此延迟单元32的正输出端OUTP输出高电平信号，而由于第二晶体管Q2导通，第四晶体管Q4关断，第六反相器K6的输入端耦接于高电位端VH，因此延迟单元32的负输出端OUTN输出低电平信号。另一方面，当延迟单元32的正输入端INP输入低电平信号以及延迟单元32的负输入端INN输入高电平信号时，对于延迟单元32的正输入端INP输入低电平信号，第一反相器K1的输出端为高电平信号，所以第四晶体管Q4导通，第二反相器K2的输出端为低电平信号，所以第一晶体管Q1导通；而对于延迟单元32的负输入端INN输入高电平信号，第四反相器K4的输出端为低电平信号，所以第三晶体管Q3关断，第五反相器K5的输出端为高电平信号，所以第二晶体管Q2关断。由于第一晶体管Q1导通，第三晶体管Q3关断，第三反相器K3的输入端耦接于高电位端VH，因此延迟单元32的正输出端OUTP输出低电平信号，而由于第二晶体管2关断，第四晶体管Q4导通，第六反相器K6的输入端耦接于低电位端VL，因此延迟单元32的负输出端OUTN输出高电平信号。

请参考图7，图7为图5的延迟单元32的操作波形图。由上述可知，延迟单元32的正输出端OUTP会输出与延迟单元的正输入端INP同电平的信号，延迟单元32的负输出端OUTN会输出与延迟单元32的负输入端INN同电平的信号，因此本发明环振荡器使用偶数个延迟单元32串接组成，串接的延迟单元32的正负输入端与输出端为对应耦接，但最后一个延迟单元32的正负输出端则交错耦接于第一个延迟单元32的正负输入端，如图7所示，OUTPm为第m个延迟单元32的正输出端OUTP的输出信号，OUTNm为第m个延迟单元32的负输出端OUTN的输出信号，其中Tp为延迟单元32的传输延迟时间。公知差动式环振荡器会最大的问题在于环振荡器的输出频率会受到每一延迟单元的输出负载很大的影响，当延迟单元的输出负载愈大，则环振荡器输出频率会愈小，造成环振荡器的功率耗损增加。本发明环振荡器是利用延迟单元的输入端及输出端的反相器隔开输出负载对延迟单元的影响，且利用反相器较大的扇出能力，提升延迟单元的转换速率，进而可有效改善输出频率受输出负载影响的问题。以下为本发明环振荡器与公知差动式环振荡器对于不同输出负载的计算机模拟数据分析，F_MAX表示最大频率，I_MAX表示最大电流：

输出负载为10fF时，

本发明环振荡器/F_MAX：680MHz/I_MAX：360uA；

公知差动式振环荡器/F_MAX：770MHz/I_MAX：720uA；

输出负载为50fF时，

本发明环振荡器/F_MAX：475MHz/I_MAX：440uA；

公知差动式振环荡器/F_MAX：370MHz/I_MAX：698uA；

输出负载为100fF时，

本发明环振荡器/F_MAX：350MHz/I_MAX：510uA；

公知差动式环振荡器/F_MAX：220MHz/I_MAX：695uA。

由上述可知，本发明环振荡器在高输出负载时，较公知差动式环振荡器有更高的最大频率以及更小的最大电流，表示本发明环振荡器受到输出负载的影响较小，主要的原因是本发明环振荡器的延迟单元的电路结构可隔绝输出负载对延迟单元的干扰。

综上所述，本发明环振荡器包含偶数个串接的延迟单元，延迟单元主要使用六个反相器以及四个晶体管组成一类似差动电路的结构。延迟单元的输入信号经由第一以及第四反相器输入，并经由第二以及第五反相器来控制第一至第四晶体管，而延迟单元的输出信号经由第三以及第六反相器输出。因此，延迟单元的正负输出端可输出与正负输入端同电平的信号，而延迟单元也可隔绝输出负载的影响。

Claims

1.一种环振荡器的延迟单元，包含：

一第一反相器，包含一输入端，耦接于上一个延迟单元的正输出端，以及一输出端；

一第二反相器，包含一输入端，耦接于该第一反相器的输出端，以及一输出端；

一第一晶体管，包含一控制端，耦接于该第二反相器的输出端，一输入端，耦接于一高电位端，以及一输出端；

一第三反相器，包含一输入端，耦接于该第一晶体管的输出端，以及一输出端，耦接于下一个延迟单元的正输入端；

一第四反相器，包含一输入端，耦接于上一个延迟单元的负输出端，以及一输出端；

一第五反相器，包含一输入端，耦接于该第四反相器的输出端，以及一输出端；

一第二晶体管，包含一控制端，耦接于该第五反相器的输出端，一输入端，耦接于该高电位端，以及一输出端；

一第六反相器，包含一输入端，耦接于该第二晶体管的输出端，以及一输出端，耦接于下一个延迟单元的负输入端；

一第三晶体管，包含一控制端，耦接于该第四反相器的输出端，一输入端，耦接于该第一晶体管的输出端，以及一输出端，耦接于一低电位端；以及

一第四晶体管，包含一控制端，耦接于该第一反相器的输出端，一输入端，耦接于该第二晶体管的输出端，以及一输出端，耦接于耦接于该低电位端。

2.如权利要求1所述的环振荡器，其中该第一、二晶体管为P型晶体管，栅极为控制端，源极为输入端，漏极为输出端。

3.如权利要求1所述的环振荡器，其中该第三、四晶体管为N型晶体管，栅极为控制端，漏极为输入端，源极为输出端。

4.如权利要求1所述的环振荡器，还包含一第一电压源以及一第二电压源。

5.如权利要求4所述的环振荡器，还包含一第五晶体管，耦接于该第一电压源以及该高电位端之间，以及一第六晶体管，耦接于该第二电压源以及该低电位端之间。

6.如权利要求5所述的环振荡器，其中该第五晶体管为P型晶体管，该第六晶体管为N型晶体管。

7.如权利要求所4述的环振荡器，还包含一第七晶体管，耦接于该第一电压源以及该第一晶体管的输出端之间，以及一第八晶体管，耦接于该第二电压源以及该第二晶体管的输出端之间。

8.如权利要求7所述的环振荡器，其中该第七晶体管为P型晶体管，该第八晶体管为N型晶体管。

9.如权利要求1所述的环振荡器，其中该第一至六反相器分别由一P型晶体管以及一N型晶体管组成。