CN202903965U - 一种用于d类功放芯片的破音检测电路 - Google Patents

Abstract

本实用新型公开了集成电路领域的一种用于D类功放芯片的破音检测电路，包括第一D触发器、第二D触发器和或门；所述破音检测电路还包括窄脉冲时钟发生电路和若干第三D触发器，该若干个第三D触发器通过其D端和Q端依次串联，第一个所述第三D触发器的D端与所述或门的输出端连接，最后一个所述第三D触发器的Q端为所述破音检测电路的输出端，所述窄脉冲时钟发生电路的输入端连接D类功放芯片的系统时钟电路，所述窄脉冲时钟发生电路的输出端同时与该若干个第三触发器的CK端连接。其技术效果是：通过调节所述第三D触发器的个数，可以改变所述破音检测电路对PWM+信号和PWM-信号中电压毛刺等误触发信号的过滤能力，保证了D类功放芯片的稳定运行。

Description

一种用于D类功放芯片的破音检测电路

技术领域

本实用新型涉及集成电路领域的一种用于D类功放芯片的破音检测电路。

背景技术

传统D类功放在工作时，经常因为音频输入信号过大或者电源电压降低而出现音频输入信号的电源幅度值超出输入PWM模块的三角波信号的电源幅度值的情况。所述三角波信号是用来对音频输入信号进行采样的。此时，音频输入信号经过扬声器滤波后会产生严重的削顶失真，即输出破音信号。音质变差，THD（总谐波失真）升高，甚至会损毁D类功放或者扬声器。而在D类功放芯片中设计破音检测电路，可以防止上述情况的发生。

目前的破音检测电路，如图1所示，包括第一D触发器5、第二D触发器6和或门7，第一D触发器5的D端、第二D触发器6的D端分别连接D类功放芯片的PWM模块的两个输出端，从而构成了破音检测电路的输入端。第一D触发器5的Q端和第二D触发器6的Q端对应连接所述或门7的两个输入端。D类功放芯片的PWM模块输出PWM+信号和PWM-信号后，所述第一D触发器5的CK端接收D类功放芯片的系统时钟信号CK，沿三角波信号的上升沿对PMW+信号进行采样，一旦PWM+信号的电源幅度值超出了所述三角波信号的电源幅度值，第一D触发器5输出的Q1信号（第一D触发信号）为高电平信号，所述第二D触发器6的CK端接收D类功放芯片的系统时钟信号CK，沿三角波信号的下降沿对PMW-信号进行采样，一旦PWM-信号的电源幅度值超出了三角波信号的电源幅度值，第二D触发器6输出的Q2信号（第二D触发信号）为高电平信号，Q1信号或Q2信号中之一为高电平信号，该破音检测电路被触发，或门7输出的D信号（破音判断信号）为高电平信号。

这样的破音检测电路容易电源或者音频输入信号中的噪音误触发而影响D类功放芯片的稳定运行。

实用新型内容

本实用新型的目的是为了克服现有技术的不足，提供一种破音检测电路，其能够改变所述破音检测电路对PWM+信号和PWM-信号中电压毛刺等误触发信号的过滤能力，保证了D类功放芯片的稳定运行。

实现上述目的的一种技术方案是：一种用于D类功放芯片的破音检测电路，包括第一D触发器、第二D触发器和或门；

所述破音检测电路还包括窄脉冲时钟发生电路和若干的第三D触发器，该若干个第三D触发器通过其D端和Q端依次串联，其中第一个所述第三D触发器的D端与所述或门的输出端连接，最后一个所述第三D触发器的Q端为所述破音检测电路的输出端，所述窄脉冲时钟发生电路的输入端连接D类功放芯片的系统时钟电路，所述窄脉冲时钟发生电路的输出端同时与该若干个第三D触发器的CK端连接。

进一步的，所述破音检测电路还包括第一异或门，所述第一异或门的输出端同时连接所述第一D触发器的D端和所述第二D触发器的D端。

进一步的，所述第二D触发器的CK端设置反相器，所述第一D触发器的CK端和所述反相器同时连接所述D类功放芯片的系统时钟电路。

进一步的，所述窄脉冲时钟发生电路包括缓冲器和第二异或门所述缓冲器的输出端连接所述第二异或门的N输入端，所述缓冲器的输入端和所述第二异或门的P输入端构成所述窄脉冲时钟发生电路的输入端，所述第二异或门的输出端为所述窄脉冲时钟发生电路的输出端。

进一步的，所述或门的输出端同时与该若干个第三D触发器的RB端连接。

采用了本实用新型的一种破音检测电路的技术方案，即增加了位于或门输出端若干个依次串联的第三D触发器，以及窄脉冲时钟发生电路，所述窄脉冲发生信号的输出端同时连接该若干个第三D触发器的CK端的技术方案。其技术效果是：通过调节所述第三D触发器的个数，可以改变所述破音检测电路对PWM+信号和PWM-信号中电压毛刺等误触发信号的过滤能力，保证了D类功放芯片的稳定运行。

附图说明

图1为现有技术的一种破音检测电路的电路图。

图2为本实用新型的一种破音检测电路的电路图。

具体实施方式

请参阅图2，本实用新型的发明人为了能更好地对本实用新型的技术方案进行理解，下面通过具体地实施例，并结合附图进行详细地说明：

请参阅图2，在本实施例中，破音检测电路包括第一异或门1、第一D触发器5、第二D触发器6、或门7、窄脉冲时钟发生电路3和若干个第三D触发器8。第一异或门1的P输入端连接D类功放芯片的PWM模块的P输入端，用以采集PWM模块输出的PWM+信号，第一异或门1的N输入端连接D类功放芯片PWM模块的N输出端，用以采集PWM模块输出的PWM-信号。第一异或门1的P输入端和第一异或门1的N输入端构成破音检测电路的输入端。如果PWM模块输出的信号不是破音信号，即PWM+信号和PWM-信号都不失真时，则在系统时钟信号的上升沿，即三角波信号的波峰处，PWM+信号和PWM-信号应该同时为高电平；在系统时钟信号的下降沿，即三角波信号的波谷处，PWM+信号和PWM-信号应该同时为低电平。因此，如果PWM模块输出的信号不是破音信号时，第一异或门1的输出端输出的Q0信号（前置触发信号）为低电平信号。反之，在三角波信号的波峰处，PWM+信号和PWM-信号会不同在高电平，在三角波信号的波谷处，PWM+信号和PWM-信号会不同在低电平，因此在PWM模块输出的信号为破音信号时，第一异或门1的输出端输出的Q0信号为高电平信号。

第一异或门1的输出端同时连接第一D触发器5的D端以及第二D触发器6的D端。从第一异或门1输出的Q0信号输入第一D触发器5的D端和第二D触发器6的D端，第一D触发器5的CK端（时钟信号端）与D类功放芯片的系统时钟电路连接。第一D触发器5对Q0信号进行沿系统时钟信号上升沿的采样，若Q0信号为低电平信号，则第一D触发器5将不会被触发，第一D触发器的Q端输出的Q1信号（第一D触发信号）为低电平信号，反之，Q1信号为高电平信号。

第二D触发器6的CK端设置了反相器2，反相器2与D类功放芯片的系统时钟电路连接，这样第二D触发器6对从第二D触发器6的D端输入的Q0信号进行沿系统时钟信号下降沿的采样，若Q0信号是低电平信号，则第二D触发器6的Q端输出的Q2信号（第二D触发信号）为低电平信号，反之，Q2信号为高电平信号。

或门7的第一输入端与第一D触发器5的Q端连接，用以接受来自第一D触发器5的Q端的Q1信号，或门7的第二输入端与第二D触发器6的Q端连接，用以接受来自第二D触发器6的Q端的Q2信号。Q1信号和Q2信号同为低电平信号时，或门7输出端输出的CRTL0信号（前置判断信号）为低电平信号；反之，Q1信号和Q2信号中只要有一个信号为高电平信号，或门7输出的CRTL0信号为高电平信号。

或门7的输出端连接有若干个依次串联第三D触发器8，其中第一个第三D触发器8的D连接或门7的输出端，后一个第三D触发器8的D端连接前一个第三D触发器8的Q端。即该若干个第三D触发器8通过其D端和Q端依次串联。最后一个第三D触发器8的Q端为破音检测电路的输出端。每个第三D触发器8的CK端接收窄脉冲时钟信号CK3，窄脉冲时钟信号CK3的周期为D类功放芯片的系统时钟信号CK的周期的一半。一个窄脉冲时钟信号CK3的周期内，CRTL0信号为高电平，一个第三D触发器8被触发，当连续若干个窄脉冲时钟信号CK3的周期内，CRTL0信号都是高电平信号，所有的第三D触发器8都被触发。那么，最后一个第三D触发器的Q端输出D信号（破音判断信号）为高电平信号。反之，任意一个窄脉冲时钟信号CK3的周期内，CRTL0信号为低电平信号，所有的第三D触发器8清零。这是通过将或门7的输出端同时连接该若干个第三D触发器8的RB端（清零端）来实现的。通过调节第三D触发器8的个数，可以改变破音检测电路对PWM+信号和PWM-信号中电压毛刺等误触发信号的过滤能力。第三D触发器8的个数取决于破音检测电路所允许的失真度，比如规定THD<1%,为不失真，即PWM+信号或者PWM-信号不是破音信号。或者说，第三D触发器8的个数最终取决于破音检测电路所设定的电源幅度值的门限阈值，即破音检测电路启动的阈值电压大小，或者说是破音检测电路所允许的最大不失真电源幅度。

由于窄脉冲时钟信号CK3的周期为D类功放芯片的系统时钟信号CK的周期的一半，因此破音检测电路5上设置窄脉冲时钟发生电路3，窄脉冲时钟发生电路3包括缓冲器31和第二异或门32，缓冲器31的输入端和第二异或门32的P输入端同时连接D类功放芯片的系统时钟电路，即缓冲器31的输入端和第二异或门32的P输入端构成窄脉冲时钟发生电路3的输入端。缓冲器31的输出端连接第二异或门32的N输入端，第二异或门32的输出端同时与该若干个第三D触发器8的CK端连接，即第二异或门32的输出端为窄脉冲时钟发生电路3的输出端。经过窄脉冲时钟发生电路3的调制，使输入该若干个第三D触发器8的窄脉冲时钟CK3的周期降为D类功放芯片的系统时钟信号CK的周期的一半。

本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本实用新型，而并非用作为对本实用新型的限定，只要在本实用新型的实质精神范围内，对以上实施例的变化、变型都将落在本实用新型的权利要求书范围内。

Claims (5)

1.一种用于D类功放芯片的破音检测电路，包括第一D触发器（5）、第二D触发器（6）和或门（7）；其特征在于：

所述破音检测电路还包括窄脉冲时钟发生电路（3）和若干的第三D触发器（8），该若干个第三D触发器（8）通过其D端和Q端依次串联，其中第一个所述第三D触发器（8）的D端与所述或门（7）的输出端连接，最后一个所述第三D触发器（8）的Q端为所述破音检测电路的输出端，所述窄脉冲时钟发生电路（3）的输入端连接D类功放芯片的系统时钟电路，所述窄脉冲时钟发生电路（3）的输出端同时与该若干个第三D触发器（8）的CK端连接。

2.根据权利要求所述的一种用于D类功放芯片的破音检测电路，其特征在于：所述破音检测电路还包括第一异或门（1），所述第一异或门（1）的输出端同时连接所述第一D触发器（5）的D端和所述第二D触发器（6）的D端。

3.根据权利要求1或2所述的一种用于D类功放芯片的破音检测电路，其特征在于：所述第二D触发器（6）的CK端设置反相器（2），所述第一D触发器（5）的CK端和所述反相器（2）同时连接所述D类功放芯片的系统时钟电路。

4.根据权利要求1或2所述的一种用于D类功放芯片的破音检测电路，其特征在于：所述窄脉冲时钟发生电路（3）包括缓冲器（31）和第二异或门（32），所述缓冲器（31）的输出端连接所述第二异或门（32）的N输入端，所述缓冲器（31）的输入端和所述第二异或门（32）的P输入端构成所述窄脉冲时钟发生电路（3）的输入端，所述第二异或门（32）的输出端为所述窄脉冲时钟发生电路（3）的输出端。

5.根据权利要求1或2所述的一种用于D类功放芯片的破音检测电路，其特征在于：所述或门（7）的输出端同时与该若干个第三D触发器（8）的RB端连接。

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