CN102983825B - 一种d类功放芯片 - Google Patents

Abstract

本发明公开了集成电路领域的一种D类功放芯片,包括两个输入电容、系统时钟电路、放大器、PWM模块、H-桥式驱动电路、破音检测电路、校正电路、上电开关、启动模块和两个连续可调电阻；所述的两个连续可调电阻对应设置在放大器的两个输入端，校正电路的输出端设置第一电容、第二电容；第三开关和第四开关，第一电容和第二电容通过第四开关连接，第一电容连接两个连续可调电阻，第二电容通过第三开关连接D类功放芯片的V1端和VCM端，校正电路的EN输入端连接启动模块中使能信号电路。其技术效果是：在D类功放芯片启动和破音校正的过程中，实现了对放大器放大增益的连续调整。

Description

一种D类功放芯片

技术领域

本发明涉及用于集成电路领域的一种D类功放芯片。

背景技术

传统D类功放在工作时，经常因为音频输入信号过大或者电源电压降低而出现音频输入信号的电源幅度值超出输入PWM模块的三角波信号的电源幅度值的情况。三角波信号是用来对音频输入信号进行采样的。此时，音频输入信号经过扬声器滤波后会产生严重的削顶失真，即破音。音质变差，THD(总谐波失真)升高，甚至会损毁D类功放或者扬声器。而在D类功放芯片中设计破音检测电路，可以防止上述情况的发生。

请参阅图1，申请号为201020249702.0的发明专利中公布了一种防破音D类功放芯片。请参阅图1，其包括：输入电容14、放大器2、PWM模块3、H-桥式驱动电路4、破音检测电路5和校正电路6，其中放大器2的两个输出端之间设置桥接开关21，校正电路6的输出端连接桥接开关21。

请参阅图2，校正电路6的输出端设置后置与非门U9，输入端设置前置电容C1、第一开关管M1和第二开关管M2。前置电容C1通过第一开关管M1连接D类功放芯片的接地端，前置电容C1通过第二开关管M2接D类功放芯片的V1端(参考电压端)，前置电容C1输出校正电压VC。在校正电路6启动的过程中，第一开关管M2导通，第二开关管M2关断，对前置电容C1充电，直至前置电容C1所产生的校正电压VC等于参考电压V1。然后第一比较器U5的P输入端和第二比较器U6的P输入端对应接收相互反相的第一三角波信号RAMP1和第二三角波信号RAMP2。第一比较器U5的N输入端和第二比较器U6的N输入端对应接收校正电压VC的信号。当校正电压VC的高电位电平大于第一三角波信号RAMP1或第二三角波信号RAMP2的电源幅度值时，后置与非门U9的输出的CTRL2信号(桥式开关控制信号)为高电平信号，桥式开关21导通，放大器2输出的电平为共模电平的信号，从而降低了PWM模块3的占空比，消除失真。反之，后置与非门U9的输出端输出的CTRL2信号为低电平信号，放大器2输出电平为正常电平的信号。

这样设计的缺陷在于：第一，校正电路6输出的CTRL2信号为数字信号，跳变CTRL2信号，影响了D类功放芯片的内部工作环境。最终影响D类功放芯片的EMI(电磁干涉)特性。第二，桥式开关21导通时，放大器2的两个输出端直接短路，PWM模块3的占空比下降了50％,变化太过剧烈，影响D类功放芯片的整体声音质量。再则，D类功放芯片启动的过程中，该D类功放芯片在会有爆破声产生，从而影响整个D类功放芯片的音质。

再请参阅图3，现有技术中，破音检测电路5包括第一D触发器55、第二D触发器56和后置或非门57’，第一D触发器55的Q端和第二D触发器55的Q端对应连接后置或非门57’的两个输入端。第一D触发器55的D端和第二D触发器56的D端对应直接连接PWM模块3的两个输出端。最终在PWM模块3输出的信号失真时，或非门57’输出的D信号为低电平信号。这样设计的缺陷在于：当电源或者音频输入信号有噪声时，破音检测电路5很容易被误触发，影响芯片的整体工作质量。

发明内容

本发明的目的是为了克服现有技术的不足，提供一种D类功放芯片，其既可抑制D类功放芯片启动过程中出现爆破声的技术问题，同时又能在破音校正过程中，减缓PWM模块的占空比变化，改善D类功放芯片的整体声音质量。

实现上述目的的一种技术方案是：一种D类功放芯片,包括两个输入电容、系统时钟电路、放大器、PWM模块、H-桥式驱动电路、破音检测电路、校正电路、上电开关、启动模块和两个连续可调电阻；

每个所述连续可调电阻都包括相互串联的输入电阻和第一NMOS开关，所述输入电阻接一个所述的输入电容，所述第一NMOS开关的漏极接到所述放大器的一个输入端；

所述校正电路的输入端设有EN输入端和D输入端，所述校正电路的输出端设有第一电容C21、第二电容C20、第三开关SW3和第四开关SW4；所述第一电容C21和所述第二电容C20分别接地，且所述第二电容C20的电容值小于所述第一电容C21的电容值，所述第一电容C21和所述第二电容C20通过第四开关SW4连接；所述第二电容C20通过所述第三开关SW3分别连接D类功放芯片的VCM端和V1端；所述第一电容C21同时连接两个所述的第一NMOS开关的栅极，并向两个所述的第一NMOS开关的栅极输出VC信号；

所述破音检测电路的输出端接所述校正电路的D输入端；

所述启动模块包括使能信号电路和启动控制电路；所述使能信号电路的输出端连接所述校正电路的EN输入端，并所述校正电路的EN输入端输出EN信号。

进一步的，所述校正电路还设有第一时钟电路、第二时钟电路、第四与非门和第七与非门；

所述第一时钟电路包括输入端、第一输出端和第二输出端，其中输入端接收充电时钟信号，第一输出端接到所述第四与非门的第一输入端，第二输出端接到所述第七与非门的第一输入端；

所述第二时钟电路包括输入端、第一输出端和第二输出端，其中输入端接收放电时钟信号，第一输出端接到所述第四与非门的第二输入端，第二输出端接到所述第七与非门的第二输入端；

所述第四与非门的第三输入端和所述第七与非门的第三输入端连接所述启动模块中的启动控制电路，接收来自所述启动控制电路的EN2N信号；

所述第四与非门的输出端接所述第三开关SW3并输出第三控制信号，控制所述第三开关SW3的导通和关断；所述第七与非门的输出端接所述第四开关SW4并输出第四控制信号，控制所述第四开关SW4的导通和关断。

再进一步的，所述校正电路还包括一个充放电控制电路，第一开关SW1和第二开关SW2；

所述第一开关SW1连接D类功放芯片的V1端和所述第三开关SW3，所述第二开关SW2连接D类功放芯片的VCM端和所述第三开关SW3；

所述充放电控制电路设置EN输入端和D输入端、第一输出端和第二输出端；所述充放电控制电路的EN输入端即为所述校正电路的EN输入端，所述充放电控制电路的D输入端即为所述校正电路的D输入端；所述充放电控制电路的第一输出端接所述第一开关SW1并输出第一控制信号，控制所述第一开关SW1的导通和关断，所述充放电控制电路的第二输出端接所述第二开关SW2并输出第二控制信号，控制所述第二开关SW2的导通和关断。

再进一步的，所述使能信号电路包括N个D触发器，该N个D触发器通过其CK端和QN端依次串联，该N个D触发器的RB端同时连接所述上电开关；其中第N个所述的D触发器，其D端接D类功放芯片的VDD端，其Q端即为所述使能信号电路的输出端，所述第一时钟电路的输入端和第二时钟电路的输入端分别连接所述使能信号电路上从第一个D触发器到第N-1个D触发器中任意一个的Q端，对应接收充电时钟信号和放电时钟信号。

更进一步的，所述使能信号电路上，从第一个所述的D触发器到第N-1个所述的D触发器，其D端与QN端短接。

更进一步的，所述启动控制电路包括依次串联的共模上电电路、边沿检测电路和第三反相器，所述边沿检测电路的输出端即为所述启动控制电路的第一输出端，输出EN2N信号，所述第三反相器的输出端即为所述启动控制电路的第二输出端，输出EN2信号；

每个所述连续可调电阻还包括第二NMOS开关，其源极接D类功放芯片的VCM端，其漏极接所述输入电容，其栅极接所述启动控制电路的第二输出端。

进一步的，所述破音检测电路包括第一D触发器、第二D触发器、第一或门、若干个第三D触发器和窄脉冲时钟发生电路，该若干个第三D触发器通过其D端和Q端依次串联；其中第一个第三D触发器的D端连接所述或门输出端，最后一个所述第三D触发器的Q端为所述破音检测电路的输出端，所述窄脉冲时钟发生电路的输入端连接所述系统时钟电路，所述窄脉冲时钟发生电路的输出端同时连接所述的若干个第三D触发器的CK端。

再进一步的，所述第一或门的输出端同时连接该若干个第三D触发器的RB端。

采用了本发明的一种D类功放芯片的技术方案，即在D类功放芯片的放大器的两个输入端各设一个连续可调电阻，校正电路的输出端设置第一电容、第二电容。第三开关和第四开关，第一电容、和第二电容通过第四开关SW4连接，第一电容连接两个连续可调电阻，第二电容通过第三开关连接D类功放芯片的V1端和VCM端，校正电路的EN输入端连接启动模块中使能信号电路的输出端。其技术效果是：在D类功放芯片启动和破音校正的过程中，连续调节放大器的放大增益，因此，其既可抑制D类功放芯片启动过程中出现爆破声的技术问题，同时又能在破音校正过程中，减缓PWM模块的占空比变化，改善D类功放芯片的整体声音质量。

附图说明

图1为现有技术的一种D类功放芯片的结构示意图。

图2为现有技术的一种D类功放芯片中破音检测电路的电路图。

图3为现有技术的一种D类功放芯片中校正电路的电路图。

图4为本发明的一种D类功放芯片的电路图。

图5为本发明的一种D类功放芯片中连续可调电阻的结构示意图。

图6为本发明的一种D类功放芯片中校正电路的电路图。

图7为本发明的一种D类功放芯片中启动模块的电路图。

图8为本发明的一种D类功放芯片启动过程中各信号变化的波形图。

图9为本发明的一种D类功放芯片中破音检测电路的电路图。

图10为本发明的一种D类功放芯片破音校正过程中D信号电平、校正电压VC和第一NMOS开关电阻R变化的函数图。

具体实施方式

请参阅图4至图10，本发明的发明人为了能更好地对本发明的技术方案进行理解，下面通过具体的实施例，并结合附图进行详细地说明：

请参阅图4，本发明的一种D类功放芯片，包括两个输入电容14、系统时钟电路(图中未显示)、上电开关(图中未显示)、两个连续可调电阻1、放大器2、PWM模块3、H-桥式驱动电路4、破音检测电路5、校正电路6、启动模块7和喇叭负载8。两个连续可调电阻1对应设置于放大器2的两个输入端，并对应连接两个输入电容14。每个连续可调电阻1上分别设置第一控制端和第二控制端。放大器2的两输出端对应连接PWM模块3的两个输入端，PWM模块3的两个输出端对应连接破音检测电路5的两个输入端，以及H-桥式驱动电路4的两个输入端。H-桥式开关电路4的两个输出端对应连接喇叭负载8的两个输入端。破音检测电路5的输出端连接校正电路6的D输入端。校正电路6的输出端，同时连接两个连续可调电阻1的第一控制端。

启动模块7分为使能信号电路71和启动控制电路72。使能信号电路71的输出端连接校正电路6的EN输入端，并向校正电路6的EN输入端输出EN信号(使能信号)。启动控制电路72上设有第一输出端和第二输出端，其中启动控制电路72的第一输出端同时连接两个连续可调电阻1的第二控制端。

请参阅图5，连续调节电阻1属于一种压控电阻，包括输入电阻11、第一NMOS开关12和第二NMOS开关13。输入电阻11的两端分别连接输入电容14和第一NMOS开关12的源极，第一NMOS开关12的漏极连接放大器2的输入端。第二NMOS开关13的源极接D类功放芯片的VCM端(参考电压端),第二NMOS开关13的漏极一个输入电容14。第一NMOS开关12的栅极为连续可调电阻1的第一控制端，第二NMOS开关的栅极为连续可调电阻1的第二控制端。

请参阅图6，校正电路6包括：充放电控制电路6a，第一时钟电路6b、第二时钟电路6c、第四与非门6d、第七与非门6e、第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第一电容C21和第二电容C20。

设置在校正电路6输出端包括：第四开关SW4、第三开关SW3、第一电容C21和第二电容C20，第二电容C20和第一电容C21均是接地的。第四开关SW4连接第二电容C20和第一电容C21。第一电容C21连接第一NMOS开关12的栅极。第二电容C20连接第三开关SW3。第一电容C21产生一个VC(校正电压)，控制第一NMOS开关12的电阻值。

充放电控制电路6a上设有一个EN输入端(使能信号输入端)、一个D输入端、以及第一输出端和第二输出端。充放电控制电路6a的EN输入端即为校正电路6的EN输入端，其用于接收来自使能信号电路71的EN信号，充放电控制电路6a的D输入端即为校正电路6a的D输入端，其用于接收来自破音检测电路5的D信号(破音判断信号)。

第一开关SW1设置在充放电控制电路6a的第一输出端，充放电控制电路6a第一输出端输出第一控制信号，控制第一开关SW1的导通和关断。第一开关SW1连接D类功放芯片的V1端(参考电压端)和第三开关SW3。

第二开关SW2设置在充放电控制电路6a的第二输出端，充放电控制电路6a第二输出端输出第二控制信号，控制第二开关SW2的导通和关断。第二开关SW2连接D类功放芯片的VCM端(共模电压端)和第三开关SW3。

充放电控制电路6a包括：第一与非门61a、第一或非门62a、第二或非门63a、第三或非门64a、第一缓冲器65a、第二缓冲器66a、第一反相器67a和第二反相器68a。第一反相器67a位于第一与非门61a的第一输入端，第一反相器67a的输入端和第一或非门62a的第二输入端连接充放电控制电路6a的D输入端。第二反相器68a位于第一或非门62a的第一输入端，第二反相器68a的输入端和第一与非门61a的第二输入端连接充放电控制电路6a的EN输入端。

第一与非门61a的输出端连接第二或非门63a的第一输入端。第一或非门62a的输出端连接第三或非门64a的第二输入端。第二或非门63a和第三或非门64a之间设置了抗交叠结构，即第二或非门63a的输出端通过第一缓冲器65a连接第三或非门64a的第一输入端，第三或非门64a的输出端通过第二缓冲器66a连接第二或非门63a的第二输入端。第二或非门63a的输出端即为充放电控制电路6a的第一输出端，第三或非门64a的输出端即为充放电控制电路6a的第二输出端。这样的抗交叠设计能够在任何情况下有效防止开关SW1和开关SW2同时导通。

第一时钟电路6b包括第四或非门61b、第一与门62b、第二与非门63b、第三与非门64b和第三缓冲器65b。第三缓冲器65b的输出端，同时连接第四或非门61b的第二输入端和第一与门62b的第一输入端，第三缓冲器65b的输入端、第四或非门61b的第一输入端和第一与门62b的第二输入端构成了第一时钟电路6b的输入端。这样在第一时钟电路6b的输入端设置第三缓冲器65b的目的在于：在第一时钟电路6b工作时，防止第三开关SW3和第四开关SW4同时导通。第四或非门61b的输出端连接第二与非门63b的第一输入端。第一与门62b的输出端连接第三与非门64b的第一输入端。充放电控制电路6a的第一输出端同时连接第二与非门63b的第二输入端与第三与非门64b的第二输入端。第二与非门63b的输出端为第一时钟电路6b的第一输出端，第三与非门64b的输出端即为第一时钟电路6b的第二输出端。

第二时钟电路6c包括第二与门61c、第五或非门62c、第五与非门63c、第六与非门64c和第四缓冲器65c。第三缓冲器65c的输出端，同时连接第二与门61c的第二输入端和的第五或非门62c的第一输入端，第三缓冲器65c的输入端、第二与门61c的第一输入端和第五或非门62c的第二输入端构成了第二时钟电路6c的输入端。这样在第二时钟电路6c的输入端设置第三缓冲器65c的目的在于：在第二时钟电路6c工作时，防止第三开关SW3和第四开关SW4同时导通。第二与门61c输出端连接第五与非门63c的第二输入端。第五或非门62c的输出端连接第六与非门64c的第二输入端。充放电控制电路6a的第二输出端同时连接第五与非门63c的第一输入端与第六与非门64c的第一输入端。第五与非门63c的输出端为第二时钟电路6c的第一输出端，第六与非门64c的输出端即为第二时钟电路6c的第二输出端。

校正电路6还包括第四与非门6d和第七与非门6e，第一时钟电路6b的第一输出端接第四与非门6d的第一输入端，第一时钟电路6b的第二输出端接第七与非门6e的第一输入端。第二时钟电路6c的第一输出端连接第四与非门6d的第二输入端，第二时钟电路6c的第二输出端接第七与非门6e的第二输入端。第四与非门6d的输出端接第三开关SW3，第四与非门6d输出第三控制信号，控制第三开关SW3的导通和关断。第七与非门6e的输出端接第四开关SW4，第七与非门6e输出端输出第四控制信号，控制第四开关SW4的导通和关断。

请参阅图7，启动模块7包括使能信号电路71和启动控制电路72。

使能信号电路71包括N个D触发器711，N大于等于2。该N个D类触发器711的串联方式为：第一个D触发器711的CK端连接所述系统时钟电路，后一个D触发器711的CK端(时钟信号输入端)接前一个D触发器711的QN端(时钟信号输出端)。该N个D触发器711的RB端(清零端)同时连接所述上电开关，用以接受所述上电开关输出的shutdown信号(上电信号)。其中从第一到第N-1个D触发器711的D端短接QN端，可以使第一至第N-1个D触发器711具有不同的时钟周期。第N个D触发器711的D端(信号输入端)连接D类功放芯片的VDD端(电源端)，Q端(信号输出端)连接校正电路6的EN输入端，即充放电控制电路6a的EN输入端，向充放电控制电路6a的EN输入端输出EN信号。

启动控制电路72包括依次串联的共模上电电路721、边沿检测器722和第三反相器723，共模上电电路721连接D类功放芯片的VCM端，用以判断D类功放芯片的共模上电是否完成，并输出VCM判断信号。边沿检测器722的输出端为启动控制电路72的第一输出端，其同时连接第四与非门6d的第三输入端和第七与非门6e的第三输入端，向第四与非门6d的第三输入端和第七与非门6e的第三输入端输出EN2N信号(第二使能信号)，用以控制第三开关SW3和第四开关SW4的导通和关断。

边沿检测电路72包括：第五缓冲器7221和第一异或门7222，边沿第五缓冲器7221的输出端连接第一异或门7222的N输入端，第五缓冲器7221的输入端和第一异或门7222的P输入端构成边沿检测电路722的输入端。第一异或门7222的输出端，即为边沿检测电路722的输出端，即为启动控制电路72的第一输出端。

第三反相器723的输出端为启动控制电路722的第二输出端，其与两个第二NMOS电路13的栅极连接，向第二NMOS电路13的栅极发出EN2信号(第二使能控制信号)。

D类功放芯片启动中各信号的波形如图8所示，D类功放芯片上电的瞬间，启动模块7开始工作，所述上电开关产生的shutdown信号为低电平，此时N个D触发器711全都清零，使能信号电路71输出的EN信号为低电平，启动控制电路72的第二输出端输出的EN2信号为低电平，校正电路6输出端，即第一电容C21所产生的校正电压VC为0，因此外来的音频输入信号无法输入D类功放芯片。然后，shutdown信号变为高电平，第二个到第N-1个D触发器711开始计数。同时，D类功放芯片的VCM端的电源幅度逐步升高至共模电压VCM，从而完成D类功放芯片VCM端的上电，D类功放芯片工作点逐步建立。当D类功放芯片VCM端上电完成时，共模上电电路721的输出的VCM判断信号由低电平变为高电平。边沿检测器722输出的EN2N信号变为一个有一定脉宽低电平信号，EN2N信号的低电平脉宽为第五缓冲器7221的延时。EN2N信号被分别送入第四与非门6d的第三输入端和第七与非门6e的第三输入端。第四与非门6d的输出端输出第三控制信号，第七与非门6e的输出端输出第四控制信号。EN2N信号为低电平时，第三控制信号和第四控制信号同为高电平，第三开关SW3和第四开关SW4同时打开。此时EN信号为低电平，充放电控制电路6a的第二输出端输出的第二控制信号为高电平，第二开关SW2导通，充放电控制电路6a的第一输出端输出的第一控制信号为低电平，第一开关SW1关断，所以第一电容C21和第二电容C20充电至共模电平。同时，EN2N信号经过第三反相器723后，第二反相器723输出的EN2信号为高电平，其输入第二NMOS开关13的栅极，第二NMOS开关13导通。D类功放芯片上的VCM端通过第二NMOS开关13给输入电容14充电。D类放大器直流工作点建立完成。

然后，待使能信号电路71上的第二个D触发器711到第N个D触发器711计数至设定值时，第N个D触发器711翻转，此时，EN信号为高电平，EN2信号为低电平,EN2N为高电平，因为此时第二NMOS开关13未导通。输入电阻极高，所以输出很小。充放电控制电路6a的第二输出端输出的第二控制信号为低电平，第二开关SW2关断，充放电控制电路6a的第一输出端输出的第一控制信号为高电平，第一开关SW1导通。

此时，第一充电时钟电路6b打开，其输入端接收充电时钟信号(ChargeCK)，充电时钟信号取自使能信号电路71上第一个至第N-1个D触发器711中任意一个D触发器711的Q端。第二充电始终电路6c关断。其两个输出端均都输出低电平信号。

充电时钟信号为高电平时，第二与非门63b输出的信号为高电平，第三与非门64b输出的信号为低电平，因此对应输入第七与非门6e三个输入端的三个信号分别为低电平，低电平，高电平，因此第七与非门6e输出的第四控制信号为低电平；第四开关SW4关断。对应输入第四与非门三个输入端的信号分别为高电平、低电平和高电平，因此第四与非门6d输出的第三控制信号为高电平，第三开关SW3导通，此时D类功放芯片的V1端对第二电容C20充电。

充电时钟信号为低电平时，第二与非门63b输出的信号为低电平，第三与非门64b输出的信号为高电平，因此对应输入第七与非门6e三个输入端的三个信号分别为低电平，高电平，高电平，第七与非门6e输出的第四控制信号为高电平，第四开关SW4导通。对应输入第四与非门三个输入端的信号分别为高电平、低电平和低电平，因此第四与非门6d输出的第三控制信号为低电平，第三开关SW3关断。此时，第二电容C20对第一电容C21充电。

通过第三开关SW3和第四开关SW4轮流导通，第一电容C20不断被充电，校正电压VC不断上升，从共模电压上升至参考电压V1。参考电压V1的选取可略大于VCM+VTH，VTH为第一MOS开关12导通的阈值电压。由于第一NMOS开关12工作在可变电阻区，其电阻逐步减小直至线性导通，第一NMOS开关12电阻几乎为0。这样放大器2的增益逐步变大，直至工作正常。所以Gain信号(音频输出信号)也逐渐变大，这一启动过程充分抑制了启动的POP声。

本实施例中第二电容C20的电容值应该远小于的第一电容C21。依据充放电时钟信号的周期和校正电路6灵敏度的要求，一般第二电容C20的电容值最多为第一电容C21的几百分之一。这样通过设置第二电容C20和第一电容C21的电容值之比，可以保证校正电压VC平缓地上升，从而更加有效地抑制启动过程中的爆破声。

请参阅图9，在本实施例中，破音检测电路5，包括第一异或门51、第一D触发器55、第二D触发器56、或门57、窄脉冲时钟发生电路53和若干个依次串联的第三D触发器58。第一异或门51的P输入端连接PWM模块3的P输出端，用以采集PWM模块3输出的PWM+信号，第一异或门51的N输入端连接PWM模块3的N输出端，用以采集PWM模块3输出的PWM-信号。第一异或门51的两个输入端就是破音检测电路5的两个输入端。如果PWM模块3输出的信号不失真，则在系统时钟信号的上升沿，即三角波信号的波峰处，PWM+信号和PWM-信号应该同为高电平；在系统时钟信号的下降沿，即三角波信号的波谷处，PWM+信号和PWM-信号应该同为低电平。因此，如果PWM信号不失真，则第一异或门51的输出端输出的Q0信号(前置触发信号)为低电平。反之，在三角波信号的波峰处，PWM+信号和PWM-信号会不同在高电平，在三角波信号的波谷处，PWM+信号和PWM-信号会不同在低电平，第一异或门51的输出端输出的Q0信号为高电平。

第一异或门51的输出端同时与第一D触发器55的D端以及第二D触发器56的D端连接。从第一异或门51输出的Q0信号分别输入第一D触发器55的和第二D触发器56。

第一D触发器55的CK端连接所述系统时钟电路。第一D触发器55对从第一D触发器55的D端输入的Q0信号进行沿时钟上沿的采样，若Q0信号为低电平，则第一D触发器55将不会被触发，第一D触发器55的Q端输出的Q1信号(第一D触发信号)为低电平，反之，Q1信号为高电平。

第二D触发器56的CK端设置第三反相器52，第三反相器52连接所述系统时钟电路，第二D触发器56对从第二D触发器56的D端输入的Q0信号进行沿时钟下沿的采样，若Q0信号是低电平，则第二D触发器56的Q端输出的Q2信号(第二D触发信号)为低电平，反之，Q2信号为高电平。

或门57的第一输入端与第一D触发器55的Q端连接，用以接受Q1信号，或门57的第二输入端连接第二D触发器56的Q端，用以接受Q2信号。Q1信号和Q2信号同为低电平时，或门57输出端输出的CRTL0信号(前置判断信号)为低电平；反之，Q1信号和Q2信号中只要有一个信号为高电平，或门57输出的CRTL0信号为高电平。

或门57的输出端连接有若干个依次串联第三D触发器58，该若干个第三D触发器58通过其D端和Q端依次串联的。其中第一个第三D触发器58的D端连接或门57的输出端，后一个第三D触发器58的D端连接前一个第三D触发器58的Q端，最后一个第三D触发器58的Q端为破音检测电路5的输出端。

第三D触发器58的CK端接收窄脉冲时钟信号CK3，窄脉冲时钟信号CK3的周期为系统时钟信号CK的一半。一个窄脉冲时钟信号CK3的周期内，CTRL0信号为高电平，就有一个第三D触发器58被触发，在若干个窄脉冲时钟信号CK3的周期内，CTRL0信号均为高电平时，所有的第三D触发器58都被触发。那么，最后一个第三D触发器58的Q端向校正电路6输出的D信号为高电平。反之，在任意一个窄脉冲时钟信号CK3的周期内，CTRL0信号都是低电平，若干个第三D触发器58全部清零，最后一个第三D触发器58的Q端向校正电路6输出的D信号为低电平。这是通过或门57的输出端同时连接该若干个第三D触发器58的RB端(清零端)实现的。通过调节第三D触发器58的个数，可以改变破音检测电路对PWM+信号和PWM-信号中电压毛刺等误触发信号的过滤能力。第三D触发器58的个数最终取决于设定的门限阈值，即破音检测电路5启动的阈值电压大小，或者说是系统所允许的最大不失真电源幅度。

由于窄脉冲时钟信号CK3的周期为系统时钟信号CK周期的一半，因此破音检测电路5上设置窄脉冲时钟发生电路53，窄脉冲时钟发生电路53包括第六缓冲器531和第二异或门532，第六缓冲器531的输入端和第二异或门532的P输入端，分别连接所述系统时钟电路，即第六缓冲器531的输入端和第二异或门532的P输入端构成窄脉冲时钟发生电路53的输入端。第六缓冲器531的输出端连接第二异或门532的N输入端，第二异或门532的输出端与该若干个第三D触发器58的CK端同时连接，即第二异或门532的输出端为窄脉冲时钟发生电路53的输出端，经过窄脉冲时钟发生电路53的调制，输入第三D触发器58的窄脉冲时钟信号CK3的周期为系统时钟信号CK的周期的一半。

本实施例中，D信号被送入校正电路6的D输入端，即校正电路6的D输入端。当PWM模块3输出的信号失真时，D信号为高电平。充放电控制电路6a的D输入端接收D信号，充放电控制电路6a的EN输入端接收EN信号为高电平。充放电控制电路6a对这两个信号进行逻辑计算后，充放电控制电路6a的第一输出端输出第一控制信号，第一控制信号为低电平，从而关断第一开关SW1，充放电控制电路6a的第二输出端输出第二控制信号，第二控制信号为高电平，从而导通第二开关SW2，使第一电容C21处于放电状态。

由于第一时钟电路6b关断，第二时钟电路6c导通，因此第二电容C20和第一电容C21的放电间隔是由放电时钟信号(dischargeCK)的周期决定的。第二时钟电路6c的输入端接收放电时钟信号。在放电时钟信号为高电平时，第五与非门63c输出的信号为低电平信号，第四与非门6d输出的第三控制信号为高电平，导通第三开关SW3，第六与非门64c输出信号为高电平，第七与非门6e输出的第四控制信号为低电平，关断第四开关SW4，第二电容C20向D类功放芯片的VCM端瞬时放电。

在放电时钟信号为低电平时，第五与非门63c输出的信号为高电平，第四与非门6d输出的第三控制信号为低电平，关断第三开关SW3，第六与非门64c输出的信号为低电平，第七与非门6e输出的第四控制信号为高电平，第四开关SW4导通，电容C20和电容C21交换电荷，即第一电容C21向第二电容C20瞬时放电。其中，第二时钟电路6c的输入端设置第四缓冲器66c起到抗交叠作用，确保在第二时钟电路6c工作时，第三开关SW3第四开关和SW4不会同时导通。这样校正电路6输出端，即第一电容C21所产生的校正电压VC连续降低，校正电压VC最低可降到共模电压(VCM)。本实施例中第二电容C20的电容值应该远小于的第一电容C21。依据充放电时钟周期和校正电路6灵敏度的要求，一般第二电容C20的电容值最多为第一电容C21的几百分之一。这样通过设置第二电容C20和第一电容C21的电容值之比，可以保证校正电压VC平缓地下降。放电时钟信号取自使能信号电路71上第一个D触发器711到第N-1个D触发器711中任意一个D触发器711的Q端。

当PWM模块3输出的信号不再失真时，那么第一控制信号为高电平，第一开关SW1导通，第二控制信号为低电平，第二开关SW2关断，第二电容C20处于充电状态。由于第五与非门63c和第六与非门64c关断，第二充电时钟电路6c关断，第五与非门63c和第六与非门64c输出的信号均为低电平。由于第二与非门63b和第三与非门64b导通，第一时钟电路6b导通。因此第二电容C20和第一电容C21的充电间隔是由充电时钟信号(chargeCK)的周期决定的。在充电时钟信号为低电平时，第二与非门63b输出的信号为低电平，第四与非门6d输出的第三控制信号为高电平，导通第三开关SW3，第三与非门64b输出的信号为高电平，第七与非门6e输出的第四控制信号为低电平，关断第四开关SW4，D类功放芯片的V1端向第二电容C20瞬时充电。

在充电时钟信号为高电平时，第二与非门63b输出的信号为高电平，第四与非门6d输出的第三控制信号为低电平，关断第三开关SW3，第四与非门64b输出的信号为低电平，第七与非门65c输出的第四控制信号为高电平，第四开关SW4导通，第二电容C20和第一电容C21交换电荷，即第二电容C20向第一电容C21瞬时充电。其中，第一时钟电路6b的输入端设置第三缓冲器65b起到抗交叠作用在于：确保在第一时钟电路6b工作时，第三开关SW3和第四开关SW4不会同时导通。校正电压VC缓慢上升至参考电压V1,参考电压V1的选取可略大于VCM+VTH。其中VTH为NMOS开关12导通的阈值电压。

本实施例中，充电时钟信号和放电时钟信号都是来自于使能信号电路71中第一个D触发器711到第N-1个D触发器711中任意一个D触发器711的Q端。因此充电时钟信号和放电时钟信号的周期可以是不同的。放电时钟信号的周期决定了整个D类功放芯片的启动时间，充电时钟信号的周期最终决定了整个D类功放芯片的释放时间。启动时间为从检测到PWM模块3输出的信号失真到整个D类功放芯片的防破音功能完全展开的时间。释放时间为从检测到PWM信号不再失真，到整个D类功放芯片的防破音功能完全释放的时间。

校正电压VC的信号被送入连续可调电阻1，若PWM模块3输出的信号失真，校正电压VC缓慢连续下降，第一NMOS开关12的电阻R开始进入连续可调电阻区并逐步增大，放大器2的放大增益则逐步变小直至音频输入信号经放大器2放大后落入三角波信号的包络内，破音消除。若PWM模块3输出的信号不再失真时，则校正电压VC缓慢增大至V1，第一NMOS开关12的电阻逐步减小直至NMOS开关12线性导通，电阻R几乎为0。放大器2的放大增益逐步变大直至到正常到放大增益。破音校正过程中，D信号电平D、校正电压VC和NMOS开关电阻R随时间的变化如图10所示。

总之，该电路通过校正电路6所产生的校正电压VC连续调节2放大器的放大增益。通过闭环反馈调节，最终D类功放芯片在音频输入信号过大或者电源电压降低时，自动平滑调整整个D类功放芯片的放大增益，使得整个D类功放芯片的输出的信号不失真。本发明的一种D类功放芯形成一种闭环反馈的连续AGC控制(自动增益控制)电路，自动有效抑制了破音现象；同时在调整过程中，使放大器2的放大增益缓慢连续变化，取得良好的防破音效果。其避免了常见的ALC控制(自动电平控制)中增益突变所带来的声音突变和已有的额外加入PWM控制中带来电磁干涉的问题。

本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上实施例的变化、变型都将落在本发明的权利要求书范围内。

Claims (8)

1.一种D类功放芯片,包括两个输入电容(14)、系统时钟电路、放大器(2)、PWM模块(3)、H-桥式驱动电路(4)、破音检测电路(5)、校正电路(6)和上电开关，其特征在于：其还包括启动模块(7)和两个连续可调电阻(1)；

每个所述连续可调电阻(1)都包括相互串联的输入电阻(11)和第一NMOS开关(12)，所述输入电阻(11)接一个所述的输入电容(14)，所述第一NMOS开关(12)的漏极接到所述放大器(2)的一个输入端；

所述校正电路(6)的输入端设有EN输入端和D输入端，所述校正电路(6)的输出端设有第一电容(C21)、第二电容(C20)、第三开关(SW3)和第四开关(SW4)；所述第一电容(C21)和所述第二电容(C20)分别接地，且所述第二电容(C20)的电容值小于所述第一电容(C21)的电容值，所述第一电容(C21)和所述第二电容(C20)通过第四开关(SW4)连接；所述第二电容(C20)通过所述第三开关(SW3)分别连接D类功放芯片的共模电压端和参考电压端；所述第一电容(C21)同时连接两个所述的第一NMOS开关(12)的栅极，并向两个所述的第一NMOS开关(12)的栅极输出VC信号；

所述破音检测电路(5)的输出端接所述校正电路(6)的D输入端；

所述启动模块(7)包括使能信号电路(71)和启动控制电路(72)；所述使能信号电路(71)的输出端连接所述校正电路(6)的EN输入端，并向所述校正电路(6)的EN输入端输出EN信号。

2.根据权利要求1所述的一种D类功放芯片,其特征在于：所述校正电路(6)还设有第一时钟电路(6b)、第二时钟电路(6c)、第四与非门(6d)和第七与非门(6e)；

所述第一时钟电路(6b)包括输入端、第一输出端和第二输出端，其中输入端接收充电时钟信号，第一输出端接到所述第四与非门(6d)的第一输入端，第二输出端接到所述第七与非门(6e)的第一输入端；

所述第二时钟电路(6c)包括输入端、第一输出端和第二输出端，其中输入端接收放电时钟信号，第一输出端接到所述第四与非门(6d)的第二输入端，第二输出端接到所述第七与非门(6e)的第二输入端；

所述第四与非门(6d)的第三输入端和所述第七与非门(6e)的第三输入端连接所述启动模块(7)中的启动控制电路(72)，接收来自所述启动控制电路(72)的EN2N信号；

所述第四与非门(6d)的输出端接所述第三开关(SW3)并输出第三控制信号，控制所述第三开关(SW3)的导通和关断；所述第七与非门(6e)的输出端接所述第四开关(SW4)并输出第四控制信号，控制所述第四开关(SW4)的导通和关断。

3.根据权利要求2所述的一种D类功放芯片，其特征在于：所述校正电路(6)还包括一个充放电控制电路(6a)，第一开关(SW1)和第二开关(SW2)；

所述第一开关(SW1)连接D类功放芯片的参考电压端和所述第三开关(SW3)，所述第二开关(SW2)连接D类功放芯片的共模电压端和所述第三开关(SW3)；

所述充放电控制电路(6a)设置EN输入端、D输入端、第一输出端和第二输出端；所述充放电控制电路(6a)的EN输入端即为所述校正电路(6)的EN输入端，所述充放电控制电路(6a)的D输入端即为所述校正电路(6)的D输入端；所述充放电控制电路(6a)的第一输出端接所述第一开关(SW1)并输出第一控制信号，控制所述第一开关(SW1)的导通和关断，所述充放电控制电路(6a)的第二输出端接所述第二开关(SW2)并输出第二控制信号，控制所述第二开关(SW2)的导通和关断。

4.根据权利要求2或3所述的一种D类功放芯片，其特征在于：所述使能信号电路(71)包括N个D触发器(711)，该N个D触发器(711)通过其CK端和QN端依次串联，该N个D触发器(711)的RB端同时连接所述上电开关；其中第N个所述的D触发器(711)，其D端接D类功放芯片的VDD端，其Q端即为所述使能信号电路(71)的输出端，所述第一时钟电路(6b)的输入端和第二时钟电路(6c)的输入端分别连接所述使能信号电路(71)上从第一个D触发器(711)到第N-1个D触发器(711)中任意一个的Q端，对应接收充电时钟信号和放电时钟信号。

5.根据权利要求4所述的一种D类功放芯片，其特征在于：所述使能信号电路(71)上，从第一个所述的D触发器(711)到第N-1个所述的D触发器(711)的D端与QN端短接。

6.根据权利要求4所述的一种D类功放芯片，其特征在于：所述启动控制电路(72)包括依次串联的共模上电电路(721)、边沿检测电路(722)和第三反相器(723)，所述边沿检测电路(722)的输出端即为所述启动控制电路(72)的第一输出端，输出EN2N信号，所述第三反相器(723)的输出端即为所述启动控制电路(72)的第二输出端，输出EN2信号；

每个所述连续可调电阻(1)还包括第二NMOS开关(13)，其源极接D类功放芯片的共模电压端，其漏极接所述输入电容(14)，其栅极接所述启动控制电路(72)的第二输出端。

7.根据权利要求1至3中任意一项所述的一种D类功放芯片，其特征在于：所述破音检测电路(5)包括第一D触发器(55)、第二D触发器(56)、第一或门(57)、若干个第三D触发器(58)和窄脉冲时钟发生电路(53)，该若干个第三D触发器(58)通过其D端和Q端依次串联；其中第一个第三D触发器(58)的D端连接所述或门(57)输出端，最后一个所述第三D触发器(58)的Q端为所述破音检测电路(5)的输出端，所述窄脉冲时钟发生电路(53)的输入端连接所述系统时钟电路，所述窄脉冲时钟发生电路(53)的输出端同时连接所述的若干个第三D触发器(58)的CK端。

8.根据权利要求7所述的一种D类功放芯片，其特征在于：所述第一或门(57)的输出端同时连接该若干个第三D触发器(58)的RB端。