CN202906845U - 一种用于d类功放芯片的防破音电路 - Google Patents

Abstract

本实用新型公开了一种用于D类功放芯片的防破音电路，包括放大器、PWM模块、破音检测电路、校正电路以及两个连续可调电阻；所述的两个连续可调电阻一一对应地设置于所述放大器的两个输入端，所述校正电路的输出端设置第四开关、第二电容和第一电容，所述第二电容和所述第一电容分别接地，所述第二电容和所述第一电容通过所述第四开关连接，所述第二电容的电容值小于所述第一电容的电容值；所述第一电容同时与所述的两个连续可调电阻连接，并产生连续变化的校正电压Vc，控制所述的两个连续可调电阻的电阻值。其技术效果是：实现了对放大器放大增益的连续调整，确保了破音校正过程中，D类功放芯片仍旧保持良好的音质。

Description

一种用于D类功放芯片的防破音电路

技术领域

本实用新型涉及集成电路领域的一种用于D类功放芯片的防破音电路。

背景技术

传统D类功放在工作时，经常因为音频输入信号过大或者电源电压降低而出现音频输入信号的电源幅度值超出输入PWM模块的三角波信号的电源幅度值的情况。所述三角波信号是用来对音频输入信号进行采样的。此时，音频输入信号经过扬声器滤波后会产生严重的削顶失真，即破音。音质变差，THD（总谐波失真）升高，甚至会损毁D类功放或者扬声器，因而在D类功放芯片中设计必须防止上述情况的发生。

请参阅图1，申请号为201020249702.0的实用新型专利中公布了一种防破音D类功放芯片。请参阅图1，其包括：输入电容14、放大器2、PWM模块3、H-桥式驱动电路4、破音检测电路5和校正电路6，其中所述放大器2的两个输出端之间设置桥接开关21，所述校正电路6的输出端连接所述桥接开关21。

请参阅图2，所述校正电路6的输出端设置后置与非门U9，输入端设置前置电容C1、第一开关管M1和第二开关管M2。所述前置电容C1通过第一开关管M1连接D类功放芯片的接地端，所述前置电容C1通过第二开关管M2接D类功放芯片的V1端（参考电压端），前置电容C1输出校正电压Vc。在该校正电路6启动的过程中，第一开关管M2导通，第二开关管M2关断，对所述前置电容C1充电，直至所述前置电容C1所产生的校正电压Vc等于参考电压V1。然后第一比较器U5的P输入端和第二比较器U6的P输入端对应接收相互反相的第一三角波信号RAMP1和第二三角波信号RAMP2。所述第一比较器U5的N输入端和所述第二比较器U6的N输入端对应接收所述校正电压Vc的信号。当所述校正电压Vc的高电位电平大于第一三角波信号RAMP1或第二三角波信号RAMP2的电源幅度值时，后置与非门U9的输出的CTRL2信号（桥式开关控制信号）为高电平信号，桥式开关21导通，放大器2输出的电平为共模电平的信号，从而降低了PWM模块3的占空比，消除失真。反之，后置与非门U9的输出端输出的CTRL2信号为低电平信号，放大器2输出电平为正常电平的信号。

这样设计的缺陷在于：第一，校正电路6输出的CTRL2信号为数字信号，跳变的CTRL2信号，影响了D类功放芯片的内部工作环境。最终影响D类功放芯片的EMI（电磁干涉）特性。第二，所述桥式开关21导通时，放大器2的两个输出端直接短路，PWM模块3的占空比下降了50%,变化太过剧烈，影响D类功放芯片的整体声音质量。

再请参阅图3，现有技术中，所述破音检测电路5包括第一D触发器55、第二D触发器56和后置或非门57’，第一D触发器55的Q端和第二D触发器55的Q端对应连接所述后置或非门57’的两个输入端。第一D触发器55的D端和第二D触发器56的D端对应直接连接所述PWM模块3的两个输出端。最终在PWM模块3输出的信号失真时，或非门57’输出的D信号为低电平信号。这样设计的缺陷在于：当电源或者音频输入信号有噪声时，所述破音检测电路5很容易被误触发，影响芯片的整体工作质量。

实用新型内容

本实用新型的目的是为了克服现有技术的不足，提供一种用于D类功放芯片的防破音电路，它能够解决传统防破音电路严重影响D类功放芯片的EMI（电磁干涉）特性和D类功放芯片整体声音质量的技术问题。

实现上述目的的一种技术方案是：一种用于D类功放芯片的防破音电路，包括放大器、PWM模块、破音检测电路、校正电路和两个连续可调电阻；所述的两个连续可调电阻一一对应地设置于所述放大器的两个输入端；

所述校正电路的输出端设置第四开关SW4、第二电容C20和第一电容C21，所述第二电容C20和所述第一电容C21分别接地，所述第二电容C20和所述第一电容C21通过所述第四开关SW4连接，所述第二电容C20的电容值小于所述第一电容C21的电容值；

所述第一电容C21同时连接所述的两个连续可调电阻，并产生连续变化的校正电压Vc，控制所述的两个连续可调电阻的电阻值。

进一步的，所述校正电路还包括的第一开关SW1和第二开关SW2、所述第二电容C20通过所述第一开关SW1接D类功放芯片的V1端，所述第二电容C20通过所述第二开关SW2接D类功放芯片的VCM端,所述PWM模块3输出的信号失真时，所述第二开关SW2处于导通状态，所述第一开关SW1处于关断状态。

再进一步的，所述校正电路包括充放电控制电路，所述充放电控制电路包括D输入端、EN输入端、第一输出端和第二输出端，其中，第一输出端连接所述第一开关SW1，第二输出端连接所述第二开关SW2；

所述充放电控制电路中，D输入端接收来自所述破音检测电路的D信号，EN输入端接收来自D类功放芯片的使能信号端的EN信号，第一输出端和第二输出端对应输出相互反相的第一控制信号和第二控制信号；

所述PWM模块输出的信号失真时，第一控制信号为低电平，所述第一开关SW1处于关断状态，第二控制信号为高电平，所述第二开关SW2处于导通状态。

进一步的，所述校正电路还包括的第三开关SW3，所述第三开关SW3一端连接所述第二电容C20，另一端同时连接所述第二开关SW2以及所述第一开关SW1。

再进一步的，所述校正电路还包括第一时钟电路、第二时钟电路、第四与非门和第七与非门；所述第一时钟电路包括第一输出端和第二输出端，所述第一时钟电路的第一输出端和第二输出端对应连接所述第四与非门的第一输入端和第七与非门的第一输入端；所述第二时钟电路包括第一输出端和第二输出端，所述第二时钟电路的第一输出端和第二输出端对应连接所述第四与非门的第二输入端和第七与非门的第二输入端，所述第四与非门的输出端连接所述第三开关SW3，所述第七与非门的输出端连接所述第四开关SW4。

进一步的，所述第一时钟电路的输入端设置第三缓冲器，所述第二时钟电路的输入端设置第四缓冲器。

进一步的，所述连续可调电阻包括依次串联的输入电阻和NMOS开关，所述NMOS开关的漏极连接所述放大器的输入端，所述NMOS开关的栅极连接所述第一电容C21。

进一步的，所述破音检测电路包括第一D触发器、第二D触发器第一或门、若干个第三D触发器和窄脉冲时钟发生电路，该若干个第三D触发器通过其D端和Q端依次串联；其中第一个所述第三D触发器的D端连接所述或门输出端，最后一个所述第三D触发器的Q端为所述破音检测电路的输出端，所述窄脉冲时钟发生电路的输入端连接D类功放芯片的系统时钟电路，所述窄脉冲时钟发生电路的输出端同时连接该若干个第三D触发器的CK端。

进一步的，所述第一或门的输出端同时连接该若干个第三触发器的RB端。

采用了本实用新型的一种用于D类功放芯片的防破音电路的技术方案，即在D类功放芯片放大器的两个输入端对应设置连续可调电阻，校正电路的输出端设置第四开关SW4、第二电容C20和第一电容C21的技术方案，所述第一电容C21与两个连续可调电阻分别连接的技术方案。其技术效果是：通过所述校正电路输出的校正电压Vc的连续变化，改善了D类功放芯片的内部工作环境，破音校正对D类功放芯片的EMI特性的影响减小，所述PWM模块的占空比变化减缓，D类功放芯片的整体声音质量改善。

附图说明

图1为现有技术的一种用于D类功放芯片的防破音电路的结构示意图。

图2为现有技术的一种用于D类功放芯片的防破音电路中破音检测电路的电路图。

图3为现有技术的一种用于D类功放芯片的防破音电路中校正电路的电路图。

图4为本实用新型的一种用于D类功放芯片的防破音电路的电路图。

图5为本实用新型的一种用于D类功放芯片的防破音电路中校正电路第一实施例的电路图。

图6为本实用新型的一种用于D类功放芯片的防破音电路中连续可调电阻的示意图。

图7为本实用新型的一种用于D类功放芯片的防破音电路中破音检测电路的电路图。

图8为本实用新型的一种用于D类功放芯片的防破音电路中D信号电平、校正电压Vc和NMOS开关电阻R变化的函数图。

具体实施方式

请参阅图4至图8，本实用新型的发明人为了能更好地对本实用新型的技术方案进行理解，下面通过具体地实施例，并结合附图进行详细地说明：

请参阅图4，本实用新型的一种用于D类功放芯片的防破音电路，包括放大器2、PWM模块3、破音检测电路5、校正电路6，以及两个连续可调电阻1。两个连续可调电阻1对应设置于放大器2的两个输入端。放大器2的两个输出端对应连接PWM模块3的两个输入端，PWM模块3的两个输出端对应连接破音检测电路5的两个输入端，破音检测电路5的输出端连接校正电路6的D输入端，校正电路6的输出端与两个连续可调电阻1分别连接。

请参阅图5，在第一实施例中，校正电路6包括：充放电控制电路6a，第一时钟电路6b、第二时钟电路6c、第四与非门6d、第七与非门6e、第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第一电容C21和第二电容C20。

校正电路6中，设置在其输出端包括：第四开关SW4、第一电容C21和第二电容C20，第二电容C20和第一电容C21均是接地的。第四开关SW4连接第二电容C20和第一电容C21。第一电容C21同时连接两个连续可调电阻1，并产生连续变化的校正电压Vc，控制两个连续可调电阻1的阻值。

第二电容C20还连接第三开关SW3。第三开关SW3和第四开关SW4始终不处于同时导通的状态。

第一开关SW1的一端接D类功放芯片的V1端(参考电压端)，另一端接第三开关SW3，第二开关SW2的一端接D类功放芯片的VCM端（共模电压端），另一端接第三开关SW3。

充放电控制电路6a的第一输出端和第二输出端对应连接第一开关SW1和第二开关SW2，充放电控制电路6a的第一输出端和第二输出端的应输出相互反相第一控制信号和第二控制信号，以保证第一开关SW1和第二开关SW2始终不处于同时导通的状态。

充放电控制电路6a包括：第一与非门61a、第一或非门62a、第二或非门63a、第三或非门64a、第一缓冲器65a、第二缓冲器66a、第一反相器67a和第二反相器68a。充放电控制电路6a的输入端设有D输入端和EN输入端，D输入端接收来自破音检测电路5的D信号（破音判断信号），EN输入端（使能信号输入端）接受来自D类功放芯片使能信号端的EN信号（使能信号），EN信号始终为高电平信号。第一与非门61a的第一输入端和第一或非门62a的第二输入端同时连接充放电控制电路6a的D输入端，其中充放电控制电路6a的D输入端与第一与非门61a的第一输入端之间设置第一反相器67a；第一与非门61a的第二的输入端和第一或非门62a的第一输入端同时连接充放电控制电路6a的EN输入端，充放电控制电路6a的EN输入端与第一或非门62a的第一输入端之间设置第二反相器68a。

第一与非门61a的输出端连接第二或非门63a的第一输入端。第一或非门62a的输出端连接第三或非门64a的第二输入端。为了防止第一开关SW1和第二开关SW2同时导通，第二或非门63a和第三或非门64a之间设置了抗交叠结构，即第二或非门63a的输出端通过第一缓冲器65a连接第三或非门64a的第一输入端，第三或非门64a的输出端通过第二缓冲器66a连接第二或非门63a的第二输入端。第二或非门63a的输出端即为充放电控制电路6a的第一输出端，第三或非门64a的输出端即为充放电控制电路6a的第二输出端。充放电控制电路6a的第一输出端输出第一控制信号，控制第一开关SW1的导通和关断，充放电控制电路6a的第二输出端输出第二控制信号，控制第二开关SW2的导通和关断。

第一时钟电路6b包括第四或非门61b、第一与门62b、第二与非门63b、第三与非门64b和第三缓冲器65b。第三缓冲器65b的输入端、第四或非门61b的第一输入端和第一与门62b的第二输入端，分别连接D类功放芯片的系统时钟电路，用来接收充电时钟信号（charge CK），即第三缓冲器65b的输入端、第四或非门61b的第一输入端和第一与门62b的第二输入端构成了第一时钟电路6b的输入端，用来接收充电时钟信号（charge CK）。第三缓冲器65b的输出端分别连接第四或非门61b的第二输入端以及第一与门62b的第一输入端。第四或非门61b的输出端连接第二与非门63b的第一输入端。第一与门62b的输出端连接第三与非门64b的第一输入端。充放电控制电路6a的第一输出端同时连接第二与非门63b的第二输入端与第三与非门64b的第二输入端。第二与非门63b的输出端为第一时钟电路6b的第一输出端，第三与非门64b的输出端即为第一时钟电路6b的第二输出端。

第二时钟电路6c包括第二与门61c、第五或非门62c、第五与非门63c、第六与非门64c和第四缓冲器65c。第四缓冲器65c的输入端、第二与门61c的第一输入端和第五或非门62c的第二输入端，分别连接D类功放芯片的系统时钟电路，用来接收放电时钟信号（discharge CK），第四缓冲器65c的输入端、第二与门61c的第一输入端和第五或非门62c的第二输入端构成第二时钟电路6c的输入端。充放电控制电路6a的第二输出端同时连接第五与非门63c的第一输入端与第六与非门64c的第一输入端。第二与门61c的输出端连接第五与非门63c的第二输入端，第五或非门62c的输出端连接第六或非门64c的第二输入端。第五与非门63c的输出端为第二时钟电路6c的第一输出端，第六与非门64c的输出端为第二时钟电路的第二输出端。

第一时钟电路6b的第一输出端连接第四与非门6d的第一输入端，第一时钟电路6b的第二输出端连接第七与非门6e的第一输入端。第二时钟电路6c的第一输出端连接第四与非门6d的第二输入端，第二时钟电路6c的第二输出端连接第七与非门6e的第二输入端。

第四与非门6d的输出连接第三开关SW3，第四与非门6d输出第三控制信号，控制第三开关SW3的导通和关断。第七与非门6e的输出连接第四开关SW4。第七与非门6e输出第四控制信号，控制第四开关SW4的导通和关断。

因此在第一时钟电路6b的输入端设置第三缓冲器65b，在第二时钟电路6c的输入端设置第四缓冲器65c的目的在于：可以在第一时钟电路6b和第二时钟电路6c间形成一种抗交叠的结构，保证第三控制信号和第四控制信号始终是反相的，保证第三开关SW3和第四开关SW4不会同时导通。

请参阅图6，连续调节电阻1属于一种压控电阻，包括输入电阻11、NMOS开关12，NMOS开关12工作于三极管区域。NMOS开关12的源极连接输入电阻11，输入电阻11接一个输入电容14。NMOS开关12的漏极连接放大器2的一个输入端，NMOS开关12的栅极为连续调节电阻1的控制端，连接校正电路6的输出端，即第一电容C21连接NMOS开关12的栅极。

本实施例中，D信号被送入校正电路6的D输入端，即充放电控制电路6a的D输入端。当PWM模块3输出的信号失真时，D信号为高电平。充放电控制电路6a的D输入端接收D信号，充放电控制电路6a的EN输入端接收EN信号。充放电控制电路6a对这两个信号进行逻辑计算后，充放电控制电路6a的第一输出端输出第一控制信号，第一控制信号为低电平，从而关断第一开关SW1，充放电控制电路6a的第二输出端输出第二控制信号，第二控制信号为高电平，从而导通第二开关SW2，使第二电容C20处于放电状态。

由于第二与非门63b和第三与非门64b关断，第二与非门63b和第三与非门64b输出的信号均为低电平信号。第五与非门63c和第六与非门64c导通，因此第二电容C20和第一电容C21的放电间隔是由放电时钟信号的周期决定的。在放电时钟信号为高电平时，第五与非门63c输出的信号为低电平信号，第四与非门6d输出的第三控制信号为高电平信号，导通第三开关SW3，第六与非门64c输出的信号为高电平信号，第七与非门6e输出的第四控制信号为低电平信号，关断第四开关SW4，第二电容C20向D类功放芯片的VCM端瞬时放电；在放电时钟信号为低电平时，第五与非门63c输出的信号为高电平信号，第四与非门6d输出的第三控制信号为低电平信号，关断第三开关SW3，第六与非门64c输出的信号为低电平信号，第七与非门6e输出的第四控制信号为高电平信号，第四开关SW4导通，第二电容C20和第一电容C21交换电荷，即第一电容C21向第二电容C20放电。这样校正电路6输出端所产生的校正电压Vc连续降低，校正电压Vc最低可降到共模电压VCM。本实施例中第二电容C20的电容值应该远小于的第一电容C21。依据充放电时钟信号的周期和该防破音电路灵敏度的要求，一般第二电容C20的电容值为第一电容C21的几百分之一。这样通过设置第二电容C20和C21的电容值之比，可以保证校正电压Vc平缓地下降。

当PWM模块3输出的信号不再失真时，那么第一控制信号为高电平，第一开关SW1导通，第二控制信号为低电平，第二开关SW2关断，第二电容C20处于充电状态。由于第五与非门63c和第六与非门64c关断，第二与非门63b和第三与非门64b导通，因此第二电容C20和第一电容C21的充电间隔是由充电时钟信号的周期决定的。在充电时钟信号为低电平时，第二与非门63b输出的信号为低电平信号，第四与非门6d输出的第三控制信号为高电平信号，导通第三开关SW3，第三与非门64b输出的信号为高电平信号，第七与非门6e输出的第四控制信号为低电平信号，关断第四开关SW4，D类功放芯片的V1端向第二电容C20瞬时充电；在充电时钟信号为高电平时，第二与非门63b输出的信号为高电平信号，第四与非门6d输出的第三控制信号为低电平信号，关断第三开关SW3，第四与非门64b输出的信号为低电平信号，第七与非门65c输出的第四控制信号为高电平信号，第四开关SW4导通，第二电容C20和第一电容C21交换电荷，即第二电容C20向第一电容C21充电。校正电压Vc缓慢上升至参考电压V1,参考电压V1的选取可略大于VCM+VTH。其中VTH为NMOS开关12导通的阈值电压。

本实施例中，充电时钟信号和放电时钟信号的周期都是由D类功放芯片的系统时钟电路来控制的。放电时钟信号的周期决定了该防破音电路的启动时间，充电时钟信号的周期最终决定了该防破音电路的释放时间。启动时间为从检测到PWM模块输出的信号失真到整个该防破音电路完全展开的时间。释放时间为从检测到PWM信号不再失真，到整个该防破音电路完全释放的时间。

校正电压Vc的信号被送入连续可调电阻1，若PWM模块3输出的信号失真，校正电压Vc缓慢连续下降，NMOS开关12的电阻R开始进入连续可调电阻区并逐步增大，则放大器2的放大增益逐步变小直至音频输入信号经放大器2放大后落入三角波信号的包络内，破音消除。若PWM模块3输出的信号不再失真时，则校正电压Vc缓慢增大至V1，NMOS开关12的电阻逐步减小直至NMOS开关12线性导通，电阻R几乎为0。放大器2的放大增益逐步变大直至到正常到放大增益。破音校正过程中，D信号电平D、校正电压Vc和NMOS开关电阻R随时间的变化如图8所示。

总之，该电路通过校正电路6所产生的校正电压Vc连续调节2放大器的放大增益。通过闭环反馈调节，最终D类功放芯片在音频输入信号过大或者电源电压降低时，自动平滑调整整个D类功放芯片的放大增益，使得整个D类功放芯片的输出的信号不失真。本实用新型的一种用于D类功放芯片的防破音电路构成一种闭环反馈的连续AGC控制（自动增益控制）电路，自动有效抑制了破音现象；同时在调整过程中，使放大器2的放大增益缓慢连续变化，取得良好的防破音效果。其避免了常见的ALC控制（自动电平控制）中增益突变所带来的声音突变和已有的额外加入PWM控制中带来电磁干涉的问题。

请参阅图7，在本实施例中，破音检测电路5，包括第一异或门51、第一D触发器55、第二D触发器56、或门57、窄脉冲时钟发生电路53和若干个依次串联的第三D触发器58。第一异或门51的P输入端连接PWM模块3的P输出端，用以采集PWM模块3输出的PWM+信号，第一异或门51的N输入端连接PWM模块3的N输出端，用以采集PWM模块3输出的PWM-信号。第一异或门51的两个输入端就是破音检测电路5的两个输入端。如果PWM模块3输出的信号不失真，则在系统时钟信号CK的上升沿，即三角波信号的波峰处，PWM+信号和PWM-信号应该同为高电平；在系统时钟信号CK的下降沿，即三角波信号的波谷处，PWM+信号和PWM-信号应该同为低电平。因此，如果PWM信号不失真，则第一异或门51的输出端输出的Q0信号（前置触发信号）为低电平。反之，在三角波信号的波峰处，PWM+信号和PWM-信号会不同在高电平，在三角波信号的波谷处，PWM+信号和PWM-信号会不同在低电平，第一异或门51的输出端输出的Q0信号为高电平。

第一异或门51的输出端同时与第一D触发器55的D端以及第二D触发器56的D端连接。从第一异或门51输出的Q0信号分别输入第一D触发器55的和第二D触发器56。

第一D触发器55的CK端连接D类功放芯片的系统时钟电路。第一D触发器55对从第一D触发器55的D端输入的Q0信号进行沿系统时钟信号的上升沿的采样，若Q0信号为低电平，则第一D触发器55将不会被触发，第一D触发器的Q端输出的Q1信号（第一D触发信号）为低电平，反之，Q1信号为高电平。

第二D触发器56的CK端设置第三反相器52，第三反相器52连接D类功放芯片的系统时钟电路，第二D触发器56对从第二D触发器56的D端输入的Q0信号进行沿系统时钟信号CK下降沿的采样，若Q0信号是低电平，则第二D触发器56的Q端输出的Q2信号（第二D触发信号）为低电平，反之，Q2信号为高电平。

或门57的第一输入端与第一D触发器55的Q端连接，用以接受Q1信号，或门57的第二输入端连接第二D触发器56的Q端，用以接受Q2信号。Q1信号和Q2信号同为低电平时，或门57输出端输出的CRTL0信号（前置判断信号）为低电平；反之，Q1信号和Q2信号中只要有一个信号为高电平，或门57输出的CRTL0信号为高电平。

或门57的输出端连接有若干个依次串联第三D触发器58，该若干个第三D触发器是通过其D端和Q端依次串联的。其中第一个第三D触发器58的D端连接或门57的输出端，后一个第三D触发器58的D端连接前一个第三D触发器58的Q端，最后一个第三D触发器58的Q端为破音检测电路5的输出端。

第三D触发器58的CK端接收窄脉冲时钟信号CK3，窄脉冲时钟信号CK3的周期为系统时钟信号CK的一半。一个窄脉冲时钟信号CK3的周期内，CTRL0信号为高电平，就有一个第三D触发器58被触发，在若干个窄脉冲时钟信号CK3的周期内，CTRL0信号均为高电平时，所有的第三D触发器58都被触发。那么，最后一个第三D触发器的Q端向校正电路6输出的D信号为高电平。反之，在任意一个窄脉冲时钟信号CK3的周期内，CTRL0信号都是低电平，若干个第三D触发器58全部清零，最后一个第三D触发器的Q端向校正电路6输出的D信号为低电平。这是通过或门57的输出端同时连接该若干个第三D触发器58的RB端（清零端）实现的。通过调节第三D触发器58的个数，可以改变破音检测电路5对PWM+信号和PWM-信号中电压毛刺等误触发信号的过滤能力。第三D触发器58的个数最终取决于设定的门限阈值，即破音检测电路5启动的阈值电压大小，或者说是系统所允许的最大不失真电源幅度。

由于窄脉冲时钟信号CK3的周期为系统时钟信号CK周期的一半，因此破音检测电路5上设置窄脉冲时钟发生电路53，窄脉冲时钟发生电路53包括第五缓冲器531和第二异或门532，第五缓冲器531的输入端和第二异或门532的P输入端，分别连接D类功放芯片的系统时钟电路，即第五缓冲器531的输入端和第二异或门532的P输入端构成窄脉冲时钟发生电路53的输入端。第五缓冲器531的输出端连接第二异或门532的N输入端，第二异或门532的输出端与该若干个第三D触发器58的CK端同时连接，即第二异或门532的输出端为窄脉冲时钟发生电路53的输出端，经过窄脉冲时钟发生电路53的调制，输入第三D触发器58窄脉冲时钟信号CK3的周期为系统时钟信号CK的周期的一半。

本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本实用新型，而并非用作为对本实用新型的限定，只要在本实用新型的实质精神范围内，对以上实施例的变化、变型都将落在本实用新型的权利要求书范围内。

Claims (9)

1.一种用于D类功放芯片的防破音电路，包括放大器（2）、PWM模块（3）、破音检测电路（5）和校正电路（6），其特征在于：

所述防破音电路还包括两个连续可调电阻（1）；所述的两个连续可调电阻（1）一一对应地设置于所述放大器（2）的两个输入端；

所述校正电路（6）的输出端设置第四开关（SW4）、第二电容（C20）和第一电容（C21），所述第二电容（C20）和所述第一电容（C21）分别接地，所述第二电容（C20）和所述第一电容（C21）通过所述第四开关（SW4）连接，所述第二电容（C20）的电容值小于所述第一电容（C21）的电容值；

所述第一电容（C21）同时连接所述的两个连续可调电阻（1），并产生连续变化的校正电压Vc，控制所述的两个连续可调电阻（1）的电阻值。

2.根据权利要求1所述的一种用于D类功放芯片的防破音电路，其特征在于：所述校正电路（6）还包括的第一开关（SW1）和第二开关（SW2）、所述第二电容（C20）通过所述第一开关（SW1）接所述D类功放芯片的V1端，所述第二电容（C20）通过所述第二开关（SW2）接所述D类功放芯片的VCM端,所述PWM模块（3）输出的信号失真时，所述第二开关（SW2）处于导通状态，所述第一开关（SW1）处于关断状态。

3.根据所述权利要求2所述的一种用于D类功放芯片的防破音电路，其特征在于：所述校正电路（6）包括充放电控制电路（6a），所述充放电控制电路（6a）包括D输入端、EN输入端、第一输出端和第二输出端，其中，第一输出端连接所述第一开关（SW1），第二输出端连接所述第二开关（SW2）；

所述充放电控制电路（6a）中，D输入端接收来自所述破音检测电路（5）的D信号，EN输入端接收来自D类功放芯片的使能信号端的EN信号，第一输出端和第二输出端对应输出相互反相的第一控制信号和第二控制信号；

所述PWM模块（3）输出的信号失真时，第一控制信号为低电平，所述第一开关（SW1）处于关断状态，第二控制信号为高电平，所述第二开关（SW2）处于导通状态。

4.根据权利要求2或3所述的一种用于D类功放芯片的防破音电路，其特征在于：所述校正电路（6）还包括的第三开关（SW3），所述第三开关（SW3）一端连接所述第二电容（C20），另一端同时连接所述第二开关（SW2）以及所述第一开关（SW1）。

5.根据权利要求4所述的一种用于D类功放芯片的防破音电路，其特征在于：所述校正电路（6）还包括第一时钟电路（6b）、第二时钟电路（6c）、第四与非门（6d）和第七与非门（6e）；所述第一时钟电路（6b）包括第一输出端和第二输出端，所述第一时钟电路（6b）的第一输出端和第二输出端对应连接所述第四与非门（6d）的第一输入端和第七与非门（6e）的第一输入端；所述第二时钟电路（6c）包括第一输出端和第二输出端，所述第二时钟电路（6c）的第一输出端和第二输出端对应连接所述第四与非门（6d）的第二输入端和第七与非门（6e）的第二输入端，所述第四与非门（6d）的输出端连接所述第三开关（SW3），所述第七与非门（6e）的输出端连接所述第四开关（SW4）。

6.根据权利要求5所述的一种用于D类功放芯片的防破音电路，其特征在于：所述第一时钟电路（6b）的输入端设置第三缓冲器（65b），所述第二时钟电路（6c）的输入端设置第四缓冲器（65c）。

7.根据权利要求1至3任意一项所述的一种用于D类功放芯片的防破音电路，其特征在于：所述连续可调电阻（1）包括依次串联的输入电阻（11）和NMOS开关（12），所述NMOS开关（12）的漏极连接所述放大器（2）的输入端，所述NMOS开关（12）的栅极连接所述第一电容（C21）。

8.根据权利要求1至3中所述的一种用于D类功放芯片的防破音电路，其特征在于：所述破音检测电路（5）包括第一D触发器（55）、第二D触发器（56）、第一或门（57）、若干个第三D触发器（58）和窄脉冲时钟发生电路（53），该若干个第三D触发器（58）通过其D端和Q端依次串联；其中第一个所述第三D触发器（58）的D端连接所述或门（57）输出端，最后一个所述第三D触发器（58）的Q端为所述破音检测电路（5）的输出端，所述窄脉冲时钟发生电路（53）的输入端连接D类功放芯片的系统时钟电路，所述窄脉冲时钟发生电路（53）的输出端同时连接该若干个第三D触发器（58）的CK端。

9.根据权利要求8所述的一种用于D类功放芯片的防破音电路，其特征在于：所述第一或门（57）的输出端同时连接该若干个第三触发器（58）的RB端。

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