CN101110549A - 升压电路 - Google Patents

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CN101110549A CNA200710111908XA CN200710111908A CN101110549A CN 101110549 A CN101110549 A CN 101110549A CN A200710111908X A CNA200710111908X A CN A200710111908XA CN 200710111908 A CN200710111908 A CN 200710111908A CN 101110549 A CN101110549 A CN 101110549A
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Abstract

在电荷泵型升压电路中，不增大器件的占有面积，提高对升压电容的电流驱动能力。在电容(C1)的充电期间，PMOS晶体管(Q1)和NMOS晶体管(Q2)导通，利用电位VCC和电位VSS之间的电压对电容(C1)充电，另外，在升压电容的放电期间，PMOS晶体管(Q3)和PMOS晶体管(Q4)导通，对累积在升压电容中的电荷放电。在电容(C1)的放电期间，选择器(SEL1)选择端子(T1)，形成施加于PMOS晶体管(Q3)的栅极上的动作电压相应于输出电位(VDD2)的变动而变化的反馈系统。这时，在流入电容(C1)的电流的路径(电位(VCC)和升压电容的低电压侧端子(C1N)之间)上，仅存在PMOS晶体管(Q3)的电阻分量，差动放大器不介于其间。

Description

升压电路
技术领域
本发明涉及一种用于升压输入电压以得到输出电压的升压电路，尤其是涉及改良电荷泵型升压电路的效率的技术。
背景技术
通常，在电荷泵型升压电路中，反复执行从输入侧向升压电容进行充电的充电周期、和将该升压电容的累积电荷转送到输出侧的放电周期。在下述专利文献1、2中公开的电荷泵型升压电路中，在输入侧设置向非反转输入端子施加输入电压的差动放大器、和在充电周期导通的开关元件，在输出侧设置在放电周期导通的开关元件。将输出电压的一部分反馈到差动放大器的反转输入端子。
专利文献1：特开2002-369500号公报
专利文献2：再公开WO2002/061931
可是，通过串联连接上述现有的充电型升压电路，可得到数倍于输入电压的输出电压。这里，在现有的升压电路中，由于在得到高输出电压、例如为输入电压的N倍的输出电压时，流过输出侧的负载电流也变成N倍，所以必需使与该负载电流相同程度大小的电流流入升压电容。
可是，在现有的电荷泵型升压电路中，在想得到高输出电压时，由于设置在差动放大器中的晶体管及构成开关元件的晶体管的导通电阻，与负载电流相同程度的电流难以注入升压电路。即，在现有的电荷泵型升压电路中，要得到越高的输出电压，升压的效率越恶化。
另一方面，为了降低晶体管单体的导通电阻，存在扩大栅极宽度等方法，但由于该方法导致用于安装升压电路的器件的占有面积增大，所以不好。
根据上述观点，期望提供不增大作为器件的占有面积，且提高了对升压电容的电流驱动能力的电荷泵型升压电路。
发明内容
本发明是一种将第1电位升压至第2电位的升压电路，具备：差动放大器，在输入所述第1电位的同时，输出与所述第2电位的变化相对应的电位；升压电容，使充电期间和放电期间交替反复；第1开关元件，连接在比所述第1电位高的第1基准电位和所述升压电容的一端之间，在升压电容的充电期间导通；第2开关元件，连接在比所述第1电位低的第2基准电位和所述升压电容的另一端之间，在升压电容的充电期间导通；作为第3开关元件的第3晶体管，连接在所述第1基准电位和所述升压电容的所述另一端之间，在升压电容的放电期间导通；第4开关元件，连接在所述第2电位的输出端子和所述升压电容的所述一端之间，在升压电容的放电期间导通；和第1选择部，在升压电容的充电期间选择所述第2电位，在升压电容的放电期间选择所述差动放大器的输出电位，将所选择的电位提供给所述第3晶体管的控制端子。
在本发明的升压电路中，在升压电容的充电期间，第1开关元件和第2开关元件导通，利用第1基准电位和第2基准电位之间的电压，对升压电容进行充电。另一方面，在升压电容的放电期间，第3开关元件(第3晶体管)和第4开关元件导通，对累积在升压电容中的电荷放电。
在本发明的升压电路中，形成在升压电容的放电期间，依据输出侧第2电位的变动而使施加于第3晶体管的控制端子上的动作电压变化的反馈系统，并在输出侧保持第2电位。
在本发明的升压电路中，在升压电容的放电期间，在流入升压电容的电容路径(第1基准电位和升压电容的另一端(低电位侧)之间)上，仅存在第3晶体管的电阻分量，差动放大器不介于其间。因此，本发明的升压电路在放电时的电流驱动能力高。
根据本发明，能够不增大作为器件的占有面积，提高对升压电容的电流驱动能力，可实现高升压效率。
附图说明
图1是表示第1实施方式的升压电路的电路结构图。
图2是表示第1实施方式的供给升压电路的时钟信号和选择器的选择动作的时序图。
图3是表示第1实施方式的升压电路的充电动作图。
图4是表示第1实施方式的升压电路的放电动作图。
图5是表示第2实施方式的升压电路的电路结构图。
图6是表示第3实施方式的升压电路的电路结构图。
图7是表示第3实施方式的供给升压电路的时钟信号和选择器的选择动作的时序图。
图8是表示第3实施方式的升压电路的充电动作图。
图9是表示第3实施方式的升压电路的放电动作图。
图10是表示第4实施方式的升压电路的电路结构图。
图11是表示第4实施方式的供给升压电路的时钟信号和选择器的选择动作的时序图。
图12是表示第4实施方式的升压电路的充电动作图。
图13是表示第4实施方式的升压电路的放电动作图。
符号说明
1～4升压电路
C1电容(升压电容)
C2电容
Q1～Q4 MOS晶体管(第1开关元件-第4开关元件)
SEL1～SEL1选择器
具体实施方式
<第1实施方式>
下面，说明本发明升压电路的第1实施方式。
(升压电路的结构)
首先，参照图1及图2说明本实施方式的升压电路1的结构。图1是表示依据本实施方式的升压电路1的电路结构的图。图2是表示提供给升压电路1的(a)时钟信号1、(b)时钟信号2及(c)选择器SEL1(后述)的选择动作的时序图。
图1中示出的升压电路1是将电位VREF提供给输入端子IN，从输出端子OUT输出2倍于在输入端子产生的输入电压的电压。即升压电路1是设输出端子OUT的电位为VDD2，输出电压(VDD2-VSS)为输入电压(VREF-VSS)的2倍的电路。
另外，设输入升压电路1的电位VREF为满足电位VSS＜电位VREF＜电位VCC的电平。另外，在下面的说明中，除非特别记载，电压是指以电位VSS为基准的电压。电位VSS例如连接于接地电位。
依据实施方式的升压电路1具备：通过时钟信号1、2进行动作的晶体管Q1～Q4；作为升压电容的电容C1；保持输出电压的电容C2；作为第1选择部的选择器SEL1；差动放大器OP1和作为读出电阻的电阻R21、R22。
电容C1具备：高电位侧的一端C1P和低电位侧的另一端C1N，反复进行充放电。即，如图2(a)、(b)所示，电容C1在时钟信号1为高电平时进行充电，在时钟信号2为高电平时进行放电。时钟信号1、2不是同时变为高电平。
作为第1开关元件的PMOS晶体管Q1及作为第2开关元件的NMOS晶体管Q2是在电容C1的充电期间导通的晶体管。
将PMOS晶体管Q1的源极连接于电位VCC，漏极连接于电容C1的端子C1P。PMOS晶体管Q1依据提供给栅极的时钟信号1而动作。
将NMOS晶体管Q2的源极连接到电位VSS，漏极连接到电容C1的端子C1N，NMOS晶体管Q2依据提供给栅极的时钟信号1而动作。
作为第3开关元件的PMOS晶体管Q3及作为第4开关元件的PMOS晶体管Q4是在电容C1的放电期间导通的晶体管。
将PMOS晶体管Q3的源极连接于电位VCC，漏极连接于电容C1的端子C1N。PMOS晶体管Q3将选择器SEL的任一端子S1或S2连接于栅极后动作。
将PMOS晶体管Q4的源极连接于电容C1的端子C1P，漏极连接于输出端子OUT(输出电位VDD2)。PMOS晶体管Q4依据提供给栅极的时钟信号2而动作。
电容C2设置成将其高电位侧的一端C2P连接在PMOS晶体管Q4的漏极和输出端子OUT之间。将电容C2低电位侧的另一端连接于电位VSS。在电容C1的放电期间将累积在电容C1中的电荷移送到电容C2中。另外，电容C2在充电期间将输出电位保持在VDD2，同时还具有作为降低输出电压波纹(ripple)的平滑电容的功能。
选择器SEL1依据时钟信号2的电平，选择将连接于差动放大器OP1的输出端子的端子S1和连接于输出电位VDD2的端子S2之一连接于PMOS晶体管Q3的栅极。具体地说，如图2(C)所示，选择器SEL1在时钟信号2为低电平的期间(充电期间)选择端子S2，在时钟信号2为高电平的期间(放电期间)选择端子S1。
差动放大器OP1将由连接在输出电位VDD2和电位VSS之间的电阻R21、R22分压后的电位电平输入到非反转输入端子(+)，从输入端子IN将规定电位VREF输入到反转输入端子(-)，从输出端子输出电位OP1_OUT，电位OP1_OUT为电位VCC和电位VSS之间的中间电位。
所述的选择器SEL1在放电期间选择端子S1，向PMOS晶体管Q3的栅极施加差动放大器OP1的输出电位OP1_OUT。由此，在本实施方式的升压电路1中，在放电期间，形成PMOS晶体管Q3的栅极·源极间电压VGS依据输出电位VDD2的变动而变化的反馈系统。
作为读出电阻的电阻R21、R22的电阻值之比规定了升压电路1的反馈系统中的规定环路增益，并确定了输入电位VREF和差动放大器OP1的非反转输入端子的电位相同。在本实施方式的情况下，由于输出电压为输入电压的2倍，所以设为R21∶R22＝1∶1。
(升压电路的动作)
下面，参照图3及图4说明本实施方式的升压电路1的动作。
(1)充电期间的动作
首先，参照图3说明在升压电路1的充电期间的动作。
如图2所示，在升压电路1的充电期间，时钟信号1为高电平，时钟信号2为低电平，选择器SEL1选择端子S2。由此，PMOS晶体管Q1及NMOS晶体管Q2导通。PMOS晶体管Q3向栅极施加电位VDD2(＞VCC)，因变为栅极·源极间电压VGS＞0而截止。PMOS晶体管Q4也截止。
因此，如图3所示，对电容C1施加电压(VCC-VSS)，并累积电荷。
(2)放电期间的动作(升压动作)
下面，参照图4说明在升压电路1的放电期间的动作。
如图2所示，在升压电路1的放电期间，时钟信号1为低电平，时钟信号2为高电平，选择器SEL1选择端子S1。由此，PMOS晶体管Q1及NMOS晶体管Q2截止。PMOS晶体管Q3对栅极施加差动放大器OP1的输出电位OP1_OUT(电位VCC与电位VSS之间的中间电位)，因变为栅极·源极间电压VGS＜0而导通。PMOS晶体管Q4也导通。
因此，如图4所示，将累积在电容C1中的电荷移送到电容C2。
在升压电路1的放电期间，通过差动放大器OP1的动作，输出电压(VDD2-VSS)总保持在为输入电压(VREF-VSS)的2倍。下面就此进行说明。另外，在下面的说明中，称输出电压为输入电压2倍的状态为「平衡状态」。
在升压电路1中，利用上述的电路结构，差动放大器OP1经读出电阻(R21，R22)监视着输出电位VDD2。而且，一旦平衡状态崩溃、输出电压比输入电压的2倍还高，则输入到差动放大器OP1的非反转输入端子(+)电位也比反转输入端子(-)的电位VREF还高，所以差动放大器OP1的输出电位OP1-OUT变得比平衡状态时高。于是，PMOS晶体管Q3的栅极·源极间电压VGS也比平衡状态时减少，PMOS晶体管Q3的导通电阻增大。通过增大该PMOS晶体管Q3的导通电阻，对电容C1的输入电流减小，电容C1的端子间电压降低。由此，输出电压降低。
另一方面，一旦平衡状态崩溃、输出电压比输入电压的2倍还小，则输入到差动放大器OP1的非反转输入端子(+)的电位比反转输入端子(-)的电位VREF还低，所以差动放大器OP1的输出电位OP1-OUT比平衡状态时还低。于是，PMOS晶体管Q3的栅极·源极间电压VGS比平衡状态时还高，PMOS晶体管Q3的导通电阻减少。通过减少该PMOS晶体管Q3的导通电阻，对电容C1的输入电流增加，电容C1的端子间电压变高，由此，输出电压变高。
在该升压电路1中，由于输出电压的变化瞬时反映了流入PMOS晶体管Q3的电流的变化，所以在放电期间总保持上述平衡状态，即输出电压为输入电压的2倍的状态。
在现有的电荷泵型升压电路中，由于在放电期间，流入升压电容的电流的路径上包含差动放大器和开关元件(参照例如上述专利文件1的图3(B))，所以存在设置在差动放大器内的晶体管、及构成开关元件的晶体管的导通电阻变大，不能向升压电容流入相当于输出侧负载电流的电流的情况。
另一方面，若参照图4，在本实施方式的升压电路1中，在流入升压电容的电流的路径(电位VCC和电容C1的端子C1N之间)上，仅存在PMOS晶体管Q3的导通电阻，差动放大器未介于其间。因此，本实施方式的升压电路1与现有的升压电路相比，由于放电时的电流驱动能力高，所以即便在要得到高输出电压时，也可实现高升压功率。
如上所述，由于依据本实施方式的升压电路具有：依据输出电压的变化而动作的差动放大器OP1；晶体管Q3(第3晶体管)，在电容C1(升压电容)的放电期间导通，电流从电位VCC流入电容C1；和选择器SEL1(第1选择部)，在电容C1的放电期间选择差动放大器的输出电位，将其输出电位施加在晶体管Q3的栅极上，所以在放电期间，利用包含差动放大器OP1的反馈系统保持期望的输出电压(在上述实施方式中为输入电压的2倍)，同时由于在经晶体管Q3对电容C1的电流供给路径中不包含差动放大器OP1，所以电流驱动能力增高。因此，尤其是在该升压电路要得到高输出电压时，可提高升压效率。
另外，在MOS型晶体管中栅极宽度与导通电阻存在反比关系，但该升压电路由于减小PMOS晶体管Q3的导通电阻而提高了升压功率，所以不必使用扩展PMOS晶体管Q3的栅极宽度的手段，不必增加形成升压电路的器件的占有面积就可解决。换言之，也可以说在以相同的器件面积及相同的升压效率为前提的情况下，本实施方式的升压电路若与现有的升压电路相比，由于在对升压电容的电流供给路径上不存在差动放大器OP1，所以可产生相应地将该部分PMOS晶体管Q3的导通电阻设定得更大的余裕，减小PMOS晶体管Q3的栅极宽度。
<第2实施方式>
下面，说明本发明升压电路的第2实施方式。
图5是表示本实施方式的升压电路结构的电路图。就与图1中示出的第1实施方式的升压电路相同的部位而言，附以相同的符号，不进行重复说明。
(升压电路的结构)
首先，参照图5说明本实施方式的升压电路2的结构。
在本实施方式的升压电路2中设置二极管D1来替代第1实施方式中的升压电路1(参照图1)的PMOS晶体管Q1。该二极管D1将正极连接于电位VCC上，将负极连接于电容C1的端子C1P上。该升压电路2的结构若除去二极管D1，则与第1实施方式的升压电路1相同。
(升压电路的动作)
下面，说明升压电路2的动作。
在升压电路2中，二极管D1被设置为以从电位VCC向电容C1的高电位侧端子C1P为正方向，所以从升压电路2起动前开始，经该二极管D1，累积电荷到电容C1上。因此，在充电动作时，在施加于NMOS晶体管Q2的栅极上的时钟信号1变为高电平的时刻，从电位VCC流向电容C1的冲击电流非常少。因此，在本实施方式的升压电路2中，保护电路元件免受充电时的冲击电流的影响。
另外，该升压电路2放电期间的动作与所述的升压电路1相同。另外，在升压电路2中，也可使用带寄生二极管的PMOS晶体管替代二极管D1。
<第3实施方式>
下面，说明本发明升压电路的第3实施方式。
图6是表示本实施方式的升压电路结构的电路图，但就与图1中示出的第1实施方式的升压电路相同的部位而言，附以相同的符号，不进行重复说明。
(升压电路的结构)
首先，参照图6及图7说明本实施方式的升压电路3的结构。图7是表示提供给升压电路3的(a)时钟信号1、(b)时钟信号2、(c)选择器SEL1及(d)选择器SEL2(后述)的选择动作的时序图。
本实施方式的升压电路3若与升压电路1(参照图1)相比，设置在PMOS晶体管Q3的栅极上的结构与PMOS晶体管Q1的栅极同样设置。即升压电路3相对升压电路1还具备作为第2选择部的选择器SEL2。
选择器SEL2依据时钟信号1的电平，选择将连接于差动放大器OP1的输出端子的端子S1、连接于输出电位VDD2的端子S2之一连接于PMOS晶体管Q1的栅极上。具体地说，如图7(d)所示，选择器SEL2在时钟信号1为高电平的期间(充电期间)选择端子S1，在时钟信号1为低电平的期间(放电期间)选择端子S2。
另一方面，与第1实施方式的情况相同，如图7(c)所示，选择器SEL1在时钟信号1为高电平的期间(充电期间)选择端子S2，在时钟信号2为高电平的期间(放电期间)选择端子S1。
通过上述结构，本实施方式的升压电路3在充电期间，形成经差动放大器OP1，PMOS晶体管Q1的栅极·源极间电压VGS依据输出电位VDD2的变动而变化的反馈系统，同时，在放电期间，形成经差动放大器OP1，PMOS晶体管Q3的栅极·源极间电压VGS依据输出电位VDD2的变动而变化的反馈系统，
(升压电路的动作)
下面，参照图8及图9说明本实施方式的升压电路3的动作。
(1)充电期间的动作
首先，参照图8说明在升压电路3的充电期间的动作。
如图7所示，在升压电路3的充电期间，时钟信号1变为高电平，时钟信号2变为低电平，选择器SEL1选择端子S2，选择器SEL2选择端子S1。
由此，PMOS晶体管Q1对栅极施加差动放大器OP1的输出电位OP1_OUT(电位VCC与电位VSS间的中间电位)，因变为栅极·源极间电压VGS＜0而导通。NMOS晶体管Q2对栅极施加高电平的时钟信号1后导通。
PMOS晶体管Q3对栅极施加电位VDD2(＞VCC)，因变为栅极·源极间电压VGS＞0而截止。PMOS晶体管Q4也截止。因此，如图8所示，对电容C1施加电压(VCC-VSS)，并累积电荷。
在升压电路3的充电期间，通过差动放大器OP1的动作，控制成电容C1的高电位侧端子C1P的电位V_C1P与电位VREF相同。下面就此进行说明。另外，在下面的说明中，将端子C1P的电位V_C1P与电位VREF相同的状态称为「平衡状态」。
通过升压电路3的放电动作(后述)，输出电压(VDD2-VSS)总保持在输入电压(VREF-VSS)的2倍，在升压电路3的充电期间，在平衡状态下对差动放大器OP1的非反转输入端子施加相当于电位VREF的电位。
在升压电路3中，利用上述电路结构，在充电期间，差动放大器OP1经读出电阻(R21、R22)监视着输出电位VDD2。而且，一旦平衡状态崩溃，输出电压比输入电压的2倍还高，则由于输入到差动放大器OP1的非反转输入端子(+)的电位比反转输入端子(-)的电位VREF还高，所以，差动放大器OP1的输出电位OP1_OUT也比平衡状态时高。于是，PMOS晶体管Q1的栅极·源极间电压VGS也比平衡状态时减少，PMOS晶体管Q1的导通电阻增大。通过增大该PMOS晶体管Q1的导通电阻，向电容C1输入的电流减少，电容C1的端子间电压降低。由此，端子C1P的电位V_C1P降低。
另一方面，一旦平衡状态崩溃、输出电压比输入电压的2倍还少，由于输入到差动放大器OP1的非反转输入端子(+)的电位也比反转输入端子(-)的电位VREF低，所以差动放大器OP1的输出电位OP1_OUT也比平衡状态时低。于是，PMOS晶体管Q1的栅极·源极间电压VGS也比平衡状态时高，PMOS晶体管Q1的导通电阻减少。通过减少该PMOS晶体管Q1的导通电阻，对电容C1的输入电流增加，电容C1的端子间电压升高。由此，端子C1P的电位V_C1P上升。在该升压电路3中，由于输出电压的变化瞬时反映了流过PMOS晶体管Q1的电流的变化，所以在充电期间总保持上述平衡状态、即电容C1的端子C1P的电位V_C1P与电位VREF相同的状态。即，与第1实施方式的升压电路1不同，在充电期间，将施加在电容C1上的电压限制在(VREF-VSS)。
(2)放电期间的动作(升压动作)
下面，参照图9，说明在升压电路3的放电期间的动作。
如图7所示，在升压电路3的放电期间，时钟信号1变为低电平，时钟信号2变为高电平，选择器SEL1选择端子S1，选择器SEL2选择端子S2。
由此，PMOS晶体管Q1对栅极施加电位VDD2(＞VCC)，因变为栅极·源极间电压VGS＞0而截止。NMOS晶体管Q2也截止。
PMOS晶体管Q3对栅极施加差动放大器OP1的输出电位OP1_OUT(电位VCC和电位VSS间的中间电位)，因变为栅极·源极间电压VGS＜0而导通。PMOS晶体管Q4也导通。
因此，如图9所示，累积在电容C1中的电荷放电，并被移送到电容C2。
即，升压电路3在放电期间变为与所述的升压电路1(图1)相同的结构，其动作与升压电路1相同。因此，升压电路3与升压电路1相同，利用输出电压对PMOS晶体管Q3的栅极的反馈，将输出电压保持在输入电压的2倍，同时，得到高电流驱动能力。
如上所述，根据本实施方式的升压电路，由于除第1实施方式的升压电路1的结构之外，还具有在充电期间选择差动放大器OP1的输出电位、并将该输出电位提供给PMOS晶体管Q1的栅极的选择器SEL2(第2选择部)，所以除得到与第1实施方式的升压电路1相同的效果之外，在充电期间，利用包含差动放大器OP1的反馈系统，将施加在电容C1上的电压限制在(VREF-VSS)。因此，本实施方式的升压电路中，能够减少一次充电期间中的充电量，抑制冲击电流。
该升压电路为了降低PMOS晶体管Q1、Q3的导通电阻、提高升压效率，不必使用扩展PMOS晶体管Q1、Q3的栅极宽度的手段，不增加形成升压电路的器件的占有面积就可解决。换言之，也可以说在以相同的器件面积及相同的升压效率为前提的情况下，本实施方式的升压电路若与现有的升压电路相比，由于在对升压电容的电流供给路径上不存在差动放大器OP1，所以可产生相应地将PMOS晶体管Q1、Q3的导通电阻设定得更大的余裕，可减小PMOS晶体管Q1、Q3的栅极宽度。
<第4实施方式>
下面，说明本发明升压电路的第4实施方式。
图10是表示本实施方式的升压电路结构的电路图，但就与图6中示出的第3实施方式的升压电路相同的部位而言，附以相同的符号，不进行重复说明。
(升压电路的结构)
首先，参照图10及图11说明本实施方式的升压电路4的结构。图11是表示提供给升压电路4的(a)时钟信号1、(b)时钟信号2、(c)选择器SEL1、(d)选择器SEL2及(e)选择器SEL3(后述)的选择动作的时序图。
本实施方式的升压电路4若与升压电路3(参照图6)相比，去除了检测输出电压变化的电阻R21、R22，替代其设置选择器SEL3(第3选择部)，用于选择作为升压电容的电容C1的高电位侧之一端C1P或低电位侧之另一端C1N之一，将其连接于差动放大器OP1的非反转输入端子。
即，如图10所示，选择器SEL3依据时钟信号1的电平，选择将连接于电容C1的端子C1P的端子S3、连接于电容C1的端子C1N的端子S4之一连接到差动放大器OP1的非反转输入端子。具体地说，如图11(e)所示，选择器SEL3在时钟信号1为高电平的期间(充电期间)选择端子S3，在时钟信号1为低电平的期间(放电期间)选择端子4。
通过上述结构，本实施方式的升压电路4在充电期间，形成经差动放大器OP1，PMOS晶体管Q1的栅极·源极间电压VGS依据电容C1的高电位侧端子C1P的电位变动而变化的反馈系统，同时，在放电期间，形成经差动放大器OP1，PMOS晶体管Q3的栅极·源极间电压VGS依据电容C1的低电位侧端子C1N的电位变动而变化的反馈系统。
(升压电路的动作)
下面，参照图12及图13说明本实施方式的升压电路4的动作。
(1)充电期间的动作
首先，参照图12，说明在升压电路4的充电期间的动作。
在升压电路4中，在时钟信号1为高电平的充电期间，PMOS晶体管Q1及NMOS晶体管Q2导通，对电容C1施加电压(VCC-VSS)，累积电荷的方面与所述升压电路3(参照图8)相同。
在升压电路4的充电期间，选择器SEL3选择端子S3，电容C1的高电位侧端子C1P与差动放大器OP1的非反转输入端子相连接。
在升压电路4的充电期间，通过差动放大器OP1的动作，控制成电容C1的高电位侧端子C1P的电位V_C1P与电位VREF相同。下面就此进行说明。另外，在下面的说明中，将端子C1P的电位V_C1P与电位VREF相同的状态称为「平衡状态」。
升压电路4利用上述电路结构，在充电期间，差动放大器OP1监视着电容C1的端子C1P的电位V_C1P。而且，一旦平衡状态崩溃、端子C1P的电位V_C1P比电位VREF还高，由于输入到差动放大器OP1的非反转输入端子(+)的电位比反转输入端子(-)的电位VREF还高，所以差动放大器OP1的输出电位OP1_OUT也比平衡状态时高。于是，PMOS晶体管Q1的栅极·源极间电压VGS也比平衡状态时减少，PMOS晶体管Q1的导通电阻增大。通过增大该PMOS晶体管Q1的导通电阻，对电容C1的输入电流减小，电容C1的端子间电压降低。由此，端子C1P的电位V_C1P降低。
另一方面，一旦平衡状态崩溃、端子C1P的电位V_C1P比电位VREF还少，由于输入到差动放大器OP1的非反转输入端子(+)的电位比反转输入端子(-)的电位VREF还低，所以差动放大器OP1的输出电位OP1_OUT也比平衡状态时低。于是，PMOS晶体管Q1的栅极·源极间电压VGS比平衡状态时还高，PMOS晶体管Q1的导通电阻减小。通过减少该PMOS晶体管Q1的导通电阻，对电容C1的输入电流增加，电容C1的端子间电压上升。由此，端子C1P的电位V_C1P上升。
在该升压电路4中，由于端子C1P的电位变化瞬时反映了流过PMOS晶体管Q1的电流的变化，所以在充电期间总保持上述平衡状态、即电容C1的端子C1P的电位V_C1P与电位VREF相同的状态。即与第3实施方式的升压电路3相同，在充电期间将施加在电容C1上的电压限制在(VREF-VSS)。
(2)放电期间的动作(升压动作)
下面，参照图13说明在升压电路4的放电期间的动作。
在升压电路4中，PMOS晶体管Q3及PMOS晶体管Q4在时钟信号2为高电平的放电期间导通，累积在电容C1中的电荷被放电，被移送到电容C2的方面与所述升压电路3(参照图9)相同。
在升压电路4的放电期间，选择器SEL3选择端子S4，电容C1的低电位侧端子C1N和差动放大器OP1的非反转输入端子相连接。
在升压电路4的放电期间，通过差动放大器OP1的动作，控制成电容C1的低电位侧端子C1N的电位V_C1N与电位VREF相同。下面就此进行说明。另外，在下面的说明中，将端子C1N的电位V_C1N与电位VREF相同的状态称为「平衡状态」。
升压电路4利用上述电路结构，在放电期间，差动放大器OP1监视着电容C1的端子C1N的电位V_C1N。而且，一旦平衡状态崩溃、端子C1N的电位V-C1N比电位VREF还高，输入到差动放大器OP1的非反转输入端子(+)的电位也比反转输入端子(-)的电位VREF高，所以差动放大器OP1的输出电位OP1_OUT也比平衡状态时高。于是，PMOS晶体管Q3的栅极·源极间电压VGS也比平衡状态时减少，PMOS晶体管Q3的导通电阻增大。通过增大该PMOS晶体管Q3的导通电阻，PMOS晶体管Q3中的电压下降量比平衡状态时大，端子C1N的电位V-C1N降低。
另一方面，一旦平衡状态崩溃、端子C1N的电位V_C1N比电位VREF还少，输入到差动放大器OP1的非反转输入端子(+)的电位也比反转输入端子(-)的电位VREF低，所以差动放大器OP1的输出电位OP1_OUT也比平衡状态时低。于是，PMOS晶体管Q3的栅极·源极间电压VGS也比平衡状态时高，PMOS晶体管Q3的导通电阻减少。通过减少该PMOS晶体管Q3的导通电阻，PMOS晶体管Q3中的电压下降量也比平衡状态时小，端子C1N的电位V-C1N上升。在该升压电路4中，由于端子C1N的电位变化瞬时反映了流过PMOS晶体管Q3的电流的变化，所以在放电期间总保持上述平衡状态，即电容C1的端子C1N的电位V-C1N与电位VREF相同的状态。
该升压电路4在充电期间的平衡状态下，保持电容C1的端子C1P(高电位侧端子)的电位V_C1P为电位VREF，即在保持电容C1间的电压为(VREF-VSS)之后，在放电期间的平衡状态下，保持电容C1的端子C1N(低电位侧端子)的电位V_C1N为电位VREF。因此，在该升压电路4中，输出电位VDD2变为(2×VREF-VSS)，输出电压被升压至输入电压的2倍。
如上所述，根据本实施方式的升压电路，由于除第3实施方式的升压电路3的结构之外，还具有在充电期间选择电容C1的高电位侧端子、在放电期间选择电容C1的低电位侧端子、连接于差动放大器OP1的非反转输入端子的选择器SEL3，所以除得到与第1实施方式的升压电路1及第3实施方式的升压电路3相同的效果外、即提高电流驱动能力、抑制充电时的冲击电流等效果外，还可去除用于检测输出电压变化的电阻(R21、R22)。因此，可以低成本制作升压电路。
以上，详细叙述了本发明的实施方式，但具体的结构不限于本实施方式，也包含不脱离本发明宗旨的范围的设计变更等改变等。
例如，在本实施方式中，说明了使用MOS型晶体管作为本发明的开关元件的情况，但不限于MOS型晶体管，也可使用MIS型晶体管、双极性晶体管、半导体闸流管等其它开关元件。

Claims (4)

1.一种将第1电位升压至第2电位的升压电路，具备：
差动放大器，在输入所述第1电位的同时，输出与所述第2电位的变化相对应的电位；
升压电容，使充电期间和放电期间交替反复；
第1开关元件，连接在比所述第1电位高的第1基准电位和所述升压电容的一端之间，在升压电容的充电期间导通；
第2开关元件，连接在比所述第1电位低的第2基准电位和所述升压电容的另一端之间，在升压电容的充电期间导通；
作为第3开关元件的第3晶体管，连接在所述第1基准电位和所述升压电容的所述另一端之间，在升压电容的放电期间导通；
第4开关元件，连接在所述第2电位的输出端子和所述升压电容的所述一端之间，在升压电容的放电期间导通；和
第1选择部，在升压电容的充电期间选择所述第2电位，在升压电容的放电期间选择所述差动放大器的输出电位，将所选择的电位提供给所述第3晶体管的控制端子。
2.根据权利要求1所述的升压电路，其特征在于：
所述第1开关元件包含从所述第1基准电位向所述升压电容的所述一端为正向的二极管。
3.根据权利要求1所述的升压电路，其特征在于：
所述第1开关元件是第1晶体管，
所述升压电路还具备第2选择部，该第2选择部在升压电容的充电期间选择所述差动放大器的输出电位，在升压电容的放电期间选择所述第2电位，并将所选择的电位提供给所述第1晶体管的控制端子。
4.根据权利要求3所述的升压电路，其特征在于：
还具备第3选择部，该第3选择部在升压电容的充电期间选择所述升压电容的所述一端，在升压电容的放电期间选择所述升压电容的所述另一端，
所述差动放大器输入所述第1电位、和由所述第3选择部选择的所述一端或所述另一端的电位。
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