KR101341573B1 - 승압 회로 - Google Patents

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KR101341573B1
KR101341573B1 KR1020070057645A KR20070057645A KR101341573B1 KR 101341573 B1 KR101341573 B1 KR 101341573B1 KR 1020070057645 A KR1020070057645 A KR 1020070057645A KR 20070057645 A KR20070057645 A KR 20070057645A KR 101341573 B1 KR101341573 B1 KR 101341573B1
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시게루 나가토모
키쿠오 우츠노
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

챠지 펌프형의 승압 회로에 있어서, 디바이스로서의 점유 면적을 증대시키지 않고, 승압 용량에 대한 전류구동능력을 향상시킨다. 용량 C1의 충전 기간에서는, PMOS트랜지스터 Q1과 NMOS트랜지스터 Q2가 온 하고, 전위ＶＣＣ와 전위ＶＳＳ간의 전압에 의해, 용량 C1이 충전된다. 한편, 승압 용량의 방전 기간에서는, PMOS트랜지스터 Q3과 PMOS트랜지스터 Q4가 온 하고, 승압 용량에 축적된 전하가 방전된다. 용량 C1의 방전 기간에 있어서, 셀렉터ＳＥＬ1이 단자 T1을 선택하고, 출력 전위ＶＤＤ2의 변동에 따라 PMOS트랜지스터 Q3의 게이트에 인가되는 작동 전압이 변화되는 피드백계가 형성된다. 그 때, 용량 C1에 흐르는 전류의 경로(전위ＶＣＣ와 승압 용량의 저전압측 단자 C1N 사이)상에는, PMOS트랜지스터 Q3의 저항성분만이 존재하고, 차동 증폭기는 존재하지 않는다.
Figure R1020070057645
챠지 펌프, 승압 회로, 승압 용량, 전하, 셀렉터, 트랜지스터

Description

승압 회로{BOOSTING CIRCUIT}
도 1은 제1실시예에 따른 승압 회로의 회로 구성을 도시한 도면이다.
도 2는 제1실시예에 따른 승압 회로에 부여되는 클록 신호와 셀렉터의 선택 동작을 도시한 타이밍 차트이다.
도 3은 제1실시예에 따른 승압 회로의 충전 동작을 도시한 도면이다.
도 4는 제1실시예에 따른 승압 회로의 방전 동작을 도시한 도면이다.
도 5는 제2실시예에 따른 승압 회로의 회로 구성을 도시한 도면이다.
도 6은 제3실시예에 따른 승압 회로의 회로 구성을 도시한 도면이다.
도 7은 제3실시예에 따른 승압 회로에 부여되는 클록 신호와 셀렉터의 선택 동작을 도시한 타이밍 차트이다.
도 8은 제3실시예에 따른 승압 회로의 충전 동작을 도시한 도면이다.
도 9는 제3실시예에 따른 승압 회로의 방전 동작을 도시한 도면이다.
도 10은 제4실시예에 따른 승압 회로의 회로 구성을 도시한 도면이다.
도 11은 제4실시예에 따른 승압 회로에 부여되는 클록 신호와 셀렉터의 선택 동작을 도시한 타이밍 차트이다.
도 12는 제4실시예에 따른 승압 회로의 충전 동작을 도시한 도면이다.
도 13은 제4실시예에 따른 승압 회로의 방전 동작을 도시한 도면이다.
[도면의 주요부분에 대한 부호의 설명]
1∼4 : 승압 회로 C1 : 용량(승압 용량)
C2 : 용량
Q1∼Q4 : MOS트랜지스터 (제1스위치 소자∼ 제4스위치 소자)
ＳＥＬ1∼ＳＥＬ3 : 셀렉터
본 발명은, 입력 전압을 승압시켜서 출력 전압을 얻기 위한 승압 회로에 관하며, 특히, 챠지 펌프형의 승압 회로의 효율을 개량하는 기술에 관한 것이다.
일반적으로, 챠지 펌프형의 승압 회로에서는, 입력측으로부터 승압 용량에 대하여 충전을 행하는 충전 사이클과, 그 승압 용량의 축적 전하를 출력측으로 이송하는 방전 사이클이 반복해서 행해진다. 하기특허문헌 1,2에 개시되는 챠지 펌프형의 승압 회로에서는, 입력 전압이 비반전 입력 단자에 인가되는 차동 증폭기와, 충전 사이클에 있어서 온 하는 스위치 소자를 입력측에 설치하고, 방전 사이클에 있어서 온 하는 스위치 소자를 출력측에 설치하고 있다. 출력 전압의 일부는, 차동 증폭기의 반전 입력 단자로 귀환된다.
[특허문헌 1] 일본국 공개특허공보 특개 2002-369500호
[특허문헌 2] 재공표ＷＯ2002/061931
그러나, 전술한 종래의 챠지 펌프형의 승압 회로를 직렬로 접속시키는 것으로, 입력 전압의 몇배의 출력 전압을 얻는 것이 가능하게 된다. 여기에서, 종래의 승압 회로에 있어서 높은 출력전압, 예를 들면 입력 전압의 Ｎ배의 출력 전압을 얻을 경우에는, 출력측을 흐르는 부하 전류도 N배가 되므로, 그 부하 전류와 같은 크기의 전류를 승압 용량에 흐르게 할 필요가 있다.
그러나, 종래의 챠지 펌프형의 승압 회로에서는, 높은 출력전압을 얻고자 할 경우, 차동 증폭기 내에 설치되는 트랜지스터 및 스위치 소자를 구성하는 트랜지스터의 온 저항에 의해, 부하 전류와 같은 정도의 전류를 승압 용량에 흐르게 하는 것이 곤란해진다. 즉, 종래의 챠지 펌프형의 승압 회로에서는, 높은 출력전압을 얻고자 하는 만큼, 승압의 효율이 악화된다.
한편, 트랜지스터 단체의 온 저항을 저하시키기 위해서는, 게이트 폭을 확대하는 등의 방법이 존재하지만, 이 방법은, 승압 회로를 실장하기 위한 디바이스의 점유 면적의 증대를 초래하므로, 바람직하지 못하다.
이상의 관점에서, 디바이스로서의 점유 면적을 증대시키지 않고, 승압 용량 에 대한 전류구동능력을 향상시킨 챠지 펌프형의 승압 회로가 요구되고 있다.
본 발명은, 제1전위를 제2전위까지 승압하는 승압 회로이며, 제1전위를 입력하는 동시에, 제2전위의 변화에 따른 전위를 출력하는 차동 증폭기와, 충전 기간과 방전 기간을 교대로 반복하는 승압 용량과, 제1전위보다도 높은 제1기준전위와 승 압 용량의 일단 사이에 접속되어 승압 용량의 충전 기간에 온 하는 제1스위치 소자와, 제1전위보다도 낮은 제2기준전위와 승압 용량의 타단 사이에 접속되어 승압 용량의 충전 기간에 온 하는 제2스위치 소자와, 제1기준전위와 승압 용량의 타단 사이에 접속되어 승압 용량의 방전기간에 온 하는 제3스위치 소자로서의 제3트랜지스터와, 제2전위의 출력 단자와 승압 용량의 일단 사이에 접속되어 승압 용량의 방전 기간에 온 하는 제4스위치 소자와, 승압 용량의 충전 기간에 있어서 제2전위를 선택하고, 승압 용량의 방전 기간에 있어서 차동 증폭기의 출력 전위를 선택하며, 선택한 전위를 제3트랜지스터의 제어 단자에 부여하는 제1선택부를 구비하고 있다.
본 발명의 승압 회로에 있어서, 승압 용량의 충전 기간에서는, 제1스위치 소자와 제2스위치 소자가 온 하고, 제1기준전위와 제2기준전위 사이의 전압에 의해, 승압 용량이 충전된다. 한편, 승압 용량의 방전 기간에서는, 제3스위치 소자(제3트랜지스터)와 제4스위치 소자가 온 하고, 승압 용량에 축적된 전하가 방전된다.
본 발명의 승압 회로에서는, 승압 용량의 방전 기간에 있어서, 출력측의 제2전위의 변동에 따라 제3트랜지스터의 제어 단자에 인가되는 작동 전압이 변화되는 피드백계가 형성되고, 출력측에서는 제2전위가 유지된다.
본 발명의 승압 회로에서는, 승압 용량의 방전 기간에 있어서, 승압 용량에 흐르는 전류의 경로(제1기준전위와 승압 용량의 타단(저전위측) 사이)위에는, 제3트랜지스터의 저항성분만이 존재하고, 차동 증폭기는 존재하지 않는다. 따라서, 본 발명의 승압 회로는, 방전시의 전류구동능력이 높다.
<제1실시예>
이하, 본 발명의 승압 회로의 제1실시예에 대하여 설명한다.
(승압 회로의 구성)
우선, 본 실시예에 따른 승압 회로(1)의 구성에 대해 도 1 및 도 2를 참조하여 설명한다. 도 1은, 본 실시예에 따른 승압 회로(1)의 회로 구성을 도시한 도면이다. 도 2는, 승압 회로(1)에 부여되는 (ａ)클록 신호φ1, (b)클록 신호φ2 및 (c)셀렉터ＳＥＬ1(후술한다)의 선택 동작을 도시한 타이밍 차트이다.
도 1에 도시한 승압 회로(1)는, 입력 단자ＩＮ에 전위ＶＲＥＦ가 부여되고, 입력 단자에 발생하는 입력 전압의 2배의 전압을 출력 단자ＯＵＴ로부터 출력하는 회로이다. 즉, 승압 회로(1)는, 출력 단자ＯＵＴ의 전위를 ＶＤＤ2로 하면, 출력 전압(ＶＤＤ2-ＶＳＳ)이 입력 전압(ＶＲＥＦ-ＶＳＳ)의 2배가 되는 회로이다.
또한 승압 회로(1)에 입력되는 전위ＶＲＥＦ는, 전위ＶＳＳ<전위ＶＲＥＦ <전위ＶＣＣ를 만족하는 레벨에 있다고 하자. 또한, 이하의 설명에 있어서는, 전압은, 특별히 기술하지 않는 한, 전위ＶＳＳ를 기준으로 한 전압을 가리키는 것으로 하자. 전위ＶＳＳ는, 예를 들면 접지 전위에 접속된다.
실시예에 따른 승압 회로(1)는, 클록 신호φ 1,φ2에 의해 동작하는 트랜지스터 Q1∼Q4와, 승압 용량으로서의 용량 C1과, 출력 전압을 유지하는 용량 C2와, 제1선택부로서의 셀렉터ＳＥＬ1과, 차동 증폭기ＯＰ1과, 센스 저항으로서의 저항 R21,R22를 구비한다.
용량 C1은, 고전위측의 일단 C1P과, 저전위측의 타단 C1N을 구비하고, 충방 전을 반복해서 행한다. 즉, 도 2a, 도 2b에 나타내는 바와 같이, 용량 C1은, 클록 신호φ1이 하이레벨일 때 충전을 행하고, 클록 신호φ2가 하이레벨일 때 방전을 행한다. 클록 신호φ 1,φ2는，모두 하이레벨이 되지 않는다.
제1스위치 소자로서의 ＰＭＯＳ트랜지스터 Q1 및 제2스위치 소자로서의 ＮＭＯＳ트랜지스터 Q2는, 용량 C1의 충전 기간에 온 하는 트랜지스터이다.
PMOS트랜지스터 Q1의 소스는, 전위ＶＣＣ에 접속되고, 드레인은, 용량 C1의 단자 C1P에 접속된다. PMOS트랜지스터 Q1은, 게이트에 부여되는 클록 신호φ1에 따라 동작한다.
NMOS트랜지스터 Q2의 소스는, 전위ＶＳＳ에 접속되고, 드레인은, 용량 C1의 단자 C1N에 접속된다. NMOS트랜지스터 Q2는, 게이트에 부여되는 클록 신호φ1에 따라 동작한다.
제3스위치 소자로서의 ＰＭＯＳ트랜지스터 Q3 및 제4스위치 소자로서의 ＰＭＯＳ트랜지스터 Q4는, 용량 C1의 방전 기간에 온 하는 트랜지스터이다.
PMOS트랜지스터 Q3의 소스는, 전위ＶＣＣ에 접속되고, 드레인은, 용량 C1의 단자 C1N에 접속된다. PMOS트랜지스터 Q3은, 셀렉터ＳＥＬ1의 어느 단자 S1 또는 S2가 게이트에 접속되어 동작한다.
PMOS트랜지스터 Q4의 소스는, 용량 C1의 단자 C1P에 접속되고, 드레인은 출력 단자ＯＵＴ(출력 전위ＶＤＤ2)에 접속된다. PMOS트랜지스터 Q4는, 게이트에 부여되는 클록 신호φ2에 따라 동작한다.
용량 C2는, 그 고전위측의 일단 C2P가 PMOS트랜지스터 Q4의 드레인과 출력 단자ＯＵＴ 사이에 접속되도록 하여 설치된다. 용량 C2의 저전위측의 타단은, 전위ＶＳＳ에 접속된다. 용량 C2에는, 용량 C1의 방전 기간에, 용량 C1에 축적되고 있었던 전하가 이송된다. 또한 용량 C2는, 충전 기간에 출력 전위를 ＶＤＤ2에 유지하는 동시에, 출력 전압의 리플을 저감시키는 평활용량으로서의 기능도 가진다.
셀렉터ＳＥＬ1은, 클록 신호φ2의 레벨에 따라, 차동 증폭기ＯＰ1의 출력 단자에 접속되는 단자 S1, 출력 전위ＶＤＤ2에 접속되는 단자 S2중 어느 하나를 선택하여, PMOS트랜지스터 Q3의 게이트에 접속한다. 구체적으로는, 셀렉터ＳＥＬ1은, 도 2c에 나타나 있는 바와 같이 클록 신호φ2가 로 레벨의 기간(충전 기간)에 있어서 단자 S2를 선택하고, 클록 신호φ2이 하이레벨의 기간(방전 기간)에 있어서 단자 S1을 선택한다.
차동 증폭기ＯＰ1은, 출력 전위ＶＤＤ2와 전위ＶＳＳ 사이에 접속되는 저항 R21,R22에 의해 분압된 전위 레벨을 비반전 입력 단자(+)에 입력하고, 입력 단자ＩＮ으로부터 소정의 전위ＶＲＥＦ를 반전 입력 단자(-)에 입력하고, 전위ＯＰ1_ＯＵＴ를 출력 단자로부터 출력한다. 전위ＯＰ1_ＯＵＴ는, 전위ＶＣＣ와 전위ＶＳＳ 사이의 중간전위가 된다.
전술한 셀렉터ＳＥＬ1은, 방전 기간에 있어서 단자 S1을 선택하고, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ가 PMOS트랜지스터 Q3의 게이트에 인가된다. 이에 따라 본 실시예에 따른 승압 회로(1)에서는, 방전 기간에 있어서, 출력 전위ＶＤＤ2의 변동에 따라 PMOS트랜지스터 Q3의 게이트·소스간 전압ＶＧＳ가 변화되는 피 드백계가 형성된다.
센스 저항으로서의 저항 R21,R22의 저항값의 비는, 승압 회로(1)의 피드백계에 있어서의 루프 게인을 규정하고, 입력 전위ＶＲＥＦ와, 차동 증폭기ＯＰ1의 비반전 입력 단자의 전위가 동일하게 되도록 결정된다. 본 실시예의 경우, 출력 전압이 입력 전압의 2배가 되도록 하기 위해, R21:R22=1:1로 한다.
(승압 회로의 동작)
다음에 실시예에 따른 승압 회로(1)의 동작을 도 3 및 도 4를 참조하여 설명한다.
(1)충전 기간의 동작
우선, 도 3을 참조하여, 승압 회로(1)의 충전 기간에 있어서의 동작을 설명한다.
도 2에 나타나 있는 바와 같이, 승압 회로(1)의 충전 기간에는, 클록 신호φ1은 하이레벨이 되고, 클록 신호φ2는 로 레벨이 되며, 셀렉터ＳＥＬ1은, 단자 S2를 선택한다. 이에 따라 PMOS트랜지스터 Q1 및 NMOS트랜지스터 Q2가 온 한다. PMOS트랜지스터 Q3은, 게이트에 전위ＶＤＤ2(>ＶＣＣ)가 인가되어, 게이트·소스간 전압ＶＧＳ > 0이 되므로 오프한다. PMOS트랜지스터 Q4도 오프한다.
따라서, 도 3에 나타나 있는 바와 같이, 용량 C1에는, 전압(ＶＣＣ-ＶＳＳ)이 인가되어, 전하가 축적된다.
(2)방전 기간의 동작(승압 동작)
다음에 도 4를 참조하여, 승압 회로(1)의 방전 기간에 있어서의 동작을 설명 한다.
도 2에 나타나 있는 바와 같이, 승압 회로(1)의 방전 기간에는, 클록 신호φ1은 로 레벨이 되고, 클록 신호φ2는 하이레벨이 되며, 셀렉터ＳＥＬ1은 단자 S1을 선택한다. 이에 따라 PMOS트랜지스터 Q1 및 NMOS트랜지스터 Q2가 오프한다. PMOS트랜지스터 Q3은, 게이트에 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ(전위ＶＣＣ와 전위ＶＳＳ 사이의 중간전위)가 인가되고, 게이트·소스간 전압ＶＧＳ <0이 되므로 온 한다. PMOS트랜지스터 Q4도 온 한다.
따라서, 도 4 에 나타나 있는 바와 같이, 용량 C1에 축적된 전하가 용량 C2로 이송된다.
승압 회로(1)의 방전 기간에 있어서는, 차동 증폭기ＯＰ1의 동작에 의해, 출력 전압(ＶＤＤ2-ＶＳＳ)은, 항상 입력 전압(ＶＲＥＦ-ＶＳＳ)의 2배가 되도록 유지된다. 이 점에 대해서, 이하 설명한다. 또한, 이하의 설명에서는, 출력 전압이 입력 전압의 2배가 되는 상태를 「평형상태」라고 말한다.
승압 회로(1)에서는, 전술한 회로 구성에 의해, 차동 증폭기ＯＰ1이 센스 저항(R21,R22)을 통해 출력 전위ＶＤＤ2를 모니터하고 있다. 그리고, 평형상태가 무너져, 출력 전압이 입력 전압의 2배보다도 높아지면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 높아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 높아진다. 그러면, PMOS트랜지스터 Q3의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경 우보다도 감소하고, PMOS트랜지스터 Q3의 온 저항이 증대한다. 이 ＰＭＯＳ트랜지스터 Q3의 온 저항의 증대에 의해, 용량 C1에 대한 입력 전류가 감소하고, 용량 C1의 단자간 전압이 저하한다. 이에 따라 출력 전압이 저하하게 된다.
한편, 평형상태가 무너져, 출력 전압이 입력 전압의 2배보다도 감소하면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 낮아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 낮아진다. 그러면, PMOS트랜지스터 Q3의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경우보다도 높아지고, PMOS트랜지스터 Q3의 온 저항이 감소한다. 이 ＰＭＯＳ트랜지스터 Q3의 온 저항의 감소에 의해, 용량 C1에 대한 입력 전류가 증가하고, 용량 C1의 단자간 전압이 높아진다. 이에 따라 출력 전압이 높아지게 된다.
이 승압 회로(1)에서는, 출력 전압의 변화가 PMOS트랜지스터 Q3을 흐르는 전류의 변화에 순간적으로 반영되므로, 방전 기간에 있어서는 항상, 전술한 평형상태, 즉, 출력 전압이 입력 전압의 2배가 되고 있는 상태가 유지된다.
종래의 챠지 펌프형의 승압 회로에 있어서는, 방전 기간에 있어서, 승압 용량에 흐르는 전류의 경로 상에 차동 증폭기와 스위치 소자가 포함되어 있기 때문에(예를 들면, 상기 특허문헌 1의 도 3(B)참조), 차동 증폭기 내에 설치되는 트랜지스터 및 스위치 소자를 구성하는 트랜지스터의 온 저항이 크고, 승압 용량에 대하여, 출력측의 부하 전류에 해당하는 전류를 흐르게 할 수 없는 경우가 있다.
한편, 도 4를 참조하면, 본 실시예의 승압 회로(1)에 있어서, 승압 용량에 따라 흐르는 전류의 경로(전위ＶＣＣ과 용량 C1의 단자 C1N 사이)위에는, PMOS트랜지스터 Q3의 온 저항만이 존재하고, 차동 증폭기가 존재하지 않는다. 따라서, 본 실시예의 승압 회로(1)는, 종래의 승압 회로와 비교하여, 방전시의 전류구동능력이 높기 때문에, 높은 출력전압을 얻고자 하는 경우에도, 높은 승압 효율을 실현할 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 따른 승압 회로는, 출력 전압의 변화에 따라 동작하는 차동 증폭기ＯＰ1과, 용량 C1(승압 용량)의 방전 기간에 온 하여, 전위ＶＣＣ로부터 용량 C1에 전류를 흐르게 하는 트랜지스터 Q3(제3트랜지스터)과, 용량 C1의 방전 기간에 차동 증폭기의 출력 전위를 선택하고, 그 출력 전위를 트랜지스터 Q3의 게이트에 인가하는 셀렉터ＳＥＬ1(제1선택부)을 가지고 있기 때문에, 방전 기간에 있어서, 차동 증폭기ＯＰ1을 포함하는 피드백계에 의해 원하는 출력 전압(상기 실시예에서는 입력 전압의 2배)이 유지되는 동시에,트랜지스터 Q3을 통한 용량 C1에 대한 전류공급 경로에 차동 증폭기ＯＰ1이 포함되지 않기 때문에, 전류구동능력이 높다. 따라서, 이 승압 회로는, 특히 높은 출력전압을 얻고자 할 경우에 있어서, 승압 효율을 향상시킬 수 있다.
또한 ＭＯＳ형 트랜지스터에서는 게이트 폭과 온 저항은 반비례의 관계에 있지만, 이 승압 회로는, PMOS트랜지스터 Q3의 온 저항을 저감시켜서 승압 효율을 높이기 위해, PMOS트랜지스터 Q3의 게이트 폭을 확장시키는 수단을 사용할 필요가 없어, 승압 회로를 형성하는 디바이스의 점유 면적을 증가시키지 않는다. 환언하면, 동일한 디바이스 면적 및 동일한 승압 효율을 전제로 했을 경우에는, 본 실시예에 따른 승압 회로는, 종래의 승압 회로와 비교하면, 승압 용량에 대한 전류공급 경로 상에 차동 증폭기ＯＰ1이 존재하지 않기 때문에, 그 만큼 PMOS트랜지스터 Q3의 온 저항을 크게 설정할 여유가 생겨, PMOS트랜지스터 Q3의 게이트 폭을 작게 할 수 있는 것은 물론이다.
<제2실시예>
다음에 본 발명의 승압 회로의 제2실시예에 관하여 설명한다.
도 5는, 본 실시예에 있어서의 승압 회로의 구성을 도시한 회로도이지만, 도 1에 나타낸 제1실시예의 승압 회로와 동일한 부위에 대해서는, 동일 부호를 붙여 중복 설명을 하지 않는다.
(승압 회로의 구성)
우선, 본 실시예에 따른 승압 회로(2)의 구성을, 도 5을 참조해서 설명한다. 본 실시예에 따른 승압 회로(2)에서는, 제1실시예에 따른 승압 회로(1)(도 1 참조)에 있어서의 ＰＭＯＳ트랜지스터 Q1 대신에, 다이오드 D1을 설치하고 있다. 이 다이오드 D1은, 애노드가 전위ＶＣＣ에 접속되고, 캐소드가 용량 C1의 단자 C1P에 접속된다. 이 승압 회로(2)의 구성은, 다이오드 D1을 제외하면, 제1실시예에 따른 승압 회로(1)와 동일하다.
(승압 회로의 동작)
다음에 승압 회로(2)의 동작을 설명한다.
승압 회로(2)에서는, 전위ＶＣＣ로부터 용량 C1의 고전위측의 단자 C1P을 향 해서 순방향이 되도록 다이오드 D1이 설치되고 있기 때문에, 승압 회로(2)의 기동전부터, 이 다이오드 D1을 통해 용량 C1에 전하가 축적되어 있다. 그 때문에, 충전 동작시에는, NMOS트랜지스터 Q2의 게이트에 인가하는 클록 신호φ1이 하이레벨이 된 시점에 있어서, 전위ＶＣＣ로부터 용량 C1을 향해 흐르는 돌입 전류가 매우 적다. 따라서, 본 실시예에 따른 승압 회로(2)에서는, 충전시의 돌입 전류로부터 회로 소자를 보호하는 것이 가능하게 된다.
또한, 이 승압 회로(2)의 방전 기간의 동작은, 전술한 승압 회로(1)와 같다. 또한 승압 회로(2)에서는, 다이오드 D1 대신에, 기생 다이오드가 부착된 ＰＭＯＳ트랜지스터를 사용할 수도 있다.
<제3실시예>
다음에 본 발명의 승압 회로의 제3실시예에 관하여 설명한다.
도 6은, 본 실시예에 있어서의 승압 회로의 구성을 도시한 회로도이지만, 도 1에 나타낸 제1실시예의 승압 회로와 동일 부위에 대해서는, 동일 부호를 붙여 중복 설명을 하지 않는다.
(승압 회로의 구성)
우선, 본 실시예에 따른 승압 회로(3)의 구성에 대해서 도 6 및 도 7을 참조하여 설명한다. 도 7은, 승압 회로(3)에 부여되는 (ａ)클록 신호φ1, (b)클록 신호φ2, (c)셀렉터ＳＥＬ1 및 (d)셀렉터ＳＥＬ2(후술한다)의 선택 동작을 도시한 타이밍 차트이다.
본 실시예에 따른 승압 회로(3)는, 승압 회로(1)(도 1참조)와 비교하면, PMOS트랜지스터 Q3의 게이트에 설치된 구성이, PMOS트랜지스터 Q1의 게이트에 대해서도 동일하게 설치된다. 즉, 승압 회로(3)는, 승압 회로(1)에 대하여, 제2선택부로서의 셀렉터ＳＥＬ2를 더 구비하고 있다.
셀렉터ＳＥＬ2는, 클록 신호φ1의 레벨에 따라, 차동 증폭기ＯＰ1의 출력 단자에 접속되는 단자 S1, 출력 전위ＶＤＤ2에 접속되는 단자 S2중 어느 하나를 선택하여, PMOS트랜지스터 Q1의 게이트에 접속한다. 구체적으로는, 셀렉터ＳＥＬ2는, 도 7d에 나타나 있는 바와 같이, 클록 신호φ1이 하이레벨의 기간(충전 기간)에 있어서 단자 S1을 선택하고, 클록 신호φ1이 로 레벨의 기간(방전 기간)에 있어서 단자 S2를 선택한다.
한편, 제1실시예의 경우와 마찬가지로, 셀렉터ＳＥＬ1은, 도 7c와 같이, 클록 신호φ1이 하이레벨의 기간(충전 기간)에 있어서 단자 S2를 선택하고, 클록 신호φ2가 하이레벨의 기간(방전 기간)에 있어서 단자 S1을 선택한다.
전술한 구성에 의해, 본 실시예에 따른 승압 회로(3)에서는, 충전 기간에 있어서는, 차동 증폭기ＯＰ1을 통해, 출력 전위ＶＤＤ2의 변동에 따라 PMOS트랜지스터 Q1의 게이트·소스간 전압ＶＧＳ가 변화되는 피드백계가 형성되는 동시에, 방전 기간에 있어서는, 차동 증폭기ＯＰ1을 통해, 출력 전위ＶＤＤ2의 변동에 따라 PMOS트랜지스터 Q3의 게이트·소스간 전압ＶＧＳ가 변화되는 피드백계가 형성되게 된다.
(승압 회로의 동작)
다음에 실시예에 따른 승압 회로(3)의 동작을 도 8 및 도 9를 참조하여 설명 한다.
(1)충전 기간의 동작
우선, 도 8을 참조하여, 승압 회로(3)의 충전 기간에 있어서의 동작을 설명한다.
도 7에 나타나 있는 바와 같이, 승압 회로(3)의 충전 기간에는, 클록 신호φ1은 하이레벨이 되고, 클록 신호φ2는 로 레벨이 되고, 셀렉터ＳＥＬ1은 단자 S2를 선택하고, 셀렉터ＳＥＬ2는 단자 S1을 선택한다.
이에 따라 PMOS트랜지스터 Q1은, 게이트에 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ(전위ＶＣＣ와 전위ＶＳＳ 사이의 중간전위)가 인가되어, 게이트·소스간 전압ＶＧＳ <0이 되므로 온 한다. NMOS트랜지스터 Q2는, 게이트에 하이레벨의 클록 신호φ1이 인가되어서 온 한다.
PMOS트랜지스터 Q3은, 게이트에 전위ＶＤＤ2(>ＶＣＣ)가 인가되어, 게이트·소스간 전압ＶＧＳ > 0이 되므로 오프한다. PMOS트랜지스터 Q4도 오프한다.
따라서, 도8 에 나타나 있는 바와 같이, 용량 C1에는, 전압(ＶＣＣ-ＶＳＳ)이 인가되어, 전하가 축적된다.
승압 회로(3)의 충전 기간에 있어서는, 차동 증폭기ＯＰ1의 동작에 의해, 용량 C1의 고전위측의 단자 C1P의 전위 V_C1P는, 전위ＶＲＥＦ와 동일하게 되도록 제어된다. 이 점에 대해서, 이하 설명한다. 또한, 이하의 설명에서는, 단자 C1P의 전위 V_C1P가 전위ＶＲＥＦ와 동일하게 되고 있는 상태를 「평형상태」라고 한다.
또한 승압 회로(3)의 방전 동작(후술한다)에 의해, 출력 전압(ＶＤＤ2-ＶＳＳ)은, 항상 입력 전압(ＶＲＥＦ-ＶＳＳ)의 2배가 되도록 유지되고 있으며, 승압 회로(3)의 충전 기간에는, 평형상태에 있어서 차동 증폭기ＯＰ1의 비반전 입력 단자에 전위ＶＲＥＦ상당의 전위가 인가된다.
승압 회로(3)에서는, 전술한 회로 구성에 의해, 충전 기간에 있어서, 차동 증폭기ＯＰ1이 센스 저항(R21,R22)을 통해 출력 전위ＶＤＤ2를 모니터하고 있다. 그리고, 평형상태가 무너져, 출력 전압이 입력 전압의 2배보다도 높아지면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 높아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 높아진다. 그러면, PMOS트랜지스터 Q1의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경우보다도 감소하고, PMOS트랜지스터 Q1의 온 저항이 증대한다. 이 ＰＭＯＳ트랜지스터 Q1의 온 저항의 증대에 의해, 용량 C1에 대한 입력 전류가 감소하고, 용량 C1의 단자간 전압이 저하한다. 이에 따라 단자 C1P의 전위 V_C1P가 저하한다.
한편, 평형상태가 무너져, 출력 전압이 입력 전압의 2배보다도 감소하면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 낮아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 낮아진다. 그러면, PMOS트랜지스터 Q1의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경우보다도 높아지고, PMOS트랜지스터 Q1의 온 저항이 감소한 다. 이 ＰＭＯＳ트랜지스터 Q1의 온 저항의 감소에 의해, 용량 C1에 대한 입력 전류가 증가하고, 용량 C1의 단자간 전압이 상승한다. 이에 따라 단자 C1P의 전위 V_C1P가 상승한다.
이 승압 회로(3)에서는, 출력 전압의 변화가 PMOS트랜지스터 Q1을 흐르는 전류의 변화에 순간적으로 반영되므로, 충전 기간에 있어서는 항상, 전술한 평형상태, 즉, 용량 C1의 단자 C1P의 전위 V_C1P가 전위ＶＲＥＦ와 동일하게 되는 상태가 유지된다. 즉, 제1실시예에 따른 승압 회로(1)와 달리, 충전 기간에 있어서, 용량 C1에 인가되는 전압이 (ＶＲＥＦ-ＶＳＳ)로 제한된다.
(2)방전 기간의 동작(승압 동작)
다음에 도 9를 참조하여, 승압 회로(3)의 방전 기간에 있어서의 동작을 설명한다.
도 7에 나타나 있는 바와 같이, 승압 회로(3)의 방전 기간에는, 클록 신호φ1은 로 레벨이 되고, 클록 신호φ2는 하이레벨이 되고, 셀렉터ＳＥＬ1은 단자 S1을 선택하고, 셀렉터ＳＥＬ2는 단자 S2를 선택한다.
이에 따라 PMOS트랜지스터 Q1은, 게이트에 전위ＶＤＤ2(>ＶＣＣ)가 인가되어, 게이트·소스간 전압ＶＧＳ > 0이 되므로 오프한다. NMOS트랜지스터 Q2도 오프한다.
PMOS트랜지스터 Q3은, 게이트에 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ(전위ＶＣＣ와 전위ＶＳＳ 사이의 중간전위)가 인가되어, 게이트·소스간 전압ＶＧ Ｓ <0이 되므로 온 한다. PMOS트랜지스터 Q4도 온 한다.
따라서, 도 9에 나타나 있는 바와 같이, 용량 C1에 축적된 전하가 방전하여, 용량 C2로 이송된다.
즉, 승압 회로(3)는, 방전 기간에 있어서 전술한 승압 회로(1)(도 1)와 동일한 구성이 되고, 그 동작은 승압 회로(1)와 동일하다. 따라서, 승압 회로(3)는, 승압 회로(1)와 같이, 출력 전압의 ＰＭＯＳ트랜지스터 Q3의 게이트로의 피드백에 의해, 출력 전압이 입력 전압의 2배로 유지되는 동시에, 높은 전류구동능력을 얻을 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 따른 승압 회로에 의하면, 제1실시예의 승압 회로(1)의 구성에 더하여, 충전 기간에 차동 증폭기ＯＰ1의 출력 전위를 선택하고, 그 출력 전위를 PMOS트랜지스터 Q1의 게이트에 부여하는 셀렉터ＳＥＬ2(제2선택부)를 더 가지고 있기 때문에, 제1실시예의 승압 회로(1)와 동일한 효과를 얻을 수 있는 데 더하여, 충전 기간에 있어서, 차동 증폭기ＯＰ1을 포함하는 피 백계에 의해, 용량 C1에 인가되는 전압이 (ＶＲＥＦ-ＶＳＳ)로 제한된다. 따라서, 본 실시예의 승압 회로에서는, 1회의 충전 기간에 있어서의 충전량이 적어지고, 돌입 전류를 억제할 수 있다.
이 승압 회로는, PMOS트랜지스터 Q1,Q3의 온 저항을 저감시켜서 승압 효율을 높이기 위해, PMOS트랜지스터 Q1,Q3의 게이트 폭을 확장시키는 수단을 사용할 필요가 없으며, 승압 회로를 형성하는 디바이스의 점유 면적을 증가시키지 않는다. 환언하면, 동일한 디바이스 면적 및 동일한 승압 효율을 전제로 했을 경우에는, 본 실시예에 따른 승압 회로는, 종래의 승압 회로와 비교하면, 승압 용량에 대한 전류공급 경로 상에 차동 증폭기ＯＰ1이 존재하지 않기 때문에, 그 만큼 PMOS트랜지스터 Q1,Q3의 온 저항을 크게 설정할 여유가 생기고, PMOS트랜지스터 Q1,Q3의 게이트 폭을 작게 할 수 있는 것은 물론이다.
<제4실시예>
다음에 본 발명의 승압 회로의 제4실시예에 관하여 설명한다.
도 10은, 본 실시예에 있어서의 승압 회로의 구성을 도시한 회로도이지만, 도 6에 나타낸 제3실시예의 승압 회로와 동일한 부위에 대해서는, 동일한 부호를 붙여 중복 설명을 하지 않는다.
(승압 회로의 구성)
우선, 본 실시예에 따른 승압 회로(4)의 구성에 대해서 도 10 및 도 11을 참조하여 설명한다. 도 11은, 승압 회로(4)에 부여되는 (ａ)클록 신호φ1, (b)클록 신호φ2, (c)셀렉터ＳＥＬ1, (d)셀렉터ＳＥＬ2 및 (e)셀렉터ＳＥＬ3(후술한다)의 선택 동작을 도시한 타이밍 차트이다.
본 실시예에 따른 승압 회로(4)는, 승압 회로(3)(도 6 참조)와 비교하면, 출력 전압의 변화를 검출하는 저항 R21,R22를 제거하고, 그 대신에, 승압 용량인 용량 C1의 고전위측의 일단 C1P 또는 저전위측의 타단 C1N중 어느 하나를 선택하여, 차동 증폭기ＯＰ1의 비반전 입력 단자에 접속하기 위한 셀렉터ＳＥＬ3(제3선택부)이 설치된다.
즉, 도 10에 나타나 있는 바와 같이 셀렉터ＳＥＬ3은, 클록 신호φ1의 레벨 에 따라, 용량 C1의 단자 C1P에 접속되는 단자 S3, 용량 C1의 단자 C1N에 접속되는 단자 S4중 어느 하나를 선택하여, 차동 증폭기ＯＰ1의 비반전 입력 단자에 접속한다. 구체적으로는, 셀렉터ＳＥＬ3은, 도 11e에 나타나 있는 바와 같이 클록 신호φ1이 하이레벨의 기간(충전 기간)에 있어서 단자 S3을 선택하고, 클록 신호φ1이 로 레벨의 기간(방전 기간)에 있어서 단자 S4를 선택한다.
전술한 구성에 의해, 본 실시예에 따른 승압 회로(4)에서는, 충전 기간에 있어서는, 차동 증폭기ＯＰ1을 통해, 용량 C1의 고전위측의 단자 C1P의 전위변동에 따라 PMOS트랜지스터 Q1의 게이트·소스간 전압ＶＧＳ가 변화되는 피드백계가 형성되는 동시에, 방전 기간에 있어서는, 차동 증폭기ＯＰ1을 통해, 용량 C1의 저전위측의 단자 C1N의 전위변동에 따라 PMOS트랜지스터 Q3의 게이트·소스간 전압ＶＧＳ가 변화되는 피드백계가 형성된다.
(승압 회로의 동작)
다음에 실시예에 따른 승압 회로(4)의 동작을 도 12 및 도 13을 참조하여 설명한다.
(1)충전 기간의 동작
우선, 도 12를 참조하여, 승압 회로(4)의 충전 기간에 있어서의 동작을 설명한다.
승압 회로(4)에 있어서, 클록 신호φ1이 하이레벨이 되는 충전 기간에 있어서 PMOS트랜지스터 Q1 및 NMOS트랜지스터 Q2가 온 하고, 용량 C1에 대하여 전압(Ｖ ＣＣ-ＶＳＳ)이 인가되어, 전하가 축적되는 점은, 전술한 승압 회로(3)(도 8 참조)와 같다.
승압 회로(4)의 충전 기간에는, 셀렉터ＳＥＬ3이 단자 S3을 선택하여, 용량 C1의 고전위측의 단자 C1P와 차동 증폭기ＯＰ1의 비반전 입력 단자가 접속된다.
승압 회로(4)의 충전 기간에 있어서는, 차동 증폭기ＯＰ1의 동작에 의해, 용량 C1의 고전위측의 단자 C1P의 전위 V_C1P는, 전위ＶＲＥＦ와 동일하게 되도록 제어된다. 이 점에 대해, 이하 설명한다. 또한, 이하의 설명에서는, 단자 C1P의 전위 V_C1P가 전위ＶＲＥＦ와 동일하게 되고 있는 상태를 「평형상태」라고 한다.
승압 회로(4)에서는, 전술한 회로 구성에 의해, 충전 기간에 있어서, 차동 증폭기ＯＰ1이 용량 C1의 단자 C1P의 전위 V_C1P를 모니터하고 있다. 그리고, 평형상태가 무너져, 단자 C1P의 전위 V_C1P가 전위ＶＲＥＦ보다도 높아지면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 높아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 높아진다. 그러면, PMOS트랜지스터 Q1의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경우보다도 감소하고, PMOS트랜지스터 Q1의 온 저항이 증대한다. 이 ＰＭＯＳ트랜지스터 Q1의 온 저항의 증대에 의해, 용량 C1에 대한 입력 전류가 감소하고, 용량 C1의 단자간 전압이 저하한다. 이에 따라 단자 C1P의 전위 V_C1P가 저하한다.
한편, 평형상태가 무너져, 단자 C1P의 전위 V_C1P가 전위ＶＲＥＦ보다도 감 소하면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 낮아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 낮아진다. 그러면 PMOS트랜지스터 Q1의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경우보다도 높아지고, PMOS트랜지스터 Q1의 온 저항이 감소한다. 이 ＰＭＯＳ트랜지스터 Q1의 온 저항의 감소에 의해, 용량 C1에 대한 입력 전류가 증가하고, 용량 C1의 단자간 전압이 상승한다. 이에 따라 단자 C1P의 전위 V_C1P가 상승한다.
이 승압 회로(4)에서는, 단자 C1P의 전위의 변화가 PMOS트랜지스터 Q1을 흐르는 전류의 변화에 순간적으로 반영되므로, 충전 기간에 있어서는 항상, 전술한 평형상태, 즉, 용량 C1의 단자 C1P의 전위 V_C1P가 전위ＶＲＥＦ와 동일하게 되고 있는 상태가 유지된다. 즉, 제3실시예에 따른 승압 회로(3)와 같이 충전 기간에 있어서, 용량 C1에 인가되는 전압이 (ＶＲＥＦ-ＶＳＳ)로 제한된다.
(2)방전 기간의 동작(승압 동작)
다음에 도 13을 참조하여, 승압 회로(4)의 방전 기간에 있어서의 동작을 설명한다.
승압 회로(4)에 있어서, 클록 신호φ2가 하이레벨이 되는 방전 기간에 있어서 PMOS트랜지스터 Q3 및 PMOS트랜지스터 Q4가 온 하고, 용량 C1에 축적된 전하가 방전하여, 용량 C2로 이송되는 점은, 전술한 승압 회로(3)(도 9 참조)와 같다.
승압 회로(4)의 방전 기간에는, 셀렉터ＳＥＬ3이 단자 S4를 선택하고, 용량 C1의 저전위측의 단자 C1N과 차동 증폭기ＯＰ1의 비반전 입력 단자가 접속된다.
승압 회로(4)의 방전 기간에 있어서는, 차동 증폭기ＯＰ1의 동작에 의해, 용량 C1의 저전위측의 단자 C1N의 전위 V_C1N은, 전위ＶＲＥＦ와 동일하게 되도록 제어된다. 이 점에 대해서, 이하 설명한다. 또한, 이하의 설명에서는, 단자 C1N의 전위 V_C1N이 전위ＶＲＥＦ와 동일하게 되고 있는 상태를 「평형상태」라고 한다.
승압 회로(4)에서는, 전술한 회로 구성에 의해, 방전 기간에 있어서, 차동 증폭기ＯＰ1이 용량 C1의 단자 C1N의 전위 V_C1N을 모니터하고 있다. 그리고, 평형상태가 무너져, 단자 C1N의 전위 V_C1N이 전위ＶＲＥＦ보다도 높아지면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 높아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 높아진다. 그러면, PMOS트랜지스터 Q3의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경우보다도 감소하고, PMOS트랜지스터 Q3의 온 저항이 증대한다. 이 ＰＭＯＳ트랜지스터 Q3의 온 저항의 증대에 의해, PMOS트랜지스터 Q3에 있어서의 전압강하분이 평형상태의 경우보다도 커지고, 단자 C1N의 전위 V_C1N이 저하한다.
한편, 평형상태가 무너져, 단자 C1N의 전위 V_C1N이 전위ＶＲＥＦ보다도 감소하면, 차동 증폭기ＯＰ1의 비반전 입력 단자(+)에 입력되는 전위는, 반전 입력 단자(-)의 전위ＶＲＥＦ보다도 낮아지므로, 차동 증폭기ＯＰ1의 출력 전위ＯＰ1_ＯＵＴ는, 평형상태의 경우보다도 낮아진다. 그러면, PMOS트랜지스터 Q3의 게이트·소스간 전압ＶＧＳ는, 평형상태의 경우보다도 높아지고, PMOS트랜지스터 Q3의 온 저 항이 감소한다. 이 ＰＭＯＳ트랜지스터 Q3의 온 저항의 감소에 의해, PMOS트랜지스터 Q3에 있어서의 전압강하분이 평형상태의 경우보다도 작아지고, 단자 C1N의 전위 V_C1N이 상승한다.
이 승압 회로(4)에서는, 단자 C1N의 전위의 변화가 PMOS트랜지스터 Q3을 흐르는 전류의 변화에 순간적으로 반영되므로, 방전 기간에 있어서는 항상, 전술한 평형상태, 즉, 용량 C1의 단자 C1N의 전위 V_C1N이 전위ＶＲＥＦ와 동일하게 되는 상태가 유지된다.
이 승압 회로(4)에서는, 충전 기간에 있어서의 평형상태에서는, 용량 C1의 단자 C1P(고전위측 단자)의 전위 V_C1P가 전위ＶＲＥＦ가 되도록 유지, 즉, 용량 C1간의 전압이 (ＶＲＥＦ-ＶＳＳ)가 되도록 유지된 후, 방전 기간에 있어서의 평형상태에서는, 용량 C1의 단자 C1N (저전위측 단자)의 전위 V_C1N이 전위ＶＲＥＦ가 되도록 유지된다. 따라서, 이 승압 회로(4)에서는, 출력 전위ＶＤＤ2가 (2×ＶＲＥＦ-ＶＳＳ)가 되고, 출력 전압이 입력 전압의 2배로 승압된다.
이상에서 설명한 바와 같이, 본 실시예에 따른 승압 회로에 의하면, 제3실시예의 승압 회로(3)의 구성에 더해서, 충전 기간에 용량 C1의 고전위측의 단자를 선택하고, 방전 기간에 용량 C1의 저전위측의 단자를 선택하고, 차동 증폭기ＯＰ1의 비반전 입력 단자에 접속시키는 셀렉터ＳＥＬ3을 가지고 있기 때문에, 제1실시예의 승압 회로(1) 및 제3실시예의 승압 회로(3)와 동일한 효과, 즉, 전류구동능력의 향상, 충전시의 돌입 전류의 억제 등의 효과를 얻을 수 있는 데다가, 출력 전압의 변화를 검출하기 위한 저항(R21,R22)을 제거할 수 있다. 따라서, 승압 회로를 저비용 으로 제작할 수 있다.
이상, 본 발명의 실시예를 상세히 설명했지만, 구체적인 구성은 본 실시예에 한정되는 것은 아니고, 본 발명의 요지를 벗어나지 않는 범위의 설계변경 그외 개변 등도 포함된다.
예를 들면, 본 실시예에서는 본 발명의 스위치 소자로서 ＭＯＳ형 트랜지스터를 사용했을 경우에 대하여 설명했지만, ＭＯＳ형 트랜지스터에 한정되지 않고 ＭＩＳ형 트랜지스터, 바이폴러트랜지스터, 사이리스터 등의 다른 스위치 소자를 사용할 수도 있다.
본 발명에 의하면, 디바이스로서의 점유 면적이 증대하지 않고, 승압 용량에 대한 전류구동능력을 향상시킬 수 있어, 높은 승압 효율을 실현할 수 있다.

Claims (4)

  1. 제1전위를 제2전위까지 승압하는 승압 회로로서,
    상기 제1전위를 입력하는 동시에, 상기 제2전위의 변화에 따른 전위를 출력하는 차동 증폭기와,
    충전 기간과 방전 기간을 교대로 반복하는 승압 용량과,
    상기 제1전위보다도 높은 제1기준전위와 상기 승압 용량의 일단 사이에 접속되어 승압 용량의 충전 기간에 온 하는 제1스위치 소자와,
    상기 제1전위보다도 낮은 제2기준전위와 상기 승압 용량의 타단 사이에 접속되어 승압 용량의 충전 기간에 온 하는 제2스위치 소자와,
    상기 제1기준전위와 상기 승압 용량의 상기 타단 사이에 접속되어, 승압 용량의 방전 기간에 온 하는 제3스위치 소자로서의 제3트랜지스터와,
    상기 제2전위의 출력 단자와 상기 승압 용량의 상기 일단 사이에 접속되어 승압 용량의 방전 기간에 온 하는 제4스위치 소자와,
    승압 용량의 충전 기간에 있어서 상기 제2전위를 선택하고, 승압 용량의 방전 기간에 있어서 상기 차동 증폭기의 출력 전위를 선택하고, 선택한 전위를 상기 제3트랜지스터의 제어 단자에 부여하는 제1선택부를 구비하고,
    상기 제1스위치 소자는, 제1트랜지스터이며,
    승압 용량의 충전 기간에 있어서 상기 차동 증폭기의 출력 전위를 선택하고, 승압 용량의 방전 기간에 있어서 상기 제2전위를 선택하고, 선택한 전위를 상기 제1트랜지스터의 제어 단자에 부여하는 제2선택부를 구비하고,
    승압 용량의 충전 기간에 있어서 상기 승압 용량의 상기 일단을 선택하고, 승압 용량의 방전 기간에 있어서 상기 승압 용량의 상기 타단을 선택하는 제3선택부를 구비하고,
    상기 차동 증폭기는, 상기 제1전위와, 상기 제3선택부에 의해 선택된 상기 일단 또는 상기 타단의 전위를 입력하는 것을 특징으로 하는 승압 회로.
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