CN101083133A - 半导体存储器件、局部预充电电路及其方法 - Google Patents

半导体存储器件、局部预充电电路及其方法 Download PDF

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CN101083133A CNA2007101081010A CN200710108101A CN101083133A CN 101083133 A CN101083133 A CN 101083133A CN A2007101081010 A CNA2007101081010 A CN A2007101081010A CN 200710108101 A CN200710108101 A CN 200710108101A CN 101083133 A CN101083133 A CN 101083133A
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李舜燮
金大俊
玄东昊
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Abstract

本发明提供了半导体存储器件、局部预充电电路及其方法。示范性半导体存储器件可以包括：通过列选择晶体管与存储单元耦合的位线连接的局部输入/输出线，该局部输入/输出线提供了通过位线将数据信号发送到局部感测放大器的传输路径；和配置成根据活动模式的状态和列选择信号的状态调整局部输入/输出线的预充电电压电平的局部预充电电路。示范性局部预充电电路包括在示范性半导体存储器件内。包括示范性局部预充电电路的示范性半导体存储器件能够根据活动模式的状态和列选择信号的状态调整局部输入/输出线的预充电电压电平，活动模式指字线被启用的间隔。

Description

半导体存储器件、局部预充电电路及其方法
技术领域
本发明一般涉及半导体存储器件、局部预充电电路及其方法，尤其涉及进行预充电操作的半导体存储器件、局部预充电电路及其方法。
背景技术
在传统半导体存储器件中，可以将位线或局部(local)输入/输出线预充电到预充电电压电平，以便减少“浮点”的出现，和提高未有效进行读写操作期间的感测速度。预充电电压电平可以基本上与位线预充电电压VBL相同，其中，预充电电压VBL可以对应于电源电压VINT或单元阵列工作电压VINTA的一半。单元阵列工作电压VINTA可以略小于或等于电源电压VINT。单元阵列工作电压VINTA可以用于指示存储在存储单元中的数据的第一逻辑电平(例如，高逻辑电平或逻辑“1”)。
但是，如果局部感测放大器与局部输入/输出线连接和对局部输入/输出线预充电，可以应用不同预充电电压电平，以便提高局部感测放大器的感测速度。因此，如果将设置成电压电平VINTA、VSS的局部输入/输出线LIO、LIOB预充电到第一电压电平VBL，可能生成可以根据局部输入/输出线LIO、LIOB的预充电操作改变第一电压电平VBL的电压电平的噪声源。该噪声源可能影响第一电平VBL电压生成电路的操作和可能降低存储单元的数据感测效率。
为了补偿上述噪声源现象，在对存储单元的读写操作开始之前(例如，在启动活动模式之前)，可以利用设置成与位线预充电电压相同的电平的电压进行预充电操作。然后，可以启用字线和可以启动活动模式，和可以利用设置成与单元阵列工作电压VINTA相同的电平的电压进行预充电操作。当活动模式结束时，可以再次利用与位线预充电电压相同的电平VBL的电压进行预充电。
图1例示了传统预充电和数据感测操作期间的位线和局部输入/输出线的电压电平变化。
参照图1，在启动活动模式之前，可以将局部输入/输出线LIO、LIOB预充电到第一电平VBL。可以启用与存储单元连接的字线WL读取存储单元的数据，和可以启动活动模式。当活动模式已启动时，可以将局部输入/输出线LIO、LIOB预充电到第二电平VINTA。将局部输入/输出线LIO、LIOB预充电到第二电平VINTA的操作可以继续到字线被禁用和活动模式结束。但是，在通过位线BL、BLB将数据发送到局部输入/输出线LIO、LIOB的时候，可以不进行局部输入/输出线LIO、LIOB的预充电。换句话说，如果应用列地址选通(CAS)信号和启用列选择信号CSL，以便接通连接在位线BL、BLB与局部输入/输出线LIO、LIOB之间的列选择晶体管，那么，可以不操作局部输入/输出线LIO、LIOB的预充电电路。可以将与数据相对应的电压提供给局部输入/输出线，和可以禁用预充电启用信号。在等待到活动模式(例如，可以在I/O线上发送数据的模式)结束之后，可以再次将局部输入/输出线LIO、LIOB预充电到第一电压电平VBL。
现在更详细地描述进行如上所述的预充电操作的传统半导体存储器件。
在传统半导体存储器件中，在可以在活动模式下启用列选择信号CSL以便进行读操作之前，可以将局部输入/输出线LIO、LIOB预充电到第二电压电平VINTA。可以启用列选择信号CSL，以便使位线BL、BLB与局部输入/输出线LIO、LIOB可以相互电连接。因此，在位线BL、BLB与局部输入/输出线LIO、LIOB之间可能存在电荷共享。
由于将主局部输入/输出线LIO和副主局部输入/输出线LIOB预充电到第二电压电平VINTA，主位线BL和副位线BLB上的电压电平可能通过上述电荷共享而升高，这种情况可以用图1的标号30指出，从而可能引起数据感测出错。例如，在读取设置成第一逻辑电平(例如，高逻辑电平或逻辑“1”)的数据时，在正常操作期间主位线BL的电压电平可能高于副位线BLB的电压电平，但如果主位线BL的电压电平通过电荷共享而升高，在相邻位线的较高电压电平状态下，可能会出现耦合，致使副位线BLB的电压电平高于主位线BL的电压电平。局部感测放大器因此可能感测和放大不准确值，致使输出数据可能不准确。
在具备‘长’tRCD条件的半导体存储器件中，在可以应用RAS信号，然后可以应用CAS信号之前，可能会引起延迟，其中，tRCD可以指示接收到RAS和CAS信号之间的延迟时间。可以启用主位线BL与副位线BLB之间的电压电平差可能相对较大的列选择信号CSL，这样可以降低数据出错的概率。但是，在具备‘短’tRCD条件的半导体存储器件中，可以在主位线BL与副位线BLB之间的电压电平差相对较低的状态下启用列选择信号CSL，从而提高了数据出错的概率(例如，由于噪声可能引起输出不准确数据)。
发明内容
本发明的示范性实施例面向包括如下的半导体存储器件：通过列选择晶体管与与存储单元耦合的位线连接的局部输入/输出线，该局部输入/输出线提供了通过位线将数据信号发送到局部感测放大器的传输路径；和配置成根据活动模式的状态和列选择信号的状态调整局部输入/输出线的预充电电压电平的局部预充电电路。
本发明的另一个示范性实施例面向预充电半导体存储器件中连接在位线与局部感测放大器之间的局部输入/输出线的局部预充电电路，它包括：配置成将局部输入/输出线预充电到等于第一电压电平和第二电压电平之一的预充电电压电平的预充电单元；和配置成通过至少一个预充电控制信号控制预充电单元的预充电控制器，至少一个预充电控制信号基于活动模式的开始时间和结束时间和列选择信号的状态。
本发明的另一个示范性实施例面向预充电半导体存储器件中连接在位线与局部感测放大器之间的局部输入/输出线的方法，它包括：根据活动模式的状态和列选择信号的状态调整局部输入/输出线的预充电电压电平，活动模式指字线被启用的间隔。
附图说明
将附图包括进来是为了帮助人们进一步理解本发明，和插在本说明书中构成本说明书的一部分。附图例示了本发明的示范性实施例，和与如下描述一起用于说明本发明的原理。
图1例示了传统预充电和数据感测操作期间的位线和局部输入/输出线的电压电平变化；
图2例示了根据本发明一个示范性实施例的局部感测放大器和局部预充电电路；
图3和4分别例示了根据本发明一个示范性实施例的预充电单元和预充电控制器；
图5例示了分别与图3和4的示范性实施例的预充电单元和预充电控制器有关的定时特性；和
图6例示了根据本发明另一个示范性实施例的预充电和数据感测操作期间的位线和局部输入/输出线的电压电平变化；
具体实施方式
下面参照示出本发明实施例的附图更全面地描述本发明的示范性实施例。但是，本发明的示范性实施例可以以许多不同的形式实施，不应该理解为局限于这里所述的实施例。更确切地说，提供这些示范性实施例是为了使本公开更彻底和完整，和它们将向本领域的普通技术人员充分表达本发明的范围。
除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属的领域的普通技术人员通常所理解相同的含义。还应该明白，这里使用的术语应该被解释成具有与它们在本说明书和相关技术的背景下的含义一致的含义，而不应该在理想化或过分正式的意义上加以解释，除非明确定义成这样。
在下文中，将参照图2-6详细描述本发明的示范性实施例。本领域的普通技术人员应该明白，本发明可以通过许多不同类型实施，而不局限于如下描述的示范性实施例。
图2例示了根据本发明一个示范性实施例的局部感测放大器10和局部预充电电路20。在图2的示范性实施例中，局部输入/输出线LIO、LIOB可以耦合在位线BL、BLB与局部感测放大器10之间。
在图2的示范性实施例中，位线BL、BLB可以通过列选择晶体管N10和N12与局部输入/输出线LIO、LIOB连接，列选择晶体管N10和N12可以通过列选择信号CSL控制。如果启用列选择信号CSL(例如，设置成像高逻辑电平或逻辑“1”那样的第一逻辑电平、设置成像低逻辑电平或逻辑“0”那样的第二逻辑电平等)，可以接通列选择晶体管N10和N12，以便使位线BL、BLB与局部输入/输出线LIO、LIOB电连接。局部输入/输出线LIO、LIOB可以直接与局部感测放大器10连接。可以将在局部感测放大器10中感测的数据输出到全局输入/输出线GIO、GIOB。局部输入/输出线LIO、LIOB可以与局部预充电电路20连接，以便预充电局部输入/输出线LIO、LIOB。
图3和4分别例示了根据本发明一个示范性实施例的预充电单元20a和预充电控制器20b。在一个例子中，预充电单元20a和预充电控制器20b的每一个都可以包括在图2的局部预充电电路20中。
在图3和4的示范性实施例中，预充电单元20a可以通过预充电操作将局部输入/输出线LIO、LIOB预充电到预充电电压电平(例如，第一电压电平VBL、第二电压电平VINTA等)。预充电控制器20b可以通过第一和第二预充电控制信号LIOEQA和LIOPRE控制预充电单元20a，第一和第二预充电控制信号LIOEQA和LIOPRE可以分别改变局部输入/输出线LIO和LIOB的预充电电压电平。
在图3的示范性实施例中，预充电单元20a可以响应预充电启用信号PRECHARGE而开始工作。预充电单元20a可以包括将局部输入/输出线LIO、LIOB预充电到第一电压电平VBL的第一预充电电路22、和将局部输入/输出线LIO、LIOB预充电到第二电压电平VINTA的第二预充电单元24。
在图3的示范性实施例中，第一预充电电路22可以包括串联在局部输入/输出线LIO、LIOB之间的NMOS晶体管N24和N26。NMOS晶体管N24和N26可以通过应用于每个栅极的第一预充电控制信号LIOPRE来控制。NMOS晶体管N24和N26将设置成第一电压电平VBL的预充电电压应用于局部输入/输出线LIO、LIOB。并且，第一预充电电路22还可以包括栅极接收第一预充电控制信号LIOPRE和源极和漏极每一个都与局部输入/输出线LIO、LIOB连接的NMOS晶体管N22。
在图3的示范性实施例中，如果启用第一预充电控制信号LIOPRE(例如，设置成第一逻辑电平)，第一预充电电路22可以将局部输入/输出线LIO、LIOB预充电到第一电压电平VBL。
在图3的示范性实施例中，第二预充电电路24可以包括串联在局部输入/输出线LIO、LIOB之间和通过第二预充电控制信号LIOEQA控制(例如，应用于各自的栅极)的NMOS晶体管N25和N27。NMOS晶体管N25和N27可以将设置成第二电压电平VINTA的预充电电压应用于局部输入/输出线LIO、LIOB。并且，第二预充电电路24还可以包括具有接收第二预充电控制信号LIOEQA的栅极和每一个都与局部输入/输出线LIO、LIOB连接的源极和漏极的NMOS晶体管N23。
在图3的示范性实施例中，如果启用第二预充电控制信号LIOEQA(例如，设置成第一逻辑电平)，第二预充电电路24可以开始工作，以便将局部输入/输出线LIO、LIOB预充电到第二电压电平VINTA。
在图3的示范性实施例中，与是否启用第一和/或第二预充电控制信号LIOPRE和LIOEQA无关，如果禁用预充电启用信号PRECHARGE(例如，设置成第二逻辑电平)，则预充电单元20a不能工作。例如，如果列选择信号CSL保持在启用状态，则不能对局部输入/输出线LIO、LIOB进行预充电。
在图4的示范性实施例中，预充电控制器20b可以根据活动模式状态(例如，活动模式开始信号和活动模式完成或结束信号)和列选择信号CSL生成控制第一和第二预充电控制信号LIOPRE和LIOEQA的生成的窗口信号LIOEQ。活动模式可以指字线WL被启用时开始和字线WL被禁用时结束的操作模式。在一个例子中，可以交替引用活动模式开始信号ACT，和将其用作字线启用信号WL。
在图4的示范性实施例中，预充电控制器20b可以包括AND电路A110、NOR电路NO110、NO112和反相器I110。预充电控制器20b可以生成具有启用间隔(例如，第一列选择信号CSL被启用时开始和活动模式被禁用时结束)的窗口信号LIOEQ。
在图4的示范性实施例中，在窗口信号LIOEQ的启用间隔期间，不能启用第一预充电控制信号LIOPRE，可以启用第二预充电控制信号LIOEQA。在窗口信号LIOEQ的启用间隔之后(例如，在“禁用”间隔期间)，可以启用第一预充电控制信号LIOPRE，和不能启用第二预充电控制信号LIOEQA。
现在更详细地描述图4的预充电控制器20b的示范性操作。
在图4的预充电控制器20b的示范性操作中，在窗口信号LIOEQ的启用间隔期间，可以禁用第一预充电控制信号LIOPRE，或将其设置成第二逻辑电平(例如，低逻辑电平或逻辑“0”)，和可以将第二预充电控制信号LIOEQA设置成预充电启用信号PRECHARGE的电压电平。例如，如果启用预充电启用信号PRECHARGE(例如，设置成第一逻辑电平)，也可以启用第二预充电控制信号LIOEQA(例如，设置成第一逻辑电平)。在另一个例子中，如果禁用预充电启用信号PRECHARGE(例如，设置成第二逻辑电平)，也可以禁用第二预充电控制信号LIOEQA(例如，设置成第二逻辑电平)。在窗口信号LIOEQ的启用间隔期间，第二预充电控制信号LIOEQA可以对应于预充电启用信号PRECHARGE。
在图4的预充电控制器20b的示范性操作中，在窗口信号LIOEQ的禁用间隔期间，可以启用第一预充电控制信号LIOPRE(例如，设置成第一逻辑电平)，和可以禁用第二预充电控制信号LIOEQA(例如，设置成第二逻辑电平)。
图5例示了分别与图3和4的示范性实施例的预充电单元20a和预充电控制器20a有关的定时特性。
在图5的示范性实施例中，在将活动模式开始信号ACT设置成第一逻辑电平(例如，高逻辑电平或逻辑“1”)之前，可以将第一预充电控制信号LIOPRE设置成第一逻辑电平，和可以将第二预充电控制信号LIOEQA设置成第二逻辑电平(例如，低逻辑电平或逻辑“0”)。因此，预充电单元2 0a可以将局部输入/输出线LIO、LIOB预充电到第一电压电平VBL。然后，在从活动模式的开始时间点到列选择信号CSL的第一启用时间点的给定间隔上(例如，控制列选择晶体管N10和N12)，第一预充电控制信号LIOPRE可以保持在第一逻辑电平上，和第二预充电控制信号LIOEQA可以保持在第二逻辑电平上。因此，预充电单元20a可以将局部输入/输出线LIO、LIOB预充电到第一电压电平VBL，这样就可以在启用列选择信号CSL时降低基于电荷共享的位线电压电平的增量，也可以减少故障的发生(例如，由噪声等引起)。正如在本发明的背景技术中所讨论的那样，传统上，局部输入/输出线LIO、LIOB可以被预充电到第二电压电平VINTA(即，不是第一电压电平VBL)。
在图5的示范性实施例中，在窗口信号LIOEQ的启用间隔(例如，从列选择信号CSL的启用时间点或禁用时间点到活动模式的完成时间点的间隔)期间，可以将第一预充电控制信号LIOPRE设置成第二逻辑电平(例如，低逻辑电平或逻辑“0”)，和第二预充电控制信号LIOEQA可以对应于预充电启用信号。例如，如果将预充电启用信号PRECHARGE设置成第一逻辑电平，也可以将第二预充电控制信号LIOEQA设置成第一逻辑电平，反之亦然。
在图5的示范性实施例中，预充电单元20a可以将局部输入/输出线LIO、LIOB预充电到第二电压电平VINTA。在从列选择信号CSL的禁用时间点到活动模式的完成时间点的间隔期间，如果将列选择信号CSL设置成第一逻辑电平，则预充电启用信号可以过渡到第二逻辑电平(例如，停止预充电操作的进程)。
在图5的示范性实施例中，在从活动模式的完成时间点到下一个活动模式的下一个开始时间点的间隔期间，可以将第一预充电控制信号LIOPRE设置成第一逻辑电平，和可以第二预充电控制信号LIOEQA设置成第二逻辑电平。于是，预充电单元20a可以将第一局部输入/输出线LIO、LIOB预充电到第一电压电平VBL。在一个例子中，第一电压电平VBL可以对应于第二电压电平VINTA的一半，和可以是与位线预充电电压VBL相同的电压电平。第二电压电平VINTA可以被配置成单元阵列工作电压，和一般可以稍小于或等于电源电压。并且，单元阵列工作电压VINTA可以用于指示存储在存储单元中的数据内的第一逻辑电平(例如，高逻辑电平或逻辑“1”)。可替代地，第一电压电平VBL可以等于第二电压电平VINTA。
图6例示了根据本发明另一个示范性实施例的预充电和数据感测操作期间的位线和局部输入/输出线的电压电平变化。
在图6的示范性实施例中，在字线WL保持在第二逻辑电平(例如，低逻辑电平或逻辑“0”、禁用状态等)的同时，将位线BL和BLB和局部输入/输出线LIO和LIOB预充电到第一电压电平VBL。如果此后字线WL过渡到第一逻辑电平(例如，高逻辑电平或逻辑“1”、启用状态、活动模式等)，可以预充电位线BL和BLB，可以将与存储在存储单元中的数据相对应的电压传送到位线BL和BLB，和可以在位线感测放大器中进行感测和放大操作。因此，在主位线BL与副位线BLB之间可以产生电压电平差。于是，局部输入/输出线LIO和LIOB可以保持在第一电压电平VBL上。
在图6的示范性实施例中，可以将第一列选择信号CSL设置成第一逻辑电平(例如，启用)，可以停止局部输入/输出线LIO、LIOB的预充电操作，和可以使位线BL和BLB和局部输入/输出线LIO、LIOB相互电连接。可以将传送到位线BL和BLB的数据和感测/放大数据发送到局部输入/输出线LIO、LIOB。如图6的标号130所示(例如，与传统的图1相比)，主位线BL与主局部输入/输出线LIO之间的电压电平差和副位线BLB与副局部输入/输出线LIOB之间的电压电平差可以相对较小。于是，可以提高感测效率，和可以减少和/或防止基于局部输入/输出线LIO、LIOB的数据故障。
在图6的示范性实施例中，发送到局部输入/输出线LIO、LIOB的数据可以在局部感测放大器中被感测和放大，此后，可以通过全局输入/输出线GIO、GIOB输出。如果在预定时间间隔(例如，持续到字线WL被禁用)之后，以前为数据传输启用的列选择信号CSL过渡到第二逻辑电平(例如，低逻辑电平或逻辑“0”、禁用状态等)，可以将局部输入/输出线LIO、LIOB预充电到第二电压电平VINTA。如果启用第二列选择信号，主位线BL与副位线BLB之间的电压电平差可以具有足以感测或检测的差值，从而降低出错的概率。
在图6的示范性实施例中，可以在启用第一列选择信号CSL之前进行到第一电压电平VBL的预充电。相反，传统预充电操作可能分别预充电到局部输入/输出线LIO、LIOB的第二电压电平VINTA，这样就可以引起有可能出问题的噪声电平，从而可以影响第一电压电平VBL的电平。
在本发明的另一个示范性实施例中，预充电操作可以在启用第一列选择信号CSL之前将输入/输出位线预充电到第一电压电平VBL。在第一列选择信号CSL被启用之后，预充电操作可以将预充电电平从第一电压电平VBL增大到第二电压电平VINTA。相反，传统预充电操作可以通过整个活动模式(例如，不是从启用第一列选择信号CSL的时间)预充电到第二电压电平VINTA，从而使噪声电平升高。
在本发明的另一个示范性实施例中，在预充电局部输入/输出线LIO和LIOB时，在从第一列选择信号的启用时间点(例如，在活动模式开始之后)到活动模式的完成时间点的间隔内，利用与其余间隔(例如，第二电压电平VINTA)不同的电压电平(例如，第一电压电平VBL)进行预充电操作，从而提高了感测效率和防止或降低了数据感测故障的概率。
上面已经描述了本发明的示范性实施例，但显而易见，可以以许多方式对它们进行改变。例如，应该明白，在本发明的示范性实施例中，上述第一和第二逻辑电平可以分别对应于高逻辑电平和低逻辑电平。可替代地，在本发明的其它示范性实施例中，第一和第二逻辑电平/状态可以分别对应于低逻辑电平和高逻辑电平。
这样的改变不应该被认为偏离本发明示范性实施例的精神和范围，和对于本领域的普通技术人员来说，显而易见，所有这样的修改都包括在所附权利要求书的范围之内。
该美国非临时专利申请要求2006年3月30日提出的韩国专利申请第10-2006-0048455号在35 U.S.C§119下的优先权，特此全文引用，以供参考。

Claims (26)

1.一种半导体存储器件，包含：
通过列选择晶体管与和存储单元耦合的位线连接的局部输入/输出线，该局部输入/输出线提供了通过位线将数据信号发送到局部感测放大器的传输路径；和
配置成根据活动模式的状态和列选择信号的状态调整局部输入/输出线的预充电电压电平的局部预充电电路。
2.根据权利要求1所述的半导体存储器件，其中，局部预充电电路在第一时间间隔期间将预充电电压电平保持在第一电压电平上，和在第二时间间隔期间将预充电电压电平保持在第二电压电平上，第一时间间隔从活动模式的开始点跨越到列选择信号过渡到第一逻辑电平，和第二时间间隔从列选择信号从第一逻辑电平过渡到第二逻辑电平的时刻跨越到活动模式的结束点。
3.根据权利要求2所述的半导体存储器件，其中，第一电压电平低于第二电压电平。
4.根据权利要求2所述的半导体存储器件，其中，局部预充电电路在活动模式的结束点之后使预充电电压电平过渡回到第一电压电平。
5.根据权利要求1所述的半导体存储器件，其中，活动模式指与存储单元连接的字线被启用的时间间隔。
6.根据权利要求3所述的半导体存储器件，其中，第一电压电平是第二电压电平的一半。
7.根据权利要求2所述的半导体存储器件，其中，第二电压电平等于电源电压电平和阵列工作电压电平之一。
8.根据权利要求7所述的半导体存储器件，其中，阵列工作电压电平低于电源电压电平。
9.根据权利要求2所述的半导体存储器件，其中，在活动模式期间，在列选择信号被设置成第一逻辑电平的时候，局部预充电电路不进行预充电操作。
10.根据权利要求1所述的半导体存储器件，其中，局部预充电电路包括：
配置成将局部输入/输出线预充电到等于第一电压电平和第二电压电平之一的预充电电压电平的预充电单元；和
配置成通过至少一个预充电控制信号控制预充电单元的预充电控制器，至少一个预充电控制信号基于活动模式的开始时间和结束时间和列选择信号的状态。
11.一种预充电在半导体存储器件中连接在位线与局部感测放大器之间的局部输入/输出线的局部预充电电路，包含：
配置成将局部输入/输出线预充电到等于第一电压电平和第二电压电平之一的预充电电压电平的预充电单元；和
配置成通过至少一个预充电控制信号控制预充电单元的预充电控制器，至少一个预充电控制信号基于活动模式的开始时间和结束时间和列选择信号的状态。
12.根据权利要求11所述的局部预充电电路，其中，预充电电路响应至少一个预充电控制信号，在第一时间间隔期间将预充电电压电平保持在第一电压电平上，和在第二时间间隔期间将预充电电压电平保持在第二电压电平上，第一时间间隔从活动模式的开始点跨越到列选择信号过渡到第一逻辑电平的时刻，和第二时间间隔从列选择信号从第一逻辑电平过渡到第二逻辑电平的时刻跨越到活动模式的结束点。
13.根据权利要求11所述的局部预充电电路，其中，活动模式指与存储单元连接的字线被启用的时间间隔。
14.根据权利要求11所述的局部预充电电路，其中，第一电压电平低于第二电压电平。
15.根据权利要求14所述的局部预充电电路，其中，第一电压电平是第二电压电平的一半。
16.根据权利要求11所述的局部预充电电路，其中，第二电压电平等于电源电压电平和阵列工作电压电平之一。
17.根据权利要求11所述的局部预充电电路，其中，列选择信号被配置成控制位线与局部输入/输出线之间的电连接。
18.一种预充电在半导体存储器件中连接在位线与局部感测放大器之间的局部输入/输出线的方法，包含：
根据活动模式的状态和列选择信号的状态调整局部输入/输出线的预充电电压电平，活动模式指字线被启用的间隔。
19.根据权利要求18所述的方法，其中，调整预充电电压电平包括：
在第一时间间隔期间使预充电电压电平过渡到第一电压电平，第一时间间隔从活动模式的开始点跨越到列选择信号过渡到第一逻辑电平；和
在第二时间间隔期间使预充电电压电平过渡到第二电压电平，第二时间间隔从列选择信号从第一逻辑电平过渡到第二逻辑电平的时刻跨越到活动模式的结束点。
20.根据权利要求19所述的方法，其中，调整预充电电压电平进一步包括：
在活动模式的结束点之后使预充电电压电平过渡回到第一电压电平。
21.根据权利要求18所述的方法，其中，列选择信号控制位线与局部输入/输出线之间的电连接。
22.根据权利要求18所述的方法，第一电压电平低于第二电压电平。
23.根据权利要求22所述的方法，其中，第一电压电平是第二电压电平的一半。
24.根据权利要求18所述的方法，其中，第二电压电平是阵列电压电平和电源电压之一，阵列电压电平低于电源电压。
25.一种执行根据权利要求18所述的方法的半导体存储器件。
26.一种执行根据权利要求18所述的方法的局部预充电电路。
CNA2007101081010A 2006-05-30 2007-05-30 半导体存储器件、局部预充电电路及其方法 Pending CN101083133A (zh)

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