WO2023159803A1 - 读写转换电路及存储器 - Google Patents

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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • FIG. 1 is a schematic diagram of a read-write conversion circuit in the related art.
  • the read-write conversion circuit (hereinafter referred to as the LSA circuit) can be divided into two parts, LSA_1 and LSA_2, one part (LSA_1) is scattered in the middle of the SA array (LSA_1 ⁇ 4), and the other part (LSA_2) is distributed in the SWC ( Sub Wordline Control) area (LSA_2 ⁇ 8).
  • LSA_1 is used to perform data exchange tasks
  • LSA_2 is used to set the local signal line Ldata and the complementary local signal line Ldata# connected to LSA_1 to different state voltages under different working states. Therefore, the LSA_2 part includes two voltage transmission circuits respectively controlled by two control signals (corresponding to different working states).
  • the first read/write control module includes: a fourth transistor, a first terminal connected to the local signal line, a second terminal connected to the global signal line, and a control terminal connected to the Write control signal line; the fifth transistor, the first end is connected to the global signal line, the control end is connected to the complementary local signal line; the sixth transistor, the first end is connected to the second end of the fifth transistor, and the second end For receiving the second signal, the control end is connected to the read control signal line; the second read/write control module includes: a seventh transistor, the first end of which is connected to the complementary local signal line, and the second end is connected to the Complementary global signal line, the control terminal is connected to the write control signal line; the eighth transistor, the first terminal is connected to the complementary global signal line, and the control terminal is connected to the local signal line; the ninth transistor, the first terminal is connected to the first The second terminal of the eight transistors is used to receive the second signal, and the control terminal is connected to the read control signal line.
  • the reading and writing auxiliary module includes: a second signal auxiliary module, which receives the second signal, is controlled by a preset enable signal, and is used to When the signal is in an enabled state and the voltage transmitted by the local signal line is greater than the voltage transmitted by the complementary local signal line, the second signal is transmitted to the complementary local signal line; when the preset enable signal is In an enabled state, when the voltage transmitted by the local signal line is lower than the voltage transmitted by the complementary local signal line, the second signal is transmitted to the local signal line.
  • the second transistor M2 the first terminal is connected to the preset voltage source 2, the second terminal is connected to the complementary local signal line Ldata#, and the control terminal is connected to the pre-charging signal line Eq;
  • FIG. 4 is a schematic diagram of a preset voltage source in an embodiment of the present disclosure.
  • the preset voltage source 2 is connected to multiple read-write conversion circuits at the same time, that is, multiple pre-charging modules 1 are connected at the same time.
  • FIG. 6A and FIG. 6B are schematic diagrams of two circuit embodiments of the read-write conversion circuit shown in FIG. 5 , respectively.
  • the first read-write control module 51 may include:
  • the sixth transistor M6 the first terminal is connected to the second terminal of the fifth transistor M5, the second terminal is used to receive the second signal S2, and the control terminal is connected to the read control signal line Rd;
  • the pre-charging signal is enabled, the first transistor M1 and the second transistor M2 are turned on, and the signals on the local signal line Ldata and the complementary local signal line Ldata# are equal to the first voltage Vcc, represented as a logic level 1.
  • the precharge signal goes into an invalid state, ending the precharge phase.
  • the data transmitted by the sense amplifier to the local signal line Ldata and the complementary local signal line Ldata# is correspondingly transmitted to the global signal line Gdata and the complementary global signal line Gdata# through the read-write conversion circuit.
  • the write control signal When the write control signal is in the enabled state, the read control signal is in the disabled state, at this time the fourth transistor M4 and the seventh transistor M7 are turned on, the state of the global signal line Gdata is the same as that of the local signal line Ldata, and the complementary global signal line The state of Gdata# is the same as that of the complementary local signal line Ldata#.
  • the data on the global signal line Gdata and the complementary global signal line Gdata# are correspondingly transmitted to the local signal line Ldata and the complementary local signal line Ldata# through the read-write conversion circuit, and then transmitted to the local signal line Ldata and the complementary local signal line Ldata# sensitive amplifier.
  • the third transistor M3 is turned off, and the voltages of the local signal line Ldata and the complementary local signal line Ldata# are equal, which are equal to the second voltage lower than the first voltage Vcc.
  • Voltage VEQ at this time, both the read control signal and the write control signal are in an invalid state, the first read/write control module 51 and the second read/write control module 52 are not working, and the circuit operates at relatively low power consumption.
  • the second signal control module 61 the first end is connected to the first read-write control module 51 and the second read-write control module 52, the second end is used to receive the second signal S2, controlled by the preset enable signal En, for When the preset enable signal En is in an enabled state, the second signal S2 is transmitted to the first read/write control module 51 and the second read/write control module 52 .
  • the second signal control module 61 may include:
  • the circuit shown in Figure 6A and Figure 6B is only an example, in other embodiments, the functions of the circuit shown in Figure 6A and Figure 6B can also be realized by other logic circuits, when the circuit shown in Figure 6A and Figure 6B is realized in other ways
  • the first signal S1 and the second signal S2 may also have other relationships, which are not particularly limited in the present disclosure.
  • FIG. 7 is a schematic diagram of a read-write conversion circuit in another embodiment of the present disclosure.
  • the first write control module 72 is connected to the global signal line Gdata, the local signal line Ldata and the write control signal line Wr, and is used to transmit the signal on the global signal line Gdata to the local signal line Ldata when the write control signal is enabled. superior;
  • FIG. 8 is a schematic diagram of a circuit embodiment of the read-write conversion circuit shown in FIG. 7 .
  • the first write control module 72 includes:
  • the second write control module 73 includes:
  • the twelfth transistor M12 has a first terminal connected to the second terminal of the eleventh transistor M11, a second terminal for receiving the second signal S2, and a control terminal connected to the write control signal line Wr.
  • the fourteenth transistor M14 the first end is connected to the preset voltage source 2 (mode voltage VLSAloc), the second end is connected to the local signal line Ldata, and the control end is connected to the complementary local signal line Ldata#;
  • the read/write auxiliary module 91 can amplify the voltage difference to the mode voltage VLSAloc.
  • the mode voltage VLSAloc varies according to the working stage, and will not be repeated here.
  • the read-write conversion circuit provided by the embodiments of the present disclosure and the memory using the read-write conversion circuit are provided with a preset voltage source that provides two voltages in two working states and connected to multiple pre-charge modules of the read-write conversion circuit, so that The read-write conversion circuit can set the local signal line/complementary local signal line to the first voltage and the second voltage in two working states with only one pre-charging module, thereby reducing the number of components of the read-write conversion circuit and reducing the circuit voltage.
  • Complexity the read-write conversion circuit is only arranged in the sense amplifier array, the number of components and the layout area of the components of the entire storage circuit are reduced, and the volume of the memory is reduced.

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Abstract

一种读写转换电路及存储器。读写转换电路连接全局信号线，且通过局部信号线和互补局部信号线连接灵敏放大器阵列，用于在接收到读控制信号时将局部信号线上的信号传输到全局信号线，以及在接收到写控制信号时将全局信号线上的信号传输到局部信号线，包括：预充电模块（1），连接预设电压源（2）、局部信号线和互补局部信号线，预设电压源（2）用于在读写间隙提供第一电压，以及在空闲时段提供第二电压，预充电模块（1）用于在读写间隙将第一电压传输到局部信号线和互补局部信号线，在空闲时段将第二电压传输到局部信号线和互补局部信号线，其中，第二电压小于第一电压。可以降低读写转换电路的占用面积。

Description

读写转换电路及存储器
交叉引用
本公开要求于2022年2月25日提交的申请号为202210179341.4、名称为“读写转换电路及存储器”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种读写转换电路以及应用该读写转换电路的存储器。
背景技术
读写转换电路(Local Sensing Amplifier，LSA)是用于实现存储器中全局信号线和局部信号线及灵敏放大器(Sense Amplifier，SA)/存储阵列之间的数据交换的辅助电路。
图1是相关技术中读写转换电路的示意图。如图1所示，读写转换电路(后续简称LSA电路)可以分为两部分LSA_1、LSA_2，一部分(LSA_1)分散在SA阵列的中间(LSA_1×4)，另一部分(LSA_2)分布在SWC(Sub Wordline Control，副字线控制)区域(LSA_2×8)。LSA_1用于执行数据交换任务，LSA_2用于在不同工作状态下将LSA_1连接的局部信号线Ldata和互补局部信号线Ldata#设置为不同的状态电压。因此，LSA_2部分包括分别受两个控制信号(对应不同工作状态)控制的两个电压传输电路。
在存储器芯片中，LSA电路整体需要占用较大的布局面积，例如，LPDDR5中，一个Section(存储部)需要8套LSA电路(每套包括LSA_1+LSA_2)。在工艺尺寸缩得越来越小的情况下，如何放置这些器件，并保证足够的元件尺寸，以满足设计性能要求，是一个很大的挑战。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种读写转换电路以及应用该读写转换电路的存储器，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的LSA电路占用布局面积较大的问题。
根据本公开的第一方面，提供一种读写转换电路，该读写转换电路连接全局信号线，且通过局部信号线和互补局部信号线连接灵敏放大器阵列，用于在接收到读控制信号时将所述局部信号线上的信号传输到所述全局信号线，以及在接收到写控制信号时将所述全局信号线上的信号传输到所述局部信号线，包括：预充电模块，连接预设电压源、所述局部 信号线和互补局部信号线，所述预设电压源用于在读写间隙提供第一电压，以及在空闲时段提供第二电压，所述预充电模块用于在读写间隙将所述第一电压传输到所述局部信号线和所述互补局部信号线，在所述空闲时段将所述第二电压传输到所述局部信号线和所述互补局部信号线，其中，所述第二电压小于所述第一电压。
在本公开的一个示例性实施例中，所述预充电模块包括：第一晶体管，第一端连接所述预设电压源，第二端连接所述局部信号线，控制端连接预充电信号线；第二晶体管，第一端连接所述预设电压源，第二端连接互补局部信号线，控制端连接所述预充电信号线；第三晶体管，第一端连接所述局部信号线，第二端连接所述互补局部信号线，控制端连接所述预充电信号线。
在本公开的一个示例性实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管均为N型晶体管。
在本公开的一个示例性实施例中，还连接互补全局信号线，读控制信号线、写控制信号线，所述读控制信号线用于传输读控制信号，所述写控制信号线用于传输写控制信号，所述读写转换电路还包括：第一读写控制模块，连接所述局部信号线、所述互补局部信号线、所述全局信号线、所述读控制信号线、所述写控制信号线，用于在所述写控制信号为使能状态时，将所述全局信号线上的信号传输到所述局部信号线上，以及，在所述读控制信号为使能状态、所述互补局部信号线传输第一信号时，对所述全局信号线输出第二信号，所述第二信号与所述第一信号反相；第二读写控制模块，连接所述局部信号线、所述互补局部信号线、所述互补全局信号线、所述读控制信号线、所述写控制信号线，用于在所述写控制信号为使能状态时，将所述互补全局信号线上的信号传输到所述互补局部信号线上，以及，在所述读控制信号为使能状态、所述局部信号线传输第一信号时，输出第二信号至所述互补全局信号线。
在本公开的一个示例性实施例中，所述第一读写控制模块包括：第四晶体管，第一端连接所述局部信号线，第二端连接所述全局信号线，控制端连接所述写控制信号线；第五晶体管，第一端连接所述全局信号线，控制端连接所述互补局部信号线；第六晶体管，第一端连接所述第五晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述读控制信号线；所述第二读写控制模块包括：第七晶体管，第一端连接所述互补局部信号线，第二端连接所述互补全局信号线，控制端连接所述写控制信号线；第八晶体管，第一端连接所述互补全局信号线，控制端连接所述局部信号线；第九晶体管，第一端连接所述第八晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述读控制信号线。
在本公开的一个示例性实施例中，读写转换电路还包括：第二信号控制模块，第一端连接所述第一读写控制模块和所述第二读写控制模块，第二端用于接收所述第二信号，受控于预设使能信号，用于在所述预设使能信号为使能状态时，将所述第二信号传输给所述第一读写控制模块和所述第二读写控制模块。
在本公开的一个示例性实施例中，所述第二信号控制模块包括：第十晶体管，第一端 连接所述第一读写控制模块和所述第二读写控制模块，第二端用于接收所述第二信号，控制端用于接收所述预设使能信号。
在本公开的一个示例性实施例中，所述第二信号为低电平，所述第一信号为高电平。
在本公开的一个示例性实施例中，还连接读控制信号线、写控制信号线，所述读控制信号线用于传输读控制信号，所述写控制信号线用于传输写控制信号，所述读写转换电路还包括：读控制模块，连接所述全局信号线、所述互补局部信号线、所述读控制信号线，用于在所述互补局部信号线传输第一信号、所述读控制信号为使能状态时，输出第二信号至所述全局信号线；第一写控制模块，连接所述全局信号线、所述局部信号线和所述写控制信号线，用于在所述写控制信号为使能状态时，将所述全局信号线上的信号传输到所述局部信号线上；第二写控制模块，连接所述全局信号线、所述互补局部信号线、所述写控制信号线，用于在所述写控制信号为使能状态、所述全局信号线传输第一信号时，输出第二信号至所述互补局部信号线。
在本公开的一个示例性实施例中，所述读写转换电路还包括：读写辅助模块，连接所述第一写控制模块、所述局部信号线、所述互补局部信号线，用于在所述写控制信号为使能状态、所述全局信号线为第二信号时，输出第一信号至所述互补局部信号线；所述读写辅助模块还用于在所述读控制信号为使能状态时，放大所述局部信号线和所述互补局部信号线传输的信号。
在本公开的一个示例性实施例中，所述读写辅助模块包括：第二信号辅助模块，接收所述第二信号，受控于预设使能信号，用于在所述预设使能信号为使能状态、所述局部信号线传输的电压大于所述互补局部信号线传输的电压时，将所述第二信号传输给所述互补局部信号线；在所述预设使能信号为使能状态、所述局部信号线传输的电压小于所述互补局部信号线传输的电压时，将所述第二信号传输给所述局部信号线。
在本公开的一个示例性实施例中，所述读写辅助模块还连接所述预设电压源，所述预设电压源用于在所述读控制信号为使能状态时提供第一电压，所述读写辅助模块还用于在所述局部信号线传输的电压大于所述互补局部信号线传输的电压时，输出所述第一信号至所述局部信号线，在所述局部信号线传输的电压小于所述互补局部信号线传输的电压时，输出所述第一信号至所述互补局部信号线，所述第一信号等于所述第一电压。
在本公开的一个示例性实施例中，所述读控制模块包括第四晶体管，所述第四晶体管的第一端连接所述局部信号线，第二端连接所述全局信号线，控制端连接所述写控制信号线；所述第一写控制模块包括：第五晶体管，第一端连接所述全局信号线控制端连接所述互补局部信号线；第六晶体管，第一端连接所述第五晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述读控制信号线；所述第二写控制模块包括：第十一晶体管，第一端连接所述互补局部信号线，控制端连接所述全局信号线；第十二晶体管，第一端连接所述第十一晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述写控制信号线。
在本公开的一个示例性实施例中，所述读写辅助模块包括：第十三晶体管，第一端连接所述预设电压源，第二端连接所述互补局部信号线，控制端连接所述局部信号线；第十四晶体管，第一端连接所述预设电压源，第二端连接所述局部信号线，控制端连接所述互补局部信号线；第十五晶体管，第一端连接所述局部信号线，第二端用于接收第二信号，控制端连接所述互补局部信号线；第十六晶体管，第一端连接所述互补局部信号线，第二端用于接收第二信号，控制端连接所述局部信号线。
在本公开的一个示例性实施例中，所述第二信号辅助模块包括：第十七晶体管，第一端连接所述第十五晶体管的第二端和所述第十六晶体管的第二端，第二端用于接收第二信号，控制端用于接收预设使能信号，用于在所述预设使能信号为使能状态时，输出所述第二信号至所述第十五晶体管和所述第十六晶体管。
在本公开的一个示例性实施例中，所述预设电压源同时连接多个读写转换电路。
在本公开的一个示例性实施例中，所述预设电压源设置在行译码及控制电路中，所述预设电压源包括：第一开关元件，第一端连接所述第一电压，第二端连接所述预设电压源的输出端，控制端连接第一电压输出控制信号；第二开关元件，第一端连接所述第二电压，第二端连接所述预设电压源的输出端，控制端连接第二电压输出控制信号；电压切换单元，连接所述第一开关元件和所述第二开关元件，用于在读写间隙输出所述第一电压输出控制信号，和在空闲时段输出第二电压输出控制信号。
在本公开的一个示例性实施例中，所述预充电模块设置在灵敏放大器阵列中。
根据本公开的第二方面，提供一种存储器，包括：多个存储器阵列，相邻两个所述存储器阵列之间均设置有灵敏放大器阵列，每个所述灵敏放大器阵列连接相邻两个所述存储器阵列；如上任一项所述的读写转换电路，连接全局信号线，且通过局部信号线和互补局部信号线连接所述灵敏放大器阵列；行译码及控制电路，设置有预设电压源，所述预设电压源用于对所述读写转换电路输出第一电压和第二电压。
本公开实施例通过修改读写转换电路的电路结构，设置一个读写转换电路连接不同的电源电压，并通过控制时序的调整使得该读写转换电路在不同工作阶段连接不同的电源电压、实现不同的功能，可以使读写转换电路(LSA)的两部分合为一体，减少读写转换电路布局面积。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中读写转换电路的示意图。
图2是本公开示例性实施例中读写转换电路的结构示意图。
图3是本公开一个实施例中预充电模块的电路图。
图4是本公开一个实施例中预设电压源的示意图。
图5是本公开一个实施例中读写转换电路的示意图。
图6A和图6B分别是图5所示读写转换电路的两个电路实施例的示意图。
图7是本公开另一个实施例中读写转换电路的示意图。
图8是图7所示读写转换电路的一个电路实施例的示意图。
图9是图7所示读写转换电路的一个实施例的示意图。
图10是图9所示读写转换电路的一个电路示意图。
图11是图9所示读写转换电路的一个实施例的示意图。
图12是本公开示例性实施例提供的存储器的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图2是本公开示例性实施例中读写转换电路的结构示意图。
参考图2，读写转换电路200连接全局信号线Gdata，且通过局部信号线Ldata和互补局部信号线Ldata#连接灵敏放大器阵列SA，用于在接收到读控制信号Rd时将局部信号线Ldata上的信号传输到全局信号线Gdata，以及在接收到写控制信号Wr时将全局信号线Gdata上的信号传输到局部信号线Ldata，可以包括：
预充电模块1，连接预设电压源2、局部信号线Ldata和互补局部信号线Ldata#，预设电压源1用于在读写间隙提供第一电压Vcc，以及在空闲时段提供第二电压VEQ，在 读写间隙将第一电压Vcc传输到局部信号线Ldata和互补局部信号线Ldata#，在空闲时段将第二电压VEQ传输到局部信号线Ldata和互补局部信号线Ldata#，其中，第二电压VEQ小于第一电压Vcc。
在本公开实施例中，预充电模块1设置在灵敏放大器阵列SA中。
相比于现有技术将读写转换电路分为两部分，本公开实施例通过能够提供两个电压的预充电模块1，在不同工作状态下对局部信号线Ldata和互补局部信号线Ldata#传输不同电压，可以减少读写转换电路的元件数量和布局面积。
下面，对本公开实施例进行详细描述。
图3是本公开一个实施例中预充电模块的电路图。
参考图3，在一个实施例中，预充电模块1包括：
第一晶体管M1，第一端连接预设电压源2，第二端连接局部信号线Ldata，控制端连接预充电信号线Eq；
第二晶体管M2，第一端连接预设电压源2，第二端连接互补局部信号线Ldata#，控制端连接预充电信号线Eq；
第三晶体管M3，第一端连接局部信号线Ldata，第二端连接互补局部信号线Ldata#，控制端连接预充电信号线Eq。
其中，预充电信号线Eq用于传输预充电信号，预充电信号用于控制在不同工作状态下实现对局部信号线Ldata和互补局部信号线Ldata#的电压设置。在预充电信号为高电平时，第一晶体管M1、第二晶体管M2、第三晶体管M3均可以为N型晶体管，以响应预充电信号，设置局部信号线Ldata和互补局部信号线Ldata#相等，且均等于第一电压Vcc或第二电压VEQ。
在其他实施例中，预充电模块1还可以通过其他元件实现，本公开对此不作特殊限制。
图4是本公开一个实施例中预设电压源的示意图。
参考图4，在本公开实施例中，预设电压源2设置在行译码及控制电路(X Decoder，XDEC)中，预设电压源2包括：
第一开关元件K1，第一端连接第一电压，第二端连接预设电压源2的输出端，控制端连接第一电压输出控制信号；
第二开关元件K2，第一端连接第二电压，第二端连接预设电压源2的输出端，控制端连接第二电压输出控制信号EN1；
电压切换单元21，连接第一开关元件K1和第二开关元件K2，用于在读写间隙输出第一电压输出控制信号EN1，和在空闲时段输出第二电压输出控制信号EN2。
预设电压源2的输出端输出的电压可以标记为模式电压VLSAloc，由上述实施例可知，模式电压VLSAloc在读写间隙等于第一电压Vcc，在空闲时段等于第二电压VEQ。
电压切换单元21可以为XDEC中的控制器，根据电压切换单元21输出的第一电压输出控制信号EN1以及第二电压输出控制信号EN2种类的不同，第一开关元件K1和第 二开关元件K2可以通过晶体管或其他元件实现。在图4所示实施例中，第一开关元件K1和第二开关元件K2均为N型晶体管，在其他实施例中，第一开关元件K1和第二开关元件K2也可以为其他元件。
在本公开实施例中，预设电压源2同时连接多个读写转换电路，也即同时连接多个预充电模块1。
通过使用设置在XDEC的预设电压源2在不同工作时段提供第一电压Vcc和第二电压VEQ，可以通过一个预充电模块1实现读写转换电路的两种功能，每个读写转换模块可以仅设置一个预充电模块1，仅在SA阵列中设置读写转换模块即可，无需在SWC电路中设置读写转换模块的另一个部分(现有技术中此部分通常为受控于对应两个工作状态的控制信号的两套电压传输电路)，无需在布局时考虑两个电压传输电路的设置和面积，能够极大节省读写转换电路的元件数量和布局面积。
图5是本公开一个实施例中读写转换电路的示意图。
参考图5，在一个实施例中，读写转换电路500在读写转换电路200的基础上，还连接互补全局信号线Gdata#，读控制信号线、写控制信号线，读控制信号线用于传输读控制信号Rd，写控制信号线用于传输写控制信号Wr，读写转换电路500还包括：
第一读写控制模块51，连接局部信号线Ldata、互补局部信号线Ldata#、全局信号线Gdata、读控制信号线Rd、写控制信号线Wr，用于在写控制信号为使能状态时，将全局信号线Gdata上的信号传输到局部信号线Ldata上，以及，在读控制信号为使能状态、互补局部信号线Ldata#传输第一信号S1时，对全局信号线Gdata输出第二信号S2，第二信号S2与第一信号S1反相；
第二读写控制模块52，连接局部信号线Ldata、互补局部信号线Ldata#、互补全局信号线Gdata#、读控制信号线Rd、写控制信号线Wr，用于在写控制信号为使能状态时，将互补全局信号线Gdata#上的信号传输到互补局部信号线Ldata#上，以及，在读控制信号为使能状态、局部信号线Ldata传输第一信号S1时，输出第二信号S2至互补全局信号线Gdata#。
图6A和图6B分别是图5所示读写转换电路的两个电路实施例的示意图。
参考图6A，在一个实施例中，第一读写控制模块51可以包括：
第四晶体管M4，第一端连接局部信号线Ldata，第二端连接全局信号线Gdata，控制端连接写控制信号线Wr；
第五晶体管M5，第一端连接全局信号线Gdata，控制端连接互补局部信号线Ldata#；
第六晶体管M6，第一端连接第五晶体管M5的第二端，第二端用于接收第二信号S2，控制端连接读控制信号线Rd；
第二读写控制模块52可以包括：
第七晶体管M7，第一端连接互补局部信号线Ldata#，第二端连接互补全局信号线Gdata#，控制端连接写控制信号线Wr；
第八晶体管M8，第一端连接互补全局信号线Gdata#，控制端连接局部信号线Ldata；
第九晶体管M9，第一端连接第八晶体管M8的第二端，第二端用于接收第二信号S2，控制端连接读控制信号线Rd。
图6A所示实施例的工作原理是：
在读写间隙，进入预充电阶段，预充电信号为使能状态，第一晶体管M1、第二晶体管M2导通，局部信号线Ldata和互补局部信号线Ldata#上信号相等，均等于第一电压Vcc，表现为逻辑电平1。接下来，预充电信号进入失效状态，结束预充电阶段。
当读控制信号为使能状态时，写控制信号为失效状态，第六晶体管M6、第九晶体管M9导通。此时第五晶体管M5的栅极受互补局部信号线Ldata#控制，第八晶体管M8的栅极受局部信号线Ldata控制。
当局部信号线Ldata被灵敏放大器设置为第一信号(逻辑电平1)、互补局部信号线Ldata#被灵敏放大器设置为第二信号(逻辑电平0)时，第五晶体管M5关闭，第八晶体管M8导通，互补全局信号线Gdata#通过导通的第八晶体管M8和第九晶体管M9接地，表现为逻辑电平0。互补全局信号线Gdata#的状态与互补局部信号线Ldata#的状态相同。
当局部信号线Ldata被灵敏放大器设置为第二信号(逻辑电平0)、互补局部信号线Ldata#被灵敏放大器设置为第一信号(逻辑电平1)时，第五晶体管M5导通，第八晶体管M8关闭，全局信号线Gdata通过导通的第五晶体管M5和第六晶体管M6接地，体现为逻辑电平0。全局信号线Gdata的状态与局部信号线Ldata的状态相同。
由此，灵敏放大器传输到局部信号线Ldata和互补局部信号线Ldata#上的数据通过读写转换电路对应传输到全局信号线Gdata和互补全局信号线Gdata#上。
当写控制信号为使能状态时，读控制信号为失效状态，此时第四晶体管M4、第七晶体管M7导通，全局信号线Gdata的状态与局部信号线Ldata的状态相同，互补全局信号线Gdata#的状态与互补局部信号线Ldata#的状态相同。全局信号线Gdata和互补全局信号线Gdata#上的数据通过读写转换电路对应传输到局部信号线Ldata和互补局部信号线Ldata#上，再通过局部信号线Ldata和互补局部信号线Ldata#传输到灵敏放大器。
在空闲时段(例如结束读写过程时)，预充电阶段结束后，第三晶体管M3关闭，局部信号线Ldata和互补局部信号线Ldata#的电压相等，均等于低于第一电压Vcc的第二电压VEQ，此时读控制信号、写控制信号均为失效状态，第一读写控制模块51、第二读写控制模块52均不工作，电路运行在较低功耗下。
参考图6B，在一个实施例中，读写转换电路还可以包括：
第二信号控制模块61，第一端连接第一读写控制模块51和第二读写控制模块52，第二端用于接收第二信号S2，受控于预设使能信号En，用于在预设使能信号En为使能状态时，将第二信号S2传输给第一读写控制模块51和第二读写控制模块52。
在图6B所示实施例中，第二信号控制模块61可以包括：
第十晶体管M10，第一端连接第一读写控制模块51和第二读写控制模块52，第二端 用于接收第二信号S2，控制端用于接收预设使能信号En。在图6所示实施例中，第二信号S2等于0电位即逻辑电平0，第一信号S2等于逻辑电平1。
在图6A和图6B所示实施例中，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10均为N型晶体管，第二信号S2为逻辑电平0，第一信号S1为逻辑电平1。
图6A和图6B所示电路仅为示例，在其他实施例中，还可以通过其他逻辑电路实现如图6A和图6B所示电路的功能，当通过其他方式实现图6A和图6B所示电路的功能时，第一信号S1和第二信号S2也可以为其他关系，本公开对此不作特殊限制。
图7是本公开另一个实施例中读写转换电路的示意图。
参考图7，在一个实施例中，读写转换电路700在读写转换电路200的基础上，还连接读控制信号线Rd、写控制信号线Wr，读控制信号线Rd用于传输读控制信号，写控制信号线Wr用于传输写控制信号，读写转换电路还包括：
读控制模块71，连接全局信号线Gdata、互补局部信号线Ldata#、读控制信号线Rd，用于在互补局部信号线Ldata#传输第一信号S1、读控制信号为使能状态时，输出第二信号S2至全局信号线Gdata；
第一写控制模块72，连接全局信号线Gdata、局部信号线Ldata和写控制信号线Wr，用于在写控制信号为使能状态时，将全局信号线Gdata上的信号传输到局部信号线Ldata上；
第二写控制模块73，连接全局信号线Gdata、互补局部信号线Ldata#、写控制信号线Wr，用于在写控制信号为使能状态、全局信号线Gdata传输第一信号S1时，输出第二信号S2至互补局部信号线Ldata#。
图8是图7所示读写转换电路的一个电路实施例的示意图。
参考图8，在一个实施例中，读控制模块71包括第四晶体管M4，第四晶体管M4的第一端连接局部信号线Ldata，第二端连接全局信号线Gdata，控制端连接写控制信号线Wr；
第一写控制模块72包括：
第五晶体管M5，第一端连接全局信号线控制端连接互补局部信号线；
第六晶体管M6，第一端连接第五晶体管M5的第二端，第二端用于接收第二信号S2，控制端连接读控制信号线Rd；
第二写控制模块73包括：
第十一晶体管M11，第一端连接互补局部信号线，控制端连接全局信号线；
第十二晶体管M12，第一端连接第十一晶体管M11的第二端，第二端用于接收第二信号S2，控制端连接写控制信号线Wr。
在图8所示实施例中，第四晶体管M4、第五晶体管M5、第六晶体管M6、第十一晶体管M11、第十二晶体管M12均为N型晶体管，第一信号S1为逻辑电平1，第二信号 S2为逻辑电平0。
图8所示实施例的工作过程为：
在读写间隙，进入预充电阶段，预充电信号为使能状态，第一晶体管M1、第二晶体管M2导通，局部信号线Ldata和互补局部信号线Ldata#上信号相等，均等于第一电压Vcc，表现为逻辑电平1。接下来，预充电信号进入失效状态，结束预充电阶段。
当读控制信号为使能状态时，写控制信号为失效状态，第六晶体管M6导通。此时第五晶体管M5的栅极受互补局部信号线Ldata#控制。先将全局信号线Gdata预充为第一电压Vcc，表现为逻辑电平1，当互补局部信号线Ldata#被灵敏放大器设置为第二信号(逻辑电平0)时，第五晶体管M5关闭，则全局信号线Gdata保持为第一电压Vcc，表现为逻辑电平1。
当互补局部信号线Ldata#被灵敏放大器设置为第一信号(逻辑电平1)时，说明此时局部信号线Ldata被灵敏放大器设置为第二信号(逻辑电平0)，第五晶体管M5导通，全局信号线Gdata通过导通的第五晶体管M5和第六晶体管M6接地，体现为逻辑电平0。全局信号线Gdata的状态与局部信号线Ldata的状态相同。
当写控制信号为使能状态时，读控制信号为失效状态，此时第四晶体管M4导通，全局信号线Gdata的状态与局部信号线Ldata的状态相同，即全局信号线Gdata上的数据传输到局部信号线Ldata上，通过局部信号线Ldata传输到灵敏放大器中。
此时，如果全局信号线Gdata传输逻辑电平1，第十一晶体管M11导通，互补局部信号线Ldata#通过导通的第十一晶体管M11和第十二晶体管M12接地，体现为逻辑电平0，与局部信号线Ldata状态相反。如果全局信号线Gdata传输逻辑电平0，第十一晶体管M11关闭，互补局部信号线Ldata#仍保持预充电状态结束时的逻辑电平1，与局部信号线Ldata状态相反。由此，全局信号线Gdata的信号通过状态相反的局部信号线Ldata和互补局部信号线Ldata#传输到灵敏放大器。
在空闲时段，预充电阶段结束后，第三晶体管M3关闭，局部信号线Ldata和互补局部信号线Ldata#的电压相等，均等于低于第一电压Vcc的第二电压VEQ，此时读控制信号、写控制信号均为失效状态，读控制模块71、第一写控制模块72、第二写控制模块73均不工作，电路运行在较低功耗下。
图9是图7所示读写转换电路的一个实施例的示意图。
参考图9，在一个实施例中，读写转换电路900在读写转换电路700的基础上，还包括：
读写辅助模块91，连接第一写控制模块72、局部信号线Ldata、互补局部信号线Ldata#，用于在写控制信号为使能状态、全局信号线Gdata为第二信号S2时，输出第一信号S1至互补局部信号线Ldata#。
读写辅助模块91还用于在读控制信号Rd为使能状态时，放大局部信号线Ldata和互补局部信号线Ldata#传输的信号。
在一个实施例中，读写辅助模块91还连接预设电压源2，预设电压源2用于在读控制信号为使能状态时提供第一电压Vcc，读写辅助模块91还用于在局部信号线Ldata传输的电压大于互补局部信号线Ldata#传输的电压时，输出第一信号S1至局部信号线Ldata，在局部信号线Ldata传输的电压小于互补局部信号线Ldata#传输的电压时，输出第一信号S1至互补局部信号线Ldata#，第一信号S1等于第一电压Vcc。
图10是图9所示读写转换电路的一个电路示意图。
参考图10，在一个实施例中，读写辅助模块91可以包括：
第十三晶体管M13，第一端连接预设电压源2(模式电压VLSAloc)，第二端连接互补局部信号线Ldata#，控制端连接局部信号线Ldata；
第十四晶体管M14，第一端连接预设电压源2(模式电压VLSAloc)，第二端连接局部信号线Ldata，控制端连接互补局部信号线Ldata#；
第十五晶体管M15，第一端连接局部信号线Ldata，第二端用于接收第二信号S2，控制端连接互补局部信号线Ldata#；
第十六晶体管M16，第一端连接互补局部信号线Ldata#，第二端用于接收第二信号S2，控制端连接局部信号线Ldata。
在图10所示实施例中，第十三晶体管M13和第十四晶体管M14均为P型晶体管，第十五晶体管M15和第十六晶体管M16均为N型晶体管。第一信号S1为逻辑电平1，第二信号S2为逻辑电平0。
图10所示实施例的读写辅助模块91的工作过程为：
无论在读写间隙还是空闲时段，在预充电阶段结束后，第三晶体管M3关闭，如果局部信号线Ldata的电压高于互补局部信号线Ldata#的电压，第十四晶体管M14和第十六晶体管M16先导通，引起第十三晶体管M13和第十五晶体管M15关闭，连接第十四晶体管M14的第二端的局部信号线Ldata上的电压等于模式电压VLSAloc，连接第十六晶体管M16的第一端的互补局部信号线Ldata#上的电压等于第二信号S2，即逻辑电平0；相反，如果局部信号线Ldata的电压低于互补局部信号线Ldata#的电压，第十三晶体管M13和第十五晶体管M15先导通，引起第十四晶体管M14和第十六晶体管M16关闭，连接第十五晶体管M15的第一端的局部信号线Ldata上的电压等于第二信号S2，即逻辑电平0，连接第十三晶体管M13的第二端的互补局部信号线Ldata#上的电压等于模式电压VLSAloc。
由此，只要局部信号线Ldata和互补局部信号线Ldata#存在电压差，读写辅助模块91均能够将该电压差放大为模式电压VLSAloc。模式电压VLSAloc根据工作阶段而变，于此不再赘述。
图11是图9所示读写转换电路的一个实施例的示意图。
参考图11，在一个实施例中，读写转换电路还包括：
第二信号辅助模块111，接收第二信号S2，受控于预设使能信号En，用于在预设使 能信号En为使能状态、局部信号线Ldata传输的电压大于互补局部信号线Ldata#传输的电压时，将第二信号S2传输给互补局部信号线Ldata#；在预设使能信号En为使能状态、局部信号线Ldata传输的电压小于互补局部信号线Ldata#传输的电压时，将第二信号S2传输给局部信号线Ldata。
在图11所示实施例中，当第二信号辅助模块111与读写辅助模块91连接时，第二信号辅助模块111可以包括：
第十七晶体管M17，第一端连接第十五晶体管M15的第二端和第十六晶体管M16的第二端，第二端用于接收第二信号S2，控制端用于接收预设使能信号En，用于在预设使能信号En为使能状态时，输出第二信号S2至第十五晶体管M15和第十六晶体管M16。
在图11所示电路中，第十五晶体管M15和第十六晶体管M16均为N型晶体管，第五晶体管M5、第十一晶体管M11均为N型晶体管，第一信号S1为逻辑电平1，第二信号S2为逻辑电平0。
图12是本公开示例性实施例提供的存储器的示意图。
参考图12，存储器1200可以包括：
多个存储器阵列121，相邻两个存储器阵列之间均设置有灵敏放大器阵列122，每个灵敏放大器阵列122连接相邻两个存储器阵列121；
如图2～图11所示实施例的读写转换电路123，连接全局信号线Gdata，且通过局部信号线Ldata和互补局部信号线Ldata#连接灵敏放大器阵列122；行译码及控制电路XDEC，设置有预设电压源124，预设电压源124用于对读写转换电路123输出第一电压Vcc和第二电压VEQ。
在图12所示实施例中，读写转换电路123可以设置在灵敏放大器阵列122之中，与灵敏放大器阵列122连接。
本公开实施例提供的读写转换电路以及应用该读写转换电路的存储器，通过设置在两个工作状态下提供两种电压的预设电压源连接多个读写转换电路的预充电模块，使读写转换电路仅设置一个预充电模块即可以在两种工作状态下将局部信号线/互补局部信号线设置为第一电压和第二电压，从而可以减少读写转换电路的元件数量、降低电路复杂度，将读写转换电路仅设置在灵敏放大器阵列中，减小整个存储电路的元件数量和元件布局面积，缩小存储器的体积。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或 惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。
工业实用性
本公开实施例通过修改读写转换电路的电路结构，设置一个读写转换电路连接不同的电源电压，并通过控制时序的调整使得该读写转换电路在不同工作阶段连接不同的电源电压、实现不同的功能，可以使读写转换电路(LSA)的两部分合为一体，减少读写转换电路布局面积。

Claims (19)

  1. 一种读写转换电路，连接全局信号线，且通过局部信号线和互补局部信号线连接灵敏放大器阵列，用于在接收到读控制信号时将所述局部信号线上的信号传输到所述全局信号线，以及在接收到写控制信号时将所述全局信号线上的信号传输到所述局部信号线，所述读写转换电路包括：
    预充电模块，连接预设电压源、所述局部信号线和互补局部信号线，所述预设电压源用于在读写间隙提供第一电压，以及在空闲时段提供第二电压，所述预充电模块用于在读写间隙将所述第一电压传输到所述局部信号线和所述互补局部信号线，在所述空闲时段将所述第二电压传输到所述局部信号线和所述互补局部信号线，
    其中，所述第二电压小于所述第一电压。
  2. 如权利要求1所述的读写转换电路，其中，所述预充电模块包括：
    第一晶体管，第一端连接所述预设电压源，第二端连接所述局部信号线，控制端连接预充电信号线；
    第二晶体管，第一端连接所述预设电压源，第二端连接互补局部信号线，控制端连接所述预充电信号线；
    第三晶体管，第一端连接所述局部信号线，第二端连接所述互补局部信号线，控制端连接所述预充电信号线。
  3. 如权利要求2所述的读写转换电路，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管均为N型晶体管。
  4. 如权利要求1所述的读写转换电路，其中，还连接互补全局信号线，读控制信号线、写控制信号线，所述读控制信号线用于传输读控制信号，所述写控制信号线用于传输写控制信号，所述读写转换电路还包括：
    第一读写控制模块，连接所述局部信号线、所述互补局部信号线、所述全局信号线、所述读控制信号线、所述写控制信号线，用于在所述写控制信号为使能状态时，将所述全局信号线上的信号传输到所述局部信号线上，以及，在所述读控制信号为使能状态、所述互补局部信号线传输第一信号时，对所述全局信号线输出第二信号，所述第二信号与所述第一信号反相；
    第二读写控制模块，连接所述局部信号线、所述互补局部信号线、所述互补全局信号线、所述读控制信号线、所述写控制信号线，用于在所述写控制信号为使能状态时，将所述互补全局信号线上的信号传输到所述互补局部信号线上，以及，在所述读控制信号为使能状态、所述局部信号线传输第一信号时，输出第二信号至所述互补全局信号线。
  5. 如权利要求4所述的读写转换电路，其中，所述第一读写控制模块包括：
    第四晶体管，第一端连接所述局部信号线，第二端连接所述全局信号线，控制端连接所述写控制信号线；
    第五晶体管，第一端连接所述全局信号线，控制端连接所述互补局部信号线；
    第六晶体管，第一端连接所述第五晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述读控制信号线；
    所述第二读写控制模块包括：
    第七晶体管，第一端连接所述互补局部信号线，第二端连接所述互补全局信号线，控制端连接所述写控制信号线；
    第八晶体管，第一端连接所述互补全局信号线，控制端连接所述局部信号线；
    第九晶体管，第一端连接所述第八晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述读控制信号线。
  6. 如权利要求4所述的读写转换电路，其中，还包括：
    第二信号控制模块，第一端连接所述第一读写控制模块和所述第二读写控制模块，第二端用于接收所述第二信号，受控于预设使能信号，用于在所述预设使能信号为使能状态时，将所述第二信号传输给所述第一读写控制模块和所述第二读写控制模块。
  7. 如权利要求6所述的读写转换电路，其中，所述第二信号控制模块包括：
    第十晶体管，第一端连接所述第一读写控制模块和所述第二读写控制模块，第二端用于接收所述第二信号，控制端用于接收所述预设使能信号。
  8. 如权利要求4～7任一项所述的读写转换电路，其中，所述第二信号为低电平，所述第一信号为高电平。
  9. 如权利要求1所述的读写转换电路，其中，还连接读控制信号线、写控制信号线，所述读控制信号线用于传输读控制信号，所述写控制信号线用于传输写控制信号，所述读写转换电路还包括：
    读控制模块，连接所述全局信号线、所述互补局部信号线、所述读控制信号线，用于在所述互补局部信号线传输第一信号、所述读控制信号为使能状态时，输出第二信号至所述全局信号线；
    第一写控制模块，连接所述全局信号线、所述局部信号线和所述写控制信号线，用于在所述写控制信号为使能状态时，将所述全局信号线上的信号传输到所述局部信号线上；
    第二写控制模块，连接所述全局信号线、所述互补局部信号线、所述写控制信号线，用于在所述写控制信号为使能状态、所述全局信号线传输第一信号时，输出第二信号至所述互补局部信号线。
  10. 如权利要求9所述的读写转换电路，其中，所述读写转换电路还包括：
    读写辅助模块，连接所述第一写控制模块、所述局部信号线、所述互补局部信号线，用于在所述写控制信号为使能状态、所述全局信号线为第二信号时，输出第一信号至所述互补局部信号线；
    所述读写辅助模块还用于在所述读控制信号为使能状态时，放大所述局部信号线和所述互补局部信号线传输的信号。
  11. 如权利要求10所述的读写转换电路，其中，所述读写辅助模块包括：
    第二信号辅助模块，接收所述第二信号，受控于预设使能信号，用于在所述预设使能信号为使能状态、所述局部信号线传输的电压大于所述互补局部信号线传输的电压时，将所述第二信号传输给所述互补局部信号线；在所述预设使能信号为使能状态、所述局部信号线传输的电压小于所述互补局部信号线传输的电压时，将所述第二信号传输给所述局部信号线。
  12. 如权利要求10所述的读写转换电路，其中，所述读写辅助模块还连接所述预设电压源，所述预设电压源用于在所述读控制信号为使能状态时提供第一电压，所述读写辅助模块还用于在所述局部信号线传输的电压大于所述互补局部信号线传输的电压时，输出所述第一信号至所述局部信号线，在所述局部信号线传输的电压小于所述互补局部信号线传输的电压时，输出所述第一信号至所述互补局部信号线，所述第一信号等于所述第一电压。
  13. 如权利要求9所述的读写转换电路，其中，
    所述读控制模块包括第四晶体管，所述第四晶体管的第一端连接所述局部信号线，第二端连接所述全局信号线，控制端连接所述写控制信号线；
    所述第一写控制模块包括：第五晶体管，第一端连接所述全局信号线控制端连接所述互补局部信号线；第六晶体管，第一端连接所述第五晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述读控制信号线；
    所述第二写控制模块包括：第十一晶体管，第一端连接所述互补局部信号线，控制端连接所述全局信号线；第十二晶体管，第一端连接所述第十一晶体管的第二端，第二端用于接收所述第二信号，控制端连接所述写控制信号线。
  14. 如权利要求10所述的读写转换电路，其中，所述读写辅助模块包括：
    第十三晶体管，第一端连接所述预设电压源，第二端连接所述互补局部信号线，控制端连接所述局部信号线；
    第十四晶体管，第一端连接所述预设电压源，第二端连接所述局部信号线，控制端连接所述互补局部信号线；
    第十五晶体管，第一端连接所述局部信号线，第二端用于接收第二信号，控制端连接所述互补局部信号线；
    第十六晶体管，第一端连接所述互补局部信号线，第二端用于接收第二信号，控制端连接所述局部信号线。
  15. 如权利要求11所述的读写转换电路，其中，所述第二信号辅助模块包括：
    第十七晶体管，第一端连接所述第十五晶体管的第二端和所述第十六晶体管的第二端，第二端用于接收第二信号，控制端用于接收预设使能信号，用于在所述预设使能信号为使能状态时，输出所述第二信号至所述第十五晶体管和所述第十六晶体管。
  16. 如权利要求1所述的读写转换电路，其中，所述预设电压源同时连接多个读写转换电路。
  17. 如权利要求1所述的读写转换电路，其中，所述预设电压源设置在行译码及控制电路中，所述预设电压源包括：
    第一开关元件，第一端连接所述第一电压，第二端连接所述预设电压源的输出端，控制端连接第一电压输出控制信号；
    第二开关元件，第一端连接所述第二电压，第二端连接所述预设电压源的输出端，控制端连接第二电压输出控制信号；
    电压切换单元，连接所述第一开关元件和所述第二开关元件，用于在读写间隙输出所述第一电压输出控制信号，和在空闲时段输出第二电压输出控制信号。
  18. 如权利要求1所述的读写转换电路，其中，所述预充电模块设置在灵敏放大器阵列中。
  19. 一种存储器，包括：
    多个存储器阵列，相邻两个所述存储器阵列之间均设置有灵敏放大器阵列，每个所述灵敏放大器阵列连接相邻两个所述存储器阵列；
    如权利要求1～18任一项所述的读写转换电路，连接全局信号线，且通过局部信号线和互补局部信号线连接所述灵敏放大器阵列；
    行译码及控制电路，设置有预设电压源，所述预设电压源用于对所述读写转换电路输出第一电压和第二电压。
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