CN113395465A - 存储单元的数据读取方法 - Google Patents

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Abstract

本发明提供一种存储单元的数据读取方法，通过读取电路对位线充电与存储单元对位线放电进行并行操作，加大位线之间的目标电压差，进而增大放大器的输入端电压差，提高存储单元的数据读取频率，提升数据读取速度，提高数据读取能力，方法简单易于实现，可操作性强，此外还可以降低低频下数据读取时的功耗和噪声，改善芯片整体性能。

Description

存储单元的数据读取方法
技术领域
本发明涉及一种存储单元的数据读取方法。
背景技术
在现有的便携式电子设备中，普遍用到存储单元进行数据存储和读取。例如，在CIS(CMOS Image Sensor)芯片中，像素单元会将曝光量转化成电信号PXD，可以反映曝光量的多少；同时，设计中会生成一斜坡信号RAMP，当斜坡信号开始上升或下降时，计数器开始计数。比较PXD信号与RAMP信号的大小，当二者的值相等时，把该时刻计数器的值记录在存储单元中。这一过程结束之后，芯片的控制模块可以再将存储单元中的数据读取出来并进行后续处理。
现有技术的存储单元的读出电路如图1所示，包括预充模块，存储单元和放大器模块三部分，以静态随机存储器（SRAM）为例，这三部分的电路分别如图2-图4所示。在数据读取过程中，首先使能预充模块，将位线BL/BLB的值充电到高电压；再将字线WL信号置高，把存储单元中的数据读出，使得BL/BLB的电压有一定的电压差；最后把电压差传给放大器模块，电压差被放大后即可实现数据的读出。
数据读取过程如下：图3中的存储单元在数据写入时，外围电路（未示出）把BL和BLB信号分别置为相反的值，如1和0，然后把WL信号置为1，此时BL/BLB的值就可以写入到BIT和BITB点存储起来；在数据读出时，首先要把图2中的充电管P3、P4的栅极控制电压PRCHB信号置为0，在P2/P3/P4管把BL/BLB信号都拉到高电压后把PRCHB信号置为1，然后再把WL信号置为1，假设此时BIT/BITB点的电压分别为1和0，则BLB上的电荷会从N3和N0的通道流出，而此时因为BITB点电压为0，N1处于截止状态，BL电压不变。因此在WL置为1的期间，BL与BLB的电压会有一定的压差。
如图4所示，BLSWB是P5管的栅极控制电压信号，位线BL/BLB的电压经由P5管传递给放大器的输入信号DL/DLB；SACHB是P7管的栅极控制电压信号，电源经由P7管给放大器的输入信号DL/DLB充电；SAEN是放大器SA的使能信号。当BLSWB为0且SACHB为1时，BL/BLB的电压通过P5/P6管传到DL/DLB上；在BL/BLB电压传递给DL/DLB点之后，将SAEN置为1，使能放大器SA，放大器SA会将DL/DLB的电压差放大，将两者的电压分别拉成逻辑1和0，可以进行后续处理，完成数据读出的过程；读出过程完成后，将SACHB置为1，SAEN置为0，电源通过P7/P8将DL/DLB点的电位充到电源电压。
具体的时序如图5所示。在t51-t52时间段，PRCHB为0，将BL/BLB充电到高；在t52-t54时间段，PRCHB为1，停止充电，字线WL<0>为1，给BL/BLB放电，图3中假设BIT/BITB分别为1/0，则放电后BL的电压高于BLB；在t53-t54时间段，将BLSWB置为0，使得BL/BLB的值传递给DL/DLB；在t53-t55时间段，将SACHB置为1，停止从VDD向DL/DLB充电；在t54-t55时间段，将SAEN置为1，使能放大器，把DL/DLB拉到逻辑1/0。t51-t54时间段为一个周期，t54时间后重复上一周期的时序。
随着目前便携式电子设备对CIS芯片的像素数量和帧率的要求逐渐提升，芯片设计中对数据存储及读取的频率要求也越来越高。在数据写入存储单元时，存储单元内部节点的负载较小，写入过程较为容易；而由于位线上连接的存储单元较多，位线本身较长，当在较高的频率下读取数据时，位线上电压的下降幅度有限，无法达到放大器的工作范围，进而无法准确地读取数据，因此存储单元的数据读取频率越来越成为制约芯片工作速度的瓶颈。而当在较低的频率下读取数据时，位线上电压的下降幅度可能较大，远远超过放大器的工作范围，使得读取电路功耗较大；同时由于电压的变化幅度过大，还可能会引起较大的噪声。
现有的提高存储单元数据读取速度的方法主要有以下两种：
一种是从存储单元的结构出发，增大读取电流，在相同的读取时间内加大一组位线的电压差值；
另外一种是从位线的结构出发，通过合理的分组和拆分，减少一条位线上连接存储单元的数量，或减短位线的长度，从而降低位线的寄生电容和电阻大小，可以加大读取时一组位线的电压差值。
然而，上述两种方法是对存储单元电路本身或者位线的空间结构进行优化，需要针对具体的要求进行设计，方法较为复杂难实现，通用性相对较差，而且现有的方法在提高数据读取极限频率的同时，没有降低低频读取数据时电路的功耗和噪声，仍然存在功耗高，噪声大，进而影响芯片整体性能的问题。
发明内容
本发明的目的在于提供一种存储单元的数据读取方法，提升数据读取速度，提高数据读取能力，方法简单易于实现，可操作性强，降低低频下数据读取时的功耗和噪声，改善芯片整体性能。
基于以上考虑，本发明提供一种存储单元的数据读取方法，所述存储单元在读取数据时，读取电路对位线充电与存储单元对位线放电进行并行操作，以提升数据读取性能。
优选的，通过设置读取电路充电能力与存储单元放电能力的比例，加大位线之间的目标电压差，以提升数据读取速度，提高数据读取能力。
优选的，在充电阶段，电源通过充电管给位线充电；在放电阶段，位线上有放电电流，两条位线上放电电流的大小取决于存储单元内存储的值；两条位线之间连接一平衡管。
优选的，所述平衡管在数据读取过程中处于常通状态。
优选的，在充电阶段平衡管加快充电速度，在放电阶段平衡管限制所述位线之间的目标电压差。
优选的，所述充电管为NMOS管，其充电速度与位线电压相关，位线电压较低时充电速度较快。
优选的，所述NMOS管在放电阶段限制所述位线的最低电压，以避免连续读取相同数据后所述位线被放电到更低电位。
本发明的存储单元的数据读取方法，通过读取电路对位线充电与存储单元对位线放电进行并行操作，加大位线之间的目标电压差，进而增大放大器的输入端电压差，提高存储单元的数据读取频率，提升数据读取速度，提高数据读取能力，方法简单易于实现，可操作性强，此外还可以降低低频下数据读取时的功耗和噪声，改善芯片整体性能。
附图说明
通过参照附图阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为现有技术的存储单元的读取电路的示意图；
图2为图1中的预充模块的电路图；
图3为图1中的存储单元的电路图；
图4为图1中的放大器模块的电路图；
图5为现有技术的存储单元的数据读取方法的电压波形图；
图6为根据本发明实施例一的存储单元的数据读取方法的电压波形图；
图7为根据本发明实施例二的预充模块的电路图；
图8为图7中的控制电压PRCH的电压波形图；
图9为根据本发明实施例二的存储单元的数据读取方法的电压波形图。
在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。
具体实施方式
为解决上述现有技术中的问题，本发明提供一种存储单元的数据读取方法，通过读取电路对位线充电与存储单元对位线放电进行并行操作，加大位线之间的目标电压差，进而增大放大器的输入端电压差，提高存储单元的数据读取频率，提升数据读取速度，提高数据读取能力，方法简单易于实现，可操作性强，此外还可以降低低频下数据读取时的功耗和噪声，改善芯片整体性能。
在以下优选的实施例的具体描述中，将参考构成本发明一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本发明的特定的实施例。示例的实施例并不旨在穷尽根据本发明的所有实施例。可以理解，在不偏离本发明的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本发明的范围由所附的权利要求所限定。
本发明提供一种存储单元的数据读取方法，通过读取电路对位线充电与存储单元对位线放电进行并行操作，也就是说，存储单元在读取数据时，位线充电的同时也会放电（具体的，在充电阶段，电源通过充电管给位线充电；在放电阶段，位线上有放电电流，两条位线上放电电流的大小取决于存储单元内存储的值），在同时充放电结束后，两条位线之间已经有了一定的初始电压差，通过设置读取电路充电能力与存储单元放电能力的比例（例如通过调节充电电流大小和放电电流大小，充电时间长短和放电时间长短等方式调节充电能力和放电能力的比例），加大位线之间的目标电压差（即放电完成后的电压差），进而可以增大放大器的输入端电压差，从而提高存储单元的数据读取频率，提升数据读取速度，提高数据读取能力。
下面结合具体实施例对本发明进行详细阐述。
实施例一
图6示出根据本发明实施例一的存储单元的数据读取方法的电压波形图。相对于现有技术，本发明的该实施例仅对预充模块的时序进行改动，其他模块保持不变，新的数据读取时序如图6所示。在t61-t62时间段，PRCHB为0，对BL/BLB充电；在t62-t63时间段，字线WL<0>为1且PRCHB为0，存储单元同时充放电，由于放电时BL/BLB中只有一端主要放电，另外一端还是会被充到相对较高的电压；在t63-t64时间段，PRCHB为1，停止充电，字线WL<0>为1，给BL/BLB放电；在t64-t65时间段，将BLSWB置为0，使得BL/BLB的值传递给DL/DLB；在t64-t66时间段，将SACHB置为1，停止从VDD向DL/DLB充电；在t65-t66时间段，将SAEN置为1，使能放大器，把DL/DLB拉到逻辑1/0。t61-t65时间段为一个周期，t65时间后重复上一周期的时序。
本实施例的优点在于，在同时充放电阶段结束后，位线BL/BLB会产生一定的初始电压差
Figure 910563DEST_PATH_IMAGE001
，可以增大放电完成后的BL/BLB电压差，即图6中t65时刻的BL/BLB电压差大于图5中t54时刻的BL/BLB电压差，进而提高数据读取的极限频率；然而，本实施例的不足是，当连续读取相同的值时，同一条BL/BLB的初始电压差
Figure 234097DEST_PATH_IMAGE001
会逐渐增大，在连续读取相同值后再读取相反的值容易造成数据读取错误，而且BL/BLB在低频读取下的电压差也没有进行限制，使得低频读取数据时功耗和噪声仍然较大。
实施例二
针对实施例一的不足之处，对预充模块的电路进行了改进，如图7所示，其中，图2中的充电管P3/P4在图7中换成了NMOS管N4/N5，其充电速度与位线电压BL/BLB相关，位线电压较低时充电速度较快，相应的栅极的控制电压也换成了反相的电压PRCH，其电压值如图8所示。PRCH在不充电时的电压为电源电压VDD，在充电阶段时的电压为一更高电压Vhigh。BL/BLB间的平衡管P2仍为PMOS管，但栅极不接入充电信号，而是接入地信号VSS，使BL/BLB两端处于常通状态。
具体的时序如图9所示。与图5、图6的差别在于，在整个周期的t91-t94时间段中，字线WL<0>都为1，使得从VDD向BL/BLB充电的同时，BL/BLB还向地放电。由于放电时BL/BLB中只有一端主要放电，另外一端还是会被充到电源电压，在t92时刻BL/BLB两者会产生一定的初始电压差
Figure 27610DEST_PATH_IMAGE001
，电压差
Figure 145607DEST_PATH_IMAGE001
方向取决于BIT/BITB的值，与最终放电的方向一致，这样会增大放电完成后的BL/BLB电压差，即图9中t94时刻的BL/BLB的电压差大于图5中t54时刻的BL/BLB电压差。
在本实施例中，由于有N4/N5管的存在，且PRCH在非充电阶段电压为电源电压VDD，BL/BLB的电压会被限制在一定范围内，不会放电到更低的电压，通过调节N4/N5管的尺寸和PRCH信号的宽度，可以保证即使BL/BLB被放电到N4/N5限制到的最低电压时，在充电时也可以把二者充电回到最高电压。也就是说，通过使用NMOS管作为充电管在放电阶段限制所述位线的最低电压，可以避免连续读取相同数据后所述位线被放电到更低电位。而当存储单元在低频下读取时，由于N4/N5管的存在，BL/BLB的电压不会过低，进而降低了低频下数据读取时的功耗和噪声。另外，图7中两条位线之间的平衡管P2在数据读取过程中保持常通状态，在充电阶段平衡管可以加快充电速度，在放电阶段平衡管可以限制所述位线之间的目标电压差。
综上所述，本发明的存储单元的数据读取方法，通过读取电路对位线充电与存储单元对位线放电进行并行操作，加大位线之间的目标电压差，进而增大放大器的输入端电压差，提高存储单元的数据读取频率，提升数据读取速度，提高数据读取能力，方法简单易于实现，可操作性强，此外还可以降低低频下数据读取时的功耗和噪声，改善芯片整体性能。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (7)

1.一种存储单元的数据读取方法，其特征在于，所述存储单元在读取数据时，读取电路对位线充电与存储单元对位线放电进行并行操作，以提升数据读取性能。
2.根据权利要求1所述的存储单元的数据读取方法，其特征在于，通过设置读取电路充电能力与存储单元放电能力的比例，加大位线之间的目标电压差，以提升数据读取速度，提高数据读取能力。
3.根据权利要求1所述的存储单元的数据读取方法，其特征在于，在充电阶段，电源通过充电管给位线充电；在放电阶段，位线上有放电电流，两条位线上放电电流的大小取决于存储单元内存储的值；两条位线之间连接一平衡管。
4.根据权利要求3所述的存储单元的数据读取方法，其特征在于，所述平衡管在数据读取过程中处于常通状态。
5.根据权利要求4所述的存储单元的数据读取方法，其特征在于，在充电阶段平衡管加快充电速度，在放电阶段平衡管限制所述位线之间的目标电压差。
6.根据权利要求3所述的存储单元的数据读取方法，其特征在于，所述充电管为NMOS管，其充电速度与位线电压相关，位线电压较低时充电速度较快。
7.根据权利要求6所述的存储单元的数据读取方法，其特征在于，所述NMOS管在放电阶段限制所述位线的最低电压，以避免连续读取相同数据后所述位线被放电到更低电位。
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