CN101080671A - 相移掩模及其制造方法以及半导体元件的制造方法 - Google Patents

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Abstract

一种相移掩模，具备透明基板、和形成在该透明基板上的遮光膜，在上述遮光膜上交替地形成有第1开口部和第2开口部，上述透明基板从上述第2开口部开始被凹入规定的深度，从而形成凹部，通过上述第1及第2开口部的透射光的相位交替地反转，其特征在于，根据上述遮光膜的上述第1开口部的开口端部和第2开口部的开口端部之间的截距，设定上述透射光的相位差。

Description

相移掩模及其制造方法以及半导体元件的制造方法
技术领域
本发明涉及在LSI制造中使用的列文森(Levenson)型相移掩模，特别涉及减小了转印图案的转印尺寸差、不会发生位置偏差的列文森型相移掩模。
背景技术
近年来，由于半导体电路图案的微细化，对于在该电路图案形成中使用的光掩模也被推向微细化的趋势，并期望析像力的提高。在这样的状况下，列文森等人提出了通过使透射光掩模的相邻的开口部的投影光相互具有180度的相位差来提高转印图案的析像力的、所谓的相移技术。
该相移技术是：通过在相邻的开口部的一个上设置相移部，从而通过相移部的透射光成为与其他透射光相反相位(偏移180度)，来减弱转印图案边界部的光强度、将相邻的转印图案分离，并提高析像度。
这样的在相邻的开口部的一个上设置相移部而使透射光相位反转的光掩模一般称作列文森型相移掩模。
作为在开口部的一个上设有相移部的列文森型相移掩模，较多采用在透镜基板上与相移器一起形成有与其等价的凹入部(凹部)的凹入型相移掩模。
图1是说明凹入型的列文森型相移掩模的构造的剖视图。在图1中，在透明基板1的表面上设有遮光膜2，在该遮光膜2上形成有相位差0度的开口部(0相位部)3及相位差180度的开口部(π相位部)4。开口部4处的透明基板1凹入，并且形成有遮光膜的遮檐的长度a的底切部5。图中，参照标记b是相位差，c称作铬CD(CD：Critical Dimension(临界尺寸)，例如在线图案的孤立图案的情况下是指线宽)，是在遮光膜中使用铬时的尺寸。截距p是从遮光图案的开口端面到下个遮光图案的开口端面的距离。
在图1所示的单沟槽构造的列文森型相移掩模中，为了防止因入射到基板凹入部的侧壁上的透射光所产生的曝光强度的不平衡，设有底切部5(例如日本特开平08-194303号公报)，还已知有由于同样的目的而对本来的开口部的尺寸加上空间偏离s的构造(例如日本特许第3127148号公报、日本特开2003-255511号公报)。
在这样的基板凹入型的列文森型相移掩模中有以下的问题。
因抗蚀剂膜厚的不均匀及其衬底的凹凸，会在曝光时发生对焦偏差(以下称作散焦)，由于该散焦带来的0相位部与π相位部的透射光的对比度变动相互不同，所以如表示位置带来的曝光强度的变化的图4的曲线图的虚线12所示，曝光强度分布成为不平衡状态。即，有发生图案转印的位置偏差14及CD错误13的问题。进而，该图案转印的位置偏差也根据截距而不同。这里，图4的实线11表示平衡状态的良好的曝光强度分布。在图4中，参照标记15表示0相位部的曝光强度，16表示π相位部的曝光强度。
以防止该图案转印的位置偏差为目的，已知有根据规定的掩模图案数据制作最初掩模图案、接着计算分类后的掩模图案各自的位置偏差量、求出纠正计算出的位置偏差量的掩模图案修正量、利用该掩模图案修正量修正最初掩模图案、求出最终掩模图案的技术(例如日本特开2002-357889号公报)。
但是，该技术是以修正图案尺寸的形式应对起因于波导效应的抗蚀剂图案的位置偏差的技术，由于它是进行修正以使最佳焦点处的位置偏差消失的技术，所以散焦位置处的位置偏差要乘以偏移量。即，虽然期望的焦点宽度的位置偏差的平均值变小，但范围不变化，所以位置偏差的修正不充分。
发明内容
本发明的目的是提供即使在各种截距下发生了散焦、也能够不发生位置偏差而得到高精度的图案的相移掩模。
本发明的另一目的是提供上述相移掩模的制造方法。
本发明的又一目的是提供使用上述相移掩模的半导体元件的制造方法。
根据本发明的第1技术方案，提供一种相移掩模，具备透明基板、和形成在该透明基板上的遮光膜，在上述遮光膜上交替地形成有第1开口部和第2开口部，上述透明基板从上述第2开口部开始被凹入规定的深度，从而形成凹部，通过上述第1及第2开口部的透射光的相位交替地反转，其特征在于，根据上述遮光膜的上述第1开口部的开口端部和第2开口部的开口端部之间的截距，设定上述透射光的相位差。
根据本发明的第2技术方案，提供一种相移掩模的制造方法，具备：在透明基板上形成遮光膜的工序；以及在上述遮光膜上交替地形成第1开口部和第2开口部，并且从上述第2开口部开始将上述透明基板凹入规定的深度来形成凹部的工序，通过上述第1及第2开口部的透射光的相位交替地反转，其特征在于，根据上述遮光膜的上述第1开口部的开口端部与第2开口部的开口端部之间的截距，设定上述透射光的相位差。
根据本发明的第3技术方案，提供一种半导体元件的制造方法，其特征在于，具备经由上述的相移掩模对抗蚀剂膜照射紫外线的工序、以及将照射了上述紫外线的抗蚀剂膜显影而形成抗蚀剂图案的工序。
附图说明
图1是说明相移掩模的模型的剖视图。
图2是说明相移掩模的另一模型的剖视图。
图3是说明有关本发明的一实施方式的相移掩模的制造方法的流程图。
图4是说明列文森型相移掩模的问题的曝光强度的特性图。
图5是表示使焦点、相位差变化的情况下的π-0CD差的曲线图。
图6是表示使截距变化的情况下的最佳相位差的曲线图。
图7是表示使截距变化的情况下的最佳相位差深度的曲线图。
图8是表示改变了干式蚀刻条件时的、使截距变化的情况下的标准化深度的曲线图。
图9是表示改变了干式蚀刻条件时的、使截距变化的情况下的蚀刻深度的曲线图。
图10是表示使截距变化的情况下的最佳干式蚀刻深度的曲线图。
图11是表示改变了干式蚀刻条件时的、使截距变化的情况下的蚀刻深度的曲线图。
图12A是表示有关本发明的另一实施方式的相移掩模的制造过程的一工序的剖视图。
图12B是表示有关本发明的另一实施方式的相移掩模的制造过程的一工序的剖视图。
图12C是表示有关本发明的另一实施方式的相移掩模的制造过程的一工序的剖视图。
图12D是表示有关本发明的另一实施方式的相移掩模的制造过程的一工序的剖视图。
图12E是表示有关本发明的另一实施方式的相移掩模的制造过程的一工序的剖视图。
图12F是表示有关本发明的另一实施方式的相移掩模的制造过程的一工序的剖视图。
图13A是表示有关本发明的又一实施方式的相移掩模的制造过程的一工序的剖视图。
图13B是表示有关本发明的又一实施方式的相移掩模的制造过程的一工序的剖视图。
图13C是表示有关本发明的又一实施方式的相移掩模的制造过程的一工序的剖视图。
图13D是表示有关本发明的又一实施方式的相移掩模的制造过程的一工序的剖视图。
图13E是表示有关本发明的又一实施方式的相移掩模的制造过程的一工序的剖视图。
图13F是表示有关本发明的又一实施方式的相移掩模的制造过程的一工序的剖视图。
具体实施方式
以下，对用来实施本发明的优选的方式进行说明。
有关本发明的第1技术方案的相移掩模具备透明基板、和形成在该透明基板上的遮光膜，在遮光膜上交替地形成有第1开口部和第2开口部，透明基板从第2开口部开始被凹入规定的深度，从而形成凹部，通过第1及第2开口部的透射光的相位交替地反转。有关本发明的第1技术方案的相移掩模的特征在于，根据遮光膜的第1开口部的开口端部和第2开口部的开口端部之间的截距，设定透射光的相位差。
根据以上那样构成的有关本发明的第1技术方案的相移掩模，由于根据截距设定透射光的相位差，所以即使发生了焦点偏差也能够保持足够的曝光强度，并且能够不发生位置偏差而高精度地得到均匀的图案。
有关本发明的第2技术方案的相移掩模的制造方法具备：在透明基板上形成遮光膜的工序；以及在上述遮光膜上交替地形成第1开口部和第2开口部，并且从上述第2开口部开始将上述透明基板凹入规定的深度来形成凹部的工序。通过第1及第2开口部的透射光的相位交替地反转，根据遮光膜的上述第1开口部的开口端部与第2开口部的开口端部之间的截距来设定透射光的相位差。
根据以上那样构成的有关本发明的第2技术方案的相移掩模的制造方法，由于根据截距设定透射光的相位差，所以能够得到即使发生了焦点偏差也能够保持足够的曝光强度、并且能够不发生位置偏差而高精度地得到均匀的图案的相移掩模。
在有关本发明的第1及第2技术方案的相移掩模及其制造方法中，可以通过调节用来将上述透明基板从上述第2开口部开始凹入规定的深度的干式蚀刻条件，来设定相位差。
此外，可以根据由下述方法设定的干式蚀刻条件，通过将上述透明基板从上述第2开口部开始凹入来形成凹部，该方法包括：(a)根据光学条件以及从上述透明基板的凹部向上述遮光膜之下的底切量(undercut)及/或上述第2开口部及凹部的宽度的设定值的偏离量，求出各截距的最佳相位差，将该值换算为蚀刻深度，来计算最佳蚀刻深度的工序；(b)在形成有上述底切部的情况下，计算从对上述最佳相位差进行换算而得出的蚀刻深度减去底切量后的最佳干式蚀刻深度的工序；(c)比较由多个干式蚀刻条件得到的蚀刻深度数据与最佳干式蚀刻深度，选择差最小的干式蚀刻条件的工序。
在此情况下，在最佳干式蚀刻深度与差最小的蚀刻数据的差为1nm以上的情况下，可以通过从上述第2开口部开始对上述透明基板进行干式蚀刻，蚀刻深度比最佳干式蚀刻深度浅差的一半的量，来形成凹部。
此外，相位差的调节可以通过根据截距调节干式蚀刻时间并修正相位差来进行。
进而，可以通过下述方法来形成凹部，该方法包括：(a)根据光学条件以及从上述透明基板的凹部向上述遮光膜之下的底切量及/或上述第2开口部及凹部的宽度的设定值的偏离量，求出各截距的最佳相位差，将该值换算为蚀刻深度，来计算最佳蚀刻深度的工序；(b)在形成有上述底切部的情况下，计算从对上述最佳相位差进行换算而得出的蚀刻深度减去底切量后的最佳干式蚀刻深度的工序；(c)根据上述最佳干式蚀刻深度，划分不同大小的多个截距部的工序；(d)对划分的每个截距部，从各自的第2开口部开始将上述透明基板改变蚀刻时间地重复进行多次蚀刻的工序。
在对划分不同大小的每个截距部改变蚀刻时间地重复进行多次蚀刻的工序中，将具有与遮光膜的第2开口部对应的开口的抗蚀剂作为掩模，以不同的每个最佳干式蚀刻深度蚀刻透明基板。
在对划分为不同大小的多个截距部的每一个改变蚀刻时间地重复进行多次蚀刻的工序中，进行一次以上的下述步骤，直到成为最深的最佳蚀刻深度，该步骤包括：将上述透明基板从所有的截距部的第2开口部开始蚀刻到最佳干式蚀刻深度的最小深度；以及将覆盖最佳干式蚀刻深度是最小深度的截距部的开口的抗蚀剂作为掩模，从没有被抗蚀剂覆盖的所有的截距部的第2开口部开始将上述透明基板蚀刻到比上述最小深度深的最佳蚀刻深度。
有关本发明的第3技术方案的半导体元件的制造方法的特征在于，具备：经由上述相移掩模对抗蚀剂膜照射紫外线的工序、以及将上述照射了紫外线的抗蚀剂膜显影而形成抗蚀剂图案的工序。
根据以上那样构成的有关本发明的第3技术方案的半导体元件的制造方法，通过利用上述相移掩模进行曝光，能够进行高精度的图案曝光，结果能够以高成品率制造半导体元件。
根据本发明的相移掩模，由于基于图案数据与曝光条件来进行根据截距调节散焦的影响的相位差设定，所以即使在宽范围的截距下发生了焦点偏差，也能够保持足够的曝光强度，并且能够不产生位置偏差而高精度地得到均匀的图案。
此外，根据本发明的相移掩模的制造方法，能够高精度地得到能够保持足够的曝光强度、并且不产生位置偏差而高精度地得到均匀的图案的相移掩模。
进而，根据本发明的半导体元件的制造方法，通过使用这样的相移掩模进行曝光，能够进行不产生位置偏差的、高精度的图案曝光，结果能够以高成品率制造半导体元件。
以下，参照附图详细地说明本发明的实施方式。
首先，参照图3的流程图对有关本发明的一实施方式的相移掩模的制造方法进行说明。所使用的列文森型相移掩模的模型是图1(实施方式2)及图2(实施方式1)所示的单沟槽构造的模型。以下的实施方式1及2中的步骤(1)～(7)分别对应于图3中的S1～S7的各工序。
实施方式1
在本实施方式1中，如图2所示，说明在开口部不形成底切部、通过在开口部设置偏离s而使最佳焦点时的(π-0)-CD差(CD：Critical Dimension)的构造(π空间偏离80nm(标度线(reticule)上)、无底切部)的相移掩模的制造工序。另外，所谓的(π-0)-CD差，是将从蚀刻基板后的相位差180度的开口部(π相位部)得到的晶片上的空间尺寸定义为π-CD，将从没有蚀刻基板的相位差0度的开口部(0相位部)得到的晶片上的空间尺寸定义为0-CD，将这两个空间的差定义为(π-0)-CD差。
(步骤1)(S1)
光学条件(NA，σ)、构造(底切量、偏离量)的设定(S1)
首先，设定光学条件(NA，σ)及构造(底切量、偏离量)。
在本实施方式的情况下，如以下这样设定。
抗蚀剂CD：50nm(晶片上)
曝光波长：193nm
NA：0.7
σ：0.4
曝光倍率：4x
底切量：0nm
π空间偏离量：80nm(标度线上：两侧)
另外，如果截距变窄，则因光接近效应而难以通过相同的曝光量得到相同的抗蚀剂尺寸，所以对标度线尺寸实施接近效应修正。
(步骤2)(S2)
各截距下的最佳相位差计算及深度换算
接近效应修正后的标度线尺寸作为最佳焦点通过上述的方法最佳化，所以(π-0)-CD差几乎没有，透射光的强度一致。但是，在焦点偏离的情况下，即如果发生上述的散焦，则曝光强度的平衡被破坏，(π-0)-CD差从容许范围脱离。所以，求出各截距的散焦带来的(π-0)-CD差。
例如，在图2所示的构造(π空间偏离量80nm(标度线上)、无底切部)中，在截距180nm(晶片上)不修正而为相位差180度的状态的情况下，由表示对散焦的(π-0)-CD差的图5的曲线图可知，在使其容许范围为±5nm时，如果散焦为±100nm附近，则(π-0)-CD差从容许范围脱离，显然会成为问题。
所以，对于此，需要使相位差变化来进行调节。在图5中也表示有改变相位差时的(π-0)-CD差。由于设为比180度小的相位差，所以使π侧的开口的深度变浅。在图5中可知，如果设为174度和176度的中间的175度，则即使发生了散焦，(π-0)-CD差也大致为零。即，175度为最佳相位差。
同样，如果在各截距下求出最佳相位差，则如图6所示，与宽截距相比，在窄截距下最佳相位差变小。此外，在宽截距下，最佳相位差也比180度小，在本实施方式中为179度。
进而，由于考虑蚀刻的凹入深度，所以将相位差换算为深度。在本实施方式中，在曝光波长193nm中，如果将相位差1度换算为0.953nm，则如图7所示，能够得到将最佳相位差换算为深度的最佳相位差深度。
(步骤3)(S3)
从最佳相位差深度减去底切量后的最佳干式蚀刻深度的计算
在本实施方式的构造的情况下，由于没有底切部，所以不进行湿式蚀刻，都通过干式蚀刻进行。因此，最佳干式蚀刻深度与最佳相位差深度一致。
(步骤4)(S4)
与蚀刻深度数据比较，选择差较少的条件
图8表示改变了干式蚀刻条件时的、各截距与标准化深度的关系。所谓的标准化深度是用宽截距(在本实施方式中是1000nm截距：晶片上)的深度除最佳干式蚀刻深度而标准化的。如图8所示，通过改变干式蚀刻条件，即使是逻辑门那样的、截距不同的图案的情况下，也能够进行深度的调节。
所以，为了比较各蚀刻条件中的蚀刻深度数据、和最佳干式蚀刻深度，所以如果将图8的标准化蚀刻深度设为179倍以使其与宽截距下的最佳相位差匹配，则如图9所示，容易与最佳蚀刻深度比较。如图9所示，由于蚀刻深度数据的条件5与最佳干式蚀刻深度的结果的差较少，所以在本实施方式中采用该条件5作为蚀刻条件。
另外，作为蚀刻条件，可以举出压力、放电功率、偏置功率、蚀刻气体的种类、蚀刻气体的流量等。
(步骤5)(S5)
计算最佳干式蚀刻深度与蚀刻深度数据的差
在本实施方式的情况下，由图9可知，条件5是几乎没有最佳干式蚀刻深度与蚀刻深度数据的差的情况。(差不到1nm：在本实施方式中，以该值为基准设置，但并不限于该值。依赖于散焦下的π-0差的规格。)
(步骤6)(S6)
进行干式蚀刻，达到(宽截距下的最佳相位差深度)-(底切量)-(最佳干式蚀刻深度与蚀刻深度数据的差的最大值的一半的深度)
所以，在本实施方式的情况下，没有底切部，此外，最佳干式蚀刻深度与蚀刻数据的差也不到1nm，所以通过以条件5进行干式蚀刻以成为宽截距下的最佳相位深度，各截距下的相位差成为最佳相位差深度。
(步骤7)(S7)
进行大小为底切量的湿式蚀刻，完成相移掩模
在本例的情况下，由于没有底切部，所以不需要进行该步骤。
在选择了其他构造(没有空间偏离，底切部100nm：标度线上)的情况下，也同样能够进行修正。
经过以上的各工序，相移掩模完成(S8)。
实施方式2
在本实施方式2中，说明如图1所示那样的、通过设置底切部而使最佳焦点时的(π-0)-CD差最佳化的构造(无空间偏离，底切部100nm)的相移掩模的制造工序。
(步骤1)(S1)
光学条件(NA，σ)、构造(底切量、偏离量)的设定
在本实施方式的情况下，如以下这样设定。
抗蚀剂CD：50nm(晶片上)
曝光波长：193nm
NA：0.7
σ：0.4
曝光倍率：4x
底切量：100nm(标度线上：单侧)
偏离量：0nm(标度线上)
另外，如果截距变窄，则因光接近效应而难以通过相同的曝光量得到相同的抗蚀剂尺寸，所以对标度线尺寸实施接近效应修正。
(步骤2)(S2)
各截距下的最佳相位差计算及深度换算
通过模拟计算各截距下的最佳相位差。在本实施方式中，计算结果与图6所示的结果一致。将这样得到的最佳相位差与实施方式1同样地换算为蚀刻深度，得到图7所示那样的最佳相位差深度。
(步骤3)(S3)
从最佳相位差深度减去底切量后的最佳干式蚀刻深度的计算
由于湿式蚀刻是各向同性蚀刻，所以在深度方向上也进行100nm。所以，通过干式蚀刻凹入的深度成为减去了湿式蚀刻下进行的深度后的值。在本实施方式的情况下，从最佳相位差深度减去湿式蚀刻量100nm后的值为最佳干式蚀刻深度(图8)。
(步骤4)(S4)
与蚀刻深度比较，选择差较少的蚀刻条件
与实施方式1同样，对图8所示的标准化的蚀刻深度乘以规定的值，以使其与图10所示的宽截距的最佳相位差匹配，变得容易比较后进行比较(图11)。在本实施方式中，可知条件6是遍及所有截距与蚀刻深度数据趋势接近。
(步骤5)(S5)
计算与蚀刻深度数据的差
在图11中，求出条件6中的蚀刻深度与最佳干式蚀刻深度的差。在本实施方式中的掩模构造的情况下，与有关实施方式1的掩模构造不同，在窄截距侧发生最大1nm以上的差。
(步骤6)(S6)
进行干式蚀刻，达到(宽截距下的最佳相位差深度)-(底切量)-(最佳干式蚀刻深度与蚀刻深度数据的差的最大值的一半的深度)
根据最佳干式蚀刻深度与蚀刻深度数据的差，在发生散焦的情况下发生(π-0)-CD差，所以需要整体地调节相位差。特别是，在窄截距下与蚀刻深度数据的差较大，在本实施方式中，如图11所示，在窄截距(截距180nm：晶片上)下最佳干式蚀刻深度与蚀刻深度数据的差为1.4nm。在不调节该差的情况下，如果发生散焦，则窄截距下的(π-0)-CD差变大，另一方面，如果调节窄截距下的蚀刻深度以使其成为最佳相位差深度，则在宽截距下(π-0)-CD差变大。所以，在窄截距和宽截距下优选地进行调节以使(π-0)-CD差变小。在本实施方式的情况下，通过设定为使其变浅最佳干式蚀刻深度与蚀刻深度数据的差的最大值的一半的0.7nm的量，可以使发生散焦时的(π-0)-CD差减小。
另外，在即使牺牲宽截距下的(π-0)-CD差也希望减小窄截距下的(π-0)-CD差的情况下，可以进行修正，使其仅增大接近于最佳干式蚀刻深度与蚀刻深度数据的差的最大值的深度。
(步骤7)(S7)
进行湿式蚀刻，追加底切量的量，完成相移掩模
在本实施方式中，由于需要单侧100nm的底切部，所以追加100nm量湿式蚀刻，相移掩模完成(S8)。
接着，参照附图对有关本发明的其他实施方式的相移掩模的制造过程进行说明。
实施方式3
首先，通过通常的二元掩模制作工序，如图12A所示，在透明基板21上制作铬图案22。此时，将相位差0度的开口部(0相位部)与相位差180度的开口部(π相位部)分开，π相位部的铬与透明基板一次都不蚀刻。这是因为，在将0相位部与π相位部分开的情况下需要重合，但其精度超过了容许范围。因而，首先形成整体的铬图案。通过这样，即使抗蚀剂图案稍稍偏差，铬图案也会发挥透明基板的蚀刻掩模的作用。铬图案22包括窄截距部23和宽截距部24，在窄截距部23上，形成有相位差0度的开口部(0相位部)25及相位差180度的开口部(π相位部)26，在宽截距部24上，形成有相位差0度的开口部(0相位部)27及相位差180度的开口部(π相位部)28。这里，根据用上述的方法求出的最佳干式蚀刻深度，将截距部分为不同截距的两个截距部。在本例中，作为典型例而分为两个截距部，但为了提高精度，分为3个以上的截距部较好。
接着，进行透明基板21的加工。从哪个截距部开始加工都可以，但这里说明以从最佳干式蚀刻深度较浅的窄截距部23开始加工的例子。即，如图12B所示，在整面上形成抗蚀剂29后，在对应于窄截距部23的π相位部26的抗蚀剂的部分上开设开口30。
接着，如图12C所示，将从开口30露出的透明基板21通过干式蚀刻加工到作为窄截距下的最佳相位差的最佳干式蚀刻深度，形成开口31。
然后，在将抗蚀剂29剥离后，如图12D所示，新形成抗蚀剂32而用抗蚀剂将开口31掩埋后，仅在宽截距部24的π相位部28在抗蚀剂31上形成开口33。
接着，如图12E所示，将从开口33露出的透明基板21通过干式蚀刻加工到作为宽截距下的最佳相位差的最佳干式蚀刻深度，形成开口34。
最后，如图12F所示，将抗蚀剂32剥离，列文森掩模完成。
另外，在本实施方式中，将截距部分为两个，但在分为3个以上的情况下，只要重复同样的工序就可以。
实施方式4
首先，通过通常的二元掩模制作工序，如图13A所示，在透明基板21上制作铬图案22。铬图案22包括窄截距部23和宽截距部24，在窄截距部23上，形成有相位差0度的开口部(0相位部)25及相位差180度的开口部(π相位部)26，在宽截距部24上，形成有相位差0度的开口部(0相位部)27及相位差180度的开口部(π相位部)28。这里，根据用上述的方法求出的最佳干式蚀刻深度而划分截距部。在本例中，作为典型例而分为两级，但为了提高精度，分为多级较好。
接着，如图13B所示，在整面上形成抗蚀剂29后，在对应于窄截距部23的π相位部26及宽截距部24的π相位部28的抗蚀剂29的部分上开设开口40、41。
接着，如图13C所示，将从开口40、41露出的透明基板21通过干式蚀刻加工到作为窄截距下的最佳相位差的最佳干式蚀刻深度，形成开口42、43。
然后，在将抗蚀剂29剥离后，如图13D所示，新形成抗蚀剂32而用抗蚀剂将开口42、43掩埋后，再开设对应于宽截距部24的π相位部28的开口43。
接着，如图13E所示，将开口43的底部干式蚀刻以使其成为作为宽截距下的最佳相位差的最佳干式蚀刻深度，形成开口44。
最后，如图13F所示，将抗蚀剂32剥离，列文森掩模完成。
另外，在本实施方式中，将截距部分为两个，但在分为3个以上的情况下，只要重复同样的工序就可以。
实施例
对使用以上说明的有关本发明的实施方式的相移掩模形成逻辑设备的门电极的实施例进行说明。
预先形成元件分离区域，在活性区域的表面上形成有门氧化膜的硅基板上形成作为门电极材料的导电层，在其上涂布抗蚀剂。接着，基于晶片上的最小尺寸条件为抗蚀剂CD50nm、截距180nm的图案数据，制作如上述那样最佳化的、有关实施方式1的列文森型相移掩模。
接着，利用曝光装置进行抗蚀剂的曝光。曝光条件如下。
曝光波长：193nm
NA：0.7
σ：0.4
曝光倍率：4x
然后，进行抗蚀剂的显影，形成抗蚀剂图案。
接着，利用该抗蚀剂图案为掩模，通过反应性离子蚀刻将导电层蚀刻，形成门电极。
这样形成的门电极是没有位置偏差等、图案精度良好的门电极。
接着，按照实施方式2制作列文森型相移掩模。利用它曝光、显影，形成抗蚀剂图案，利用该抗蚀剂图案为掩模，通过反应性离子蚀刻将导电层蚀刻，能够得到没有位置偏差等、图案精度良好的门电极。
工业实用性
本发明能够作为在LSI等的半导体元件的制造中使用的曝光掩模而广泛地使用。

Claims (17)

1、一种相移掩模，具备透明基板、和形成在该透明基板上的遮光膜，在上述遮光膜上交替地形成有第1开口部和第2开口部，上述透明基板从上述第2开口部开始被凹入规定的深度，从而形成凹部，通过上述第1及第2开口部的透射光的相位交替地反转，其特征在于，
根据上述遮光膜的上述第1开口部的开口端部和相邻于上述第1开口部的第2开口部的开口端部之间的截距，设定上述透射光的相位差。
2、如权利要求1所述的相移掩模，其特征在于，通过调节用来将上述透明基板从上述第2开口部开始凹入规定的深度的干式蚀刻条件，设定上述相位差。
3、如权利要求1所述的相移掩模，其特征在于，根据由下述方法设定的干式蚀刻条件，通过将上述透明基板从上述第2开口部开始凹入来形成上述凹部，该方法包括：(a)根据光学条件以及从上述透明基板的凹部向上述遮光膜之下的底切量及/或上述第2开口部及凹部的宽度的设定值的偏离量，求出各截距的最佳相位差，将该值换算为蚀刻深度，来计算最佳蚀刻深度的工序：(b)在形成有上述底切部的情况下，计算从对上述最佳相位差进行换算而得出的蚀刻深度减去底切量后的最佳干式蚀刻深度的工序；(c)比较由多个干式蚀刻条件得到的蚀刻深度数据与最佳干式蚀刻深度，选择差最小的干式蚀刻条件的工序。
4、如权利要求3所述的相移掩模，其特征在于，在最佳干式蚀刻深度与上述差最小的蚀刻数据的差为1nm以上的情况下，通过从上述第2开口部开始对上述透明基板进行干式蚀刻，蚀刻深度比最佳干式蚀刻深度浅差的一半的量，来形成上述凹部。
5、如权利要求1所述的相移掩模，其特征在于，上述相位差的调节是通过根据截距调节干式蚀刻时间并修正相位差来进行的。
6、如权利要求5所述的相移掩模，其特征在于，通过下述方法来形成上述凹部，该方法包括：(a)根据光学条件以及从上述透明基板的凹部向上述遮光膜之下的底切量及/或上述第2开口部及凹部的宽度的设定值的偏离量，求出各截距的最佳相位差，将该值换算为蚀刻深度，来计算最佳蚀刻深度的工序；(b)在形成有上述底切部的情况下，计算从对上述最佳相位差进行换算而得出的蚀刻深度减去底切量后的最佳干式蚀刻深度的工序；(c)根据上述最佳干式蚀刻深度，划分不同大小的多个截距部的工序；(d)对划分的每个截距部，从各自的第2开口部开始将上述透明基板改变蚀刻时间地重复进行多次蚀刻的工序。
7、如权利要求6所述的相移掩模，其特征在于，在对划分的每个截距部改变蚀刻时间地重复进行多次蚀刻的工序中，将具有与上述遮光膜的第2开口部对应的开口的抗蚀剂作为掩模，以不同的每个最佳干式蚀刻深度蚀刻上述透明基板。
8、如权利要求6所述的相移掩模，其特征在于，在所划分的不同大小的多个截距部的每一个改变蚀刻时间地重复进行多次蚀刻的工序中，进行一次以上的下述步骤，直到成为最深的最佳蚀刻深度，该步骤包括：将上述透明基板从所有的截距部的第2开口部开始蚀刻到最佳干式蚀刻深度的最小深度；以及将覆盖最佳干式蚀刻深度是最小深度的截距部的开口的抗蚀剂作为掩模，从没有被抗蚀剂覆盖的所有的截距部的第2开口部开始将上述透明基板蚀刻到比上述最小深度深的最佳蚀刻深度。
9、一种相移掩模的制造方法，具备：
在透明基板上形成遮光膜的工序；以及
在上述遮光膜上交替地形成第1开口部和第2开口部，并且从上述第2开口部开始将上述透明基板凹入规定的深度而形成凹部的工序，
通过上述第1及第2开口部的透射光的相位交替地反转，
其特征在于，
根据上述遮光膜的上述第1开口部的开口端部与第2开口部的开口端部之间的截距，设定上述透射光的相位差。
10、如权利要求9所述的相移掩模的制造方法，其特征在于，通过调节用来将上述透明基板从上述第2开口部开始凹入规定的深度的干式蚀刻条件，设定上述相位差。
11、如权利要求9所述的相移掩模的制造方法，其特征在于，根据由下述方法设定的干式蚀刻条件，通过将上述透明基板从上述第2开口部开始凹入来进行形成上述凹部的工序，该方法包括：(a)根据光学条件以及从上述透明基板的凹部向上述遮光膜之下的底切量及/或上述第2开口部及凹部的宽度的设定值的偏离量，求出各截距的最佳相位差，将该值换算为蚀刻深度，来计算最佳蚀刻深度的工序；(b)在形成有上述底切部的情况下，计算从对上述最佳相位差进行换算而得出的蚀刻深度减去底切量后的最佳干式蚀刻深度的工序；(c)比较由多个干式蚀刻条件得到的蚀刻深度数据与最佳干式蚀刻深度，选择差最小的干式蚀刻条件的工序。
12、如权利要求9所述的相移掩模的制造方法，其特征在于，在最佳干式蚀刻深度与上述差最小的蚀刻数据的差为1nm以上的情况下，通过从上述第2开口部开始对上述透明基板进行干式蚀刻，蚀刻深度比最佳干式蚀刻深度浅差的一半的量，来进行形成上述凹部的工序。
13、如权利要求9所述的相移掩模的制造方法，其特征在于，上述相位差的调节是通过根据截距调节干式蚀刻时间并修正相位差来进行的。
14、如权利要求13所述的相移掩模的制造方法，其特征在于，形成上述凹部的工序，包括：(a)根据光学条件以及从上述透明基板的凹部向上述遮光膜之下的底切量及/或上述第2开口部及凹部的宽度的设定值的偏离量，求出各截距的最佳相位差，将该值换算为蚀刻深度，来计算最佳蚀刻深度的工序；(b)在形成有上述底切部的情况下，计算从对上述最佳相位差进行换算而得出的蚀刻深度减去底切量后的最佳干式蚀刻深度的工序；(c)根据上述最佳干式蚀刻深度，划分不同大小的多个截距部的工序；(d)对划分的每个截距部，从各自的第2开口部开始将上述透明基板改变蚀刻时间地重复进行多次蚀刻的工序。
15、如权利要求14所述的相移掩模的制造方法，其特征在于，在对划分的每个截距部改变蚀刻时间地重复进行多次蚀刻的工序中，将具有与上述遮光膜的第2开口部对应的开口的抗蚀剂作为掩模，以不同的每个最佳干式蚀刻深度蚀刻上述透明基板。
16、如权利要求14所述的相移掩模的制造方法，其特征在于，在所划分的不同大小的多个截距部的每一个改变蚀刻时间地重复进行多次蚀刻的工序中，进行一次以上的下述步骤，直到成为最深的最佳蚀刻深度，该步骤包括：将上述透明基板从所有的截距部的第2开口部开始蚀刻到最佳干式蚀刻深度的最小深度；以及将覆盖最佳干式蚀刻深度是最小深度的截距部的开口的抗蚀剂作为掩模，从没有被抗蚀剂覆盖的所有的截距部的第2开口部开始将上述透明基板蚀刻到比上述最小深度深的最佳蚀刻深度。
17、一种半导体元件的制造方法，其特征在于，具备：
经由权利要求1所述的相移掩模对抗蚀剂膜照射紫外线的工序、以及
将照射了上述紫外线的抗蚀剂膜显影而形成抗蚀剂图案的工序。
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