CN101064343A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体结构及其形成方法。该半导体结构包括(a)半导体层、(b)栅极电介质区域和(c)栅极电极区域。栅极电极区域与半导体层电绝缘。半导体层包括沟道区域、第一和第二源极/漏极区域。沟道区域设置于第一与第二源极/漏极区域之间、并且直接地在栅极电极区域之下而与栅极电极区域电绝缘。该半导体结构还包括(d)第一和第二导电区域以及(e)第一和第二接触区域。第一导电区域和第一源极/漏极区域在第一和第二公共表面处相互直接物理接触。第一和第二公共表面不共面。第一接触区域与第一和第二公共表面重叠。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体晶体管，并且更具体地涉及具有V形源极/漏极金属接触的半导体晶体管。
背景技术
在常规半导体晶体管中，在晶体管的源极/漏极区域上形成接触区域以便提供对晶体管的电接入。因此，需要减少接触区域与晶体管的源极/漏极区域之间的电阻。
发明内容
本发明提供一种半导体结构，包括：(a)半导体层；(b)在半导体层的顶部上的栅极电介质区域；(c)在栅极电介质区域的顶部上的栅极电极区域，其中栅极电极区域通过栅极电介质区域与半导体层电绝缘，其中半导体层包括沟道区域、第一源极/漏极区域和第二源极/漏极区域，以及其中沟道区域设置于第一与第二源极/漏极区域之间、并且直接地在栅极电极区域之下而且通过栅极电介质区域与栅极电极区域电绝缘；(d)分别地在第一和第二源极/漏极区域的顶部上的第一导电区域和第二导电区域；以及(e)分别地在第一和第二导电区域的顶部上并且电耦合到第一和第二导电区域的第一接触区域和第二接触区域；其中第一导电区域和第一源极/漏极区域在第一公共表面和第二公共表面处相互直接物理接触，其中第一和第二公共表面不共面，以及其中第一接触区域与第一和第二公共表面重叠。
本发明提供一种半导体制造方法，包括：提供半导体结构，该半导体结构包括(a)半导体层、(b)在半导体层的顶部上的栅极电介质区域、(c)在栅极电介质区域的顶部上的栅极电极区域，其中栅极电极区域通过栅极电介质区域与半导体层电绝缘；去除半导体层的第一部分和第二部分；在所述去除半导体层的第一和第二部分之后，在半导体层中直接地分别在去除的第一和第二部分之下形成第一源极/漏极区域和第二源极/漏极区域，其中半导体层包括沟道区域，以及其中沟道区域设置于第一与第二源极/漏极区域之间、并且直接地在栅极电极区域之下而且通过栅极电介质区域与栅极电极区域电绝缘；在执行所述形成第一和第二源极/漏极区域之后，分别地在第一源极/漏极区域和第二源极/漏极区域的顶部上形成第一导电区域和第二导电区域，其中第一导电区域和第一源极/漏极区域在第一公共表面和第二公共表面处相互直接物理接触，以及其中第一和第二公共表面不共面；以及在执行所述形成第一和第二导电区域之后，分别地形成在第一和第二导电区域的顶部上并且电耦合到第一和第二导电区域的第一接触区域和第二接触区域，其中第一接触区域与第一和第二公共表面重叠。
本发明提供一种半导体结构，包括：(a)半导体层；(b)在半导体层的顶部上的第一栅极电介质区域和第二栅极电介质区域；(c)在第一栅极电介质区域的顶部上的第一栅极电极区域，其中第一栅极电极区域通过第一栅极电介质区域与半导体层电绝缘，其中半导体层包括第一沟道区域、第一源极/漏极区域和第二源极/漏极区域，以及其中第一沟道区域设置于第一与第二源极/漏极区域之间、并且直接地在第一栅极电极区域之下而且通过第一栅极电介质区域与第一栅极电极区域电绝缘；(d)在第二栅极电介质区域的顶部上的第二栅极电极区域，其中第二栅极电极区域通过第二栅极电介质区域与半导体层电绝缘，其中半导体层还包括第二沟道区域和第三源极/漏极区域，以及其中第二沟道区域设置于第二与第三源极/漏极区域之间、并且直接地在第二栅极电极区域之下而且通过第二栅极电介质区域与第二栅极电极区域电绝缘；(e)分别地在第一、第二和第三源极/漏极区域的顶部上的第一导电区域、第二导电区域和第三导电区域；以及(f)分别地在第一、第二和第三导电区域的顶部上并且电耦合到第一、第二和第三导电区域的第一接触区域、第二接触区域和第三接触区域；其中第二导电区域和第二源极/漏极区域在第一公共表面和第二公共表面处相互直接物理接触，其中第一和第二公共表面不共面，以及其中第二接触区域与第一和第二公共表面重叠。
本发明提供一种半导体晶体管结构(及其形成方法)，其中减少了接触区域与半导体晶体管结构的源极/漏极区域之间的电阻。
附图说明
图1A-图11B示出了用来图示根据本发明的实施例用于形成半导体结构的第一制造工艺的截面视图。
图12-图23示出了用来图示根据本发明的实施例用于形成半导体结构的第二制造工艺的截面视图。
具体实施方式
图1A-图11B示出了用来图示根据本发明的实施例用于形成半导体结构100的第一制造工艺的截面视图。更具体而言，参照图1A，在一个实施例中，第一制造工艺从SOI(绝缘体上硅)衬底105+110+120开始。举例而言，SOI衬底105+110+120包括硅层105、在硅层105的顶部上的二氧化硅层110(BOX层)和在二氧化硅层110的顶部上的硅层120。在一个实施例中，SOI衬底105+110+120可以通过常规方法来形成。
接着参照图1B，在一个实施例中，在硅层120中形成浅沟槽隔离(STI)区域130。举例而言，STI区域130包括二氧化硅。在一个实施例中，STI区域130可以通过常规方法来形成。
接着参照图1C，在一个实施例中，栅极电介质层140形成于图1B的结构100的顶部上。举例而言，栅极电介质层140包括二氧化硅。在一个实施例中，栅极电介质层140可以通过CVD(化学气相沉积)或者热氧化来形成。
接着在一个实施例中，栅极电极层150形成于栅极电介质层140的顶部上。举例而言，栅极电极层150包括多晶硅。在一个实施例中，栅极电极层150可以通过CVD来形成。
接着在一个实施例中，氮化物层160形成于栅极电极层150的顶部上。举例而言，氮化物层160包括氮化硅。在一个实施例中，氮化物层160可以通过CVD来形成。
接着在一个实施例中，使用常规方法在氮化物层160的顶部上形成构图的光刻胶层170。
接着在一个实施例中，构图的光刻胶层170用作如下掩模，该掩模用于各向异性地蚀刻氮化物层160，然后蚀刻多晶硅栅极电极层150，停止于栅极电介质层140处，得到如图2中所示的氮化物区域160’和栅极电极区域150’。
接着参照图2，在一个实施例中，构图的光刻胶层170通过例如湿蚀刻来去除。应当注意，氮化物区域160’和栅极电极区域150’可以统称为栅极堆叠160’+150’。接着参照图3，在一个实施例中，栅极堆叠160’+150’用作如下阻挡掩模，该掩模用于通过离子注入在层120中形成延伸区域310a和310b以及晕状物(halo)区域320a和320b。在一个实施例中，延伸区域310a和310b限定了设置于延伸区域310a与310b之间、并且直接地在栅极电极区域150’之下而且通过栅极电介质层140与栅极电极区域150’电绝缘的沟道区域122。
接着参照图4A，在一个实施例中，氮化物隔离层410形成于图3的结构100的顶部上。举例而言，氮化物隔离层410可以在图3的结构100的顶部上通过氮化物材料(氮化硅)的CVD来形成。此沉积氮化物材料与氮化物区域160’(图3)相组合，得到图4A的氮化物隔离层410。
接着在一个实施例中，各向异性地蚀刻氮化物隔离层410和栅极电介质层140，停止于硅层120处，得到图4B的结构100。由于蚀刻图4A的氮化物隔离层410和栅极电介质层140，栅极电介质层140所剩余的是图4B的栅极电介质区域140’，而氮化物隔离层410所剩余的是氮化物隔离区域410’。应当注意，氮化物隔离区域410’和栅极电极区域150’可以统称为栅极堆叠410’+150’。
接着在一个实施例中，栅极堆叠410’+150’用作如下掩模，该掩模用于蚀刻硅层120，得到如图5中所示的两个表面500和510。在一个实施例中，硅层120的蚀刻使用稀释氨(湿蚀刻)。应当注意，其它蚀刻剂可以用于蚀刻硅层120。例如，可能的蚀刻剂是(a)TMAH四甲基氢氧化铵、(b)KOH氢氧化钾(注意：使用70℃的40％重量的KOH溶液，添加以5％IPA并且进行机械搅动，将STI 130和隔离层410’中的缝转化成在底层硅120中的V槽)和(c)EDP乙烯二胺邻苯二酚。
举例而言，表面500和510形成V形。在一个实施例中，表面500和510分别地在(100)和(111)结晶平面中，而表面500与510之间的角度约为125°。如果(a)Si层120(图1A)的顶表面在(100)结晶平面中而(b)栅极方向(垂直于纸面)是<110>则出现上述情形。因而Si层120的湿蚀刻造成(100)平面比(111)平面蚀刻得快得多。因此，表面500被蚀刻并且凹陷，而表面510保持如图5中所示。
在可选实施例中，表面500和510分别地在(100)和(110)结晶平面中，而表面500与510之间的角度约为135°。如果(a)Si层120(图1A)的顶表面在(110)结晶平面中而(b)栅极方向(垂直于纸面)是<111>则出现上述情形。
在另一可选实施例中，表面500和510分别地在(110)和(111)结晶平面中，而表面500与510之间的角度约为145°。如果(a)Si层120(图1A)的顶表面在(110)结晶平面中而(b)栅极方向(垂直于纸面)是<110>则出现上述情形。
接着在一个实施例中，各向异性地蚀刻氮化物隔离区域410’，直至栅极电极区域150’的顶表面152暴露于周围环境，得到图6的结构100。由于蚀刻图5的氮化物隔离区域410’，氮化物隔离区域410’所剩余的是图6的氮化物隔离区域410a和410b。应当注意，氮化物隔离区域410a和410b、栅极电极区域150’和栅极电介质区域140’可以统称为栅极堆叠410a+410b+150’+140’。
接着参照图7，在一个实施例中，栅极堆叠410a+410b+150’+140’用作如下阻挡掩模，该掩模用于对层120进行注入，在硅层120中得到源极/漏极区域710a和710b。
接着参照图8，在一个实施例中，硅化物区域810a、810b和810c分别地形成于源极/漏极区域710a和710b以及栅极电极区域150’的顶部上。举例而言，硅化物区域810a、810b和810c包括硅化镍(NiSi)。在一个实施例中，硅化物区域810a、810b和810c可以如下形成：(i)在图7的结构100的顶部上沉积金属Ni，然后(ii)在高温(300℃-450℃)使结构100退火以使沉积的Ni与源极/漏极区域710a、710b以及栅极电极区域150’的硅进行化学反应，然后(iii)通过湿蚀刻去除未反应的金属，得到图8的硅化物区域810a、810b和810c。
接着参照图9，在一个实施例中，氮化物衬垫层910形成于图8的结构100的顶部上。举例而言，氮化物衬垫层910包括氮化硅。在一个实施例中，氮化物衬垫层910可以通过CVD来形成。
接着在一个实施例中，氧化物层920形成于氮化物衬垫层910的顶部上。举例而言，氮化物层920包括二氧化硅。在一个实施例中，可以通过二氧化硅的CVD、随后是CMP(化学机械抛光)以便在顶部上形成平坦表面922来形成氧化物层920。
接着参照图10，在一个实施例中，通过例如平版印刷和蚀刻工艺在氧化物层920、氮化物衬垫层910中产生接触孔1010a、1010b和1010c，使得硅化物区域810a、810b和810c的顶表面812a、812b和812c分别地通过接触孔1010a、1010b和1010c暴露于周围环境。接着在一个实施例中，构图的光刻胶层930可以通过湿蚀刻来去除。
接着参照图11A，在一个实施例中，导电层1110形成于图10的结构100的顶部上。举例而言，导电层1110包括氮化钛(TiN)。在一个实施例中，导电层1110可以通过CVD来形成。
接着在一个实施例中，接触区域1120a、1120b和1120c分别地形成于接触孔1010a、1010b和1010c中。举例而言，区域1120a、1120b和1120c包括钨(W)。在一个实施例中，接触区域1120a、1120b和1120c可以通过CVD、然后蚀刻在接触孔1010a、1010b和1010c外部的W来形成。
接着在一个实施例中，通过例如湿蚀刻来蚀刻导电层1110的暴露区域，得到如图11B中所示的导电区域1110a、1110b和1110c。
总而言之，在硅化物区域810a和810b与源极/漏极区域710a和710b之间的接触分界表面分别地是V形。因而接触分界表面大于平面式接触分界表面，得到比现有技术中更低的接触电阻。
图12-图23示出了用来图示根据本发明的实施例用于形成半导体结构200的第二制造工艺的截面视图。更具体而言，参照图12，在一个实施例中，第二制造工艺从图12的结构200开始。在一个实施例中，图12的结构200类似于图1C的结构100，不同之处在于结构200具有三个光刻胶区域270a、270b和270c，而图1C中的STI区域130在图12的结构200中没有形成。
接着参照图13，在一个实施例中，使用与用以形成图2的氮化物区域160’和栅极电极区域150’的工艺相似的工艺来形成氮化物区域260a、260b和260c以及栅极电极区域250a、250b和250c。
接着在一个实施例中，通过例如湿蚀刻来去除构图的光刻胶层270a、270b和270c。接着参照图14，在一个实施例中，使用与用于形成图3的延伸区域310a、310b和晕状物区域320a、320b的方法相似的方法，在硅层220中形成延伸区域280a、280b、280c和280d以及晕状物区域290a、290b、290c和290d。
接着参照图15A，在一个实施例中，使用与用于形成图4A的氮化物隔离层410的方法相似的方法，在图14的结构200的顶部上形成氮化物隔离层1510。
接着参照图15B，在一个实施例中，使用与用于形成图4B的氮化物隔离区域410’和栅极电介质区域140’的方法相似的方法来产生氮化物隔离区域1510a、1510b和1510c以及栅极电介质区域240a、240b和240c。
接着参照图16，在一个实施例中，使用与形成图5的表面500和510的工艺相似的工艺来产生表面1610a、1610b和1610c。更具体而言，在一个实施例中，硅层220的各向蚀刻使用稀释氨。举例而言，表面1610a和1610b形成V形。
在一个实施例中，表面1610a和1610b分别地在(111)和(111)结晶平面中，而表面500与510之间的角度约为70°。如果Si层220(图12)的顶表面在(100)或者(110)结晶平面中而(b)栅极方向(垂直于纸面)是<110>则出现上述情况。因而(100)表面比(111)表面蚀刻得更快，直至(111)表面1610a和1610b相遇。然后停止蚀刻，得到图16的结构200。
在可选实施例中，表面1610a和1610b分别地在(110)和(110)结晶平面中，而表面500与510之间的角度约为90°。如果Si层220(图12)的顶表面在(100)结晶平面中而(b)栅极方向(垂直于纸面)是<100>则出现上述情况。
接着在一个实施例中，各向异性地蚀刻氮化物隔离区域1510a、1510b和1510c，直至栅极电极区域250a、250b和250c的顶表面252a、252b和252c分别地暴露于周围环境，得到图17的结构200。由于蚀刻图16的氮化物隔离区域1510a、1510b和1510c，氮化物隔离区域1510a、1510b和1510c所剩余的是图17的氮化物隔离区域1510a’、1510b’和1510c’。
接着参照图18，在一个实施例中，使用与用于形成图7的源极/漏极区域710a和710b的方法相似的方法，在硅层220中形成源极/漏极区域1810a、1810b、1810c和1810d。
接着参照图19，在一个实施例中，硅化物区域1910a、1910b、1910c、1910d、1910e、1910f和1910g分别地形成于源极/漏极区域1810a、1810b、1810c和1810d以及栅极电极区域250a、250b和250c的顶部上。举例而言，可以通过与用于形成图8的硅化物区域810a、810b和810c的方法相似的方法来形成硅化物区域1910a、1910b、1910c、1910d、1910e、1910f和1910g。
接着参照图20，在一个实施例中，使用与用于形成图9的氮化物衬垫层910和氧化物层920的方法相似的方法，在图19的结构200的顶部上形成氮化物衬垫层2010和氧化物层2020。
接着参照图21，在一个实施例中，使用与用于产生图10的接触孔1010a、1010b和1010c的方法相似的方法，在氧化物层2020、氮化物衬垫层2010中产生接触孔2110a、2110b、2110c、2110d和2110e。接着在一个实施例中，可以通过湿蚀刻来去除构图的光刻胶层2030。
接着参照图22，在一个实施例中，使用与用于形成图11A的导电层1010以及接触区域1120a、1120b和1120c的方法相似的方法来形成导电层2210以及接触区域2220a、2220b、2220c、2220d和2220e。
接着在一个实施例中，通过例如湿蚀刻来蚀刻导电层2210的暴露区域，得到如图23中所示的导电区域2210a、2210b、2210c、2210d和2210e。
总而言之，在硅化物区域1910b和1910c与源极/漏极区域1810b和1810c之间的接触分界表面分别地是V形。因而接触分界表面大于平面式接触分界表面，得到比现有技术中更低的接触电阻。
尽管出于说明性的目的而在这里已经描述了本发明的特定实施例，但是许多修改和变化对于本领域技术人员将变得明显。因而，所附权利要求旨在涵盖所有这样的在本发明的真实精神和范围内的修改和变化。

Claims (20)

1.一种半导体结构，包括：
(a)半导体层；
(b)在所述半导体层的顶部上的栅极电介质区域；
(c)在所述栅极电介质区域的顶部上的栅极电极区域，
其中所述栅极电极区域通过所述栅极电介质区域与所述半导体层电绝缘，
其中所述半导体层包括沟道区域、第一源极/漏极区域和第二源极/漏极区域，以及
其中所述沟道区域设置于所述第一与第二源极/漏极区域之间、并且直接地在所述栅极电极区域之下而且通过所述栅极电介质区域与所述栅极电极区域电绝缘；
(d)分别地在所述第一和第二源极/漏极区域的顶部上的第一导电区域和第二导电区域；以及
(e)分别地在所述第一和第二导电区域的顶部上并且电耦合到所述第一和第二导电区域的第一接触区域和第二接触区域；
其中所述第一导电区域和所述第一源极/漏极区域在第一公共表面和第二公共表面处相互直接物理接触，
其中所述第一和第二公共表面不共面，以及
其中所述第一接触区域与所述第一和第二公共表面重叠。
2.根据权利要求1所述的半导体结构，
其中所述第二导电区域和所述第二源极/漏极区域在第三公共表面和第四公共表面处相互直接物理接触，
其中所述第三和第四公共表面不共面，以及
其中所述第二接触区域与所述第三和第四公共表面重叠。
3.根据权利要求1所述的半导体结构，其中所述第一和第二接触区域包括金属。
4.根据权利要求1所述的半导体结构，还包括第一衬垫区域和第二衬垫区域，
其中所述第一衬垫区域被夹入所述第一导电区域与所述第一接触区域之间、并且与所述第一导电区域和所述第一接触区域直接物理接触，以及
其中所述第二衬垫区域被夹入所述第二导电区域与所述第二接触区域之间、并且与所述第二导电区域和所述第二接触区域直接物理接触。
5.根据权利要求4所述的半导体结构，其中所述第一和第二衬垫区域包括氮化钛。
6.根据权利要求1所述的半导体结构，其中所述第一公共表面与所述第二公共表面成约70°、90°、125°、135°或者145°的角度。
7.根据权利要求6所述的半导体结构，
其中所述第一公共表面与所述第二公共表面成约125°的角度，以及
其中所述第一和第二公共表面分别地在(100)和(111)结晶平面中。
8.根据权利要求1所述的半导体结构，
其中所述第一公共表面在(100)、(111)或者(110)结晶平面中，以及
其中所述第二公共表面在(110)或者(111)结晶平面中。
9.一种半导体制造方法，包括：
提供半导体结构，所述半导体结构包括(a)半导体层、(b)在所述半导体层的顶部上的栅极电介质区域、(c)在所述栅极电介质区域的顶部上的栅极电极区域，
其中所述栅极电极区域通过所述栅极电介质区域与所述半导体层电绝缘；
去除所述半导体层的第一部分和第二部分；
在所述去除所述半导体层的所述第一和第二部分之后，在所述半导体层中直接地分别在所述去除的第一和第二部分之下形成第一源极/漏极区域和第二源极/漏极区域，
其中所述半导体层包括沟道区域，以及
其中所述沟道区域设置于所述第一与第二源极/漏极区域之间、并且直接地在所述栅极电极区域之下而且通过所述栅极电介质区域与所述栅极电极区域电绝缘；
在执行所述形成所述第一和第二源极/漏极区域之后，分别地在所述第一源极/漏极区域和所述第二源极/漏极区域的顶部上形成第一导电区域和第二导电区域，
其中所述第一导电区域和所述第一源极/漏极区域在第一公共表面和第二公共表面处相互直接物理接触，以及
其中所述第一和第二公共表面不共面；以及
在执行所述形成所述第一和第二导电区域之后，分别地形成在所述第一和第二导电区域的顶部上并且电耦合到所述第一和第二导电区域的第一接触区域和第二接触区域，
其中所述第一接触区域与所述第一和第二公共表面重叠。
10.根据权利要求9所述的半导体制造方法，
其中所述第二导电区域和所述第二源极/漏极区域在第三公共表面和第四公共表面处相互直接物理接触，
其中所述第三和第四公共表面不共面，以及
其中所述第二接触区域与所述第三和第四公共表面重叠。
11.根据权利要求9所述的半导体制造方法，其中所述第一和第二接触区域包括金属。
12.根据权利要求9所述的半导体制造方法，还包括：
在执行所述形成所述第一和第二导电区域之后、并且在执行所述形成所述第一和第二接触区域之前，形成第一衬垫区域和第二衬垫区域，
其中所述第一衬垫区域被夹入所述第一导电区域与所述第一接触区域之间、并且与所述第一导电区域和所述第一接触区域直接物理接触，以及
其中所述第二衬垫区域被夹入所述第二导电区域与所述第二接触区域之间、并且与所述第二导电区域和所述第二接触区域直接物理接触。
13.根据权利要求12所述的半导体制造方法，其中所述第一和第二衬垫区域包括氮化钛。
14.根据权利要求9所述的半导体制造方法，其中所述第一公共表面与所述第二公共表面成约70°、90°、125°、135°或者145°的角度。
15.根据权利要求14所述的半导体制造方法，
其中所述第一公共表面与所述第二公共表面成约125°的角度，以及
其中所述第一和第二公共表面分别地在(100)和(111)结晶平面中。
16.根据权利要求9所述的半导体制造方法，
其中所述第一公共表面在(100)、(111)或者(110)结晶平面中，以及
其中所述第二公共表面在(110)或者(111)结晶平面中。
17.根据权利要求9所述的半导体制造方法，其中所述去除所述半导体层的所述第一和第二部分包括有方向地蚀刻所述半导体层的所述第一和第二部分。
18.一种半导体结构，包括：
(a)半导体层；
(b)在所述半导体层的顶部上的第一栅极电介质区域和第二栅极电介质区域；
(c)在所述第一栅极电介质区域的顶部上的第一栅极电极区域，
其中所述第一栅极电极区域通过所述第一栅极电介质区域与所述半导体层电绝缘，
其中所述半导体层包括第一沟道区域、第一源极/漏极区域和第二源极/漏极区域，以及
其中所述第一沟道区域设置于所述第一与第二源极/漏极区域之间、并且直接地在所述第一栅极电极区域之下而且通过所述第一栅极电介质区域与所述第一栅极电极区域电绝缘；
(d)在所述第二栅极电介质区域的顶部上的第二栅极电极区域，
其中所述第二栅极电极区域通过所述第二栅极电介质区域与所述半导体层电绝缘，
其中所述半导体层还包括第二沟道区域和第三源极/漏极区域，以及
其中所述第二沟道区域设置于所述第二与第三源极/漏极区域之间、并且直接地在所述第二栅极电极区域之下而且通过所述第二栅极电介质区域与所述第二栅极电极区域电绝缘；
(e)分别地在所述第一、第二和第三源极/漏极区域的顶部上的第一导电区域、第二导电区域和第三导电区域；以及
(f)分别地在所述第一、第二和第三导电区域的顶部上并且电耦合到所述第一、第二和第三导电区域的第一接触区域、第二接触区域和第三接触区域；
其中所述第二导电区域和所述第二源极/漏极区域在第一公共表面和第二公共表面处相互直接物理接触，
其中所述第一和第二公共表面不共面，以及
其中所述第二接触区域与所述第一和第二公共表面重叠。
19.根据权利要求18所述的半导体结构，
其中所述第一导电区域和所述第一源极/漏极区域在第三公共表面和第四公共表面处相互直接物理接触，
其中所述第三和第四公共表面不共面，以及
其中所述第一接触区域与所述第三和第四公共表面重叠。
20.根据权利要求18所述的半导体结构，
其中所述第三导电区域和所述第一源极/漏极区域在第五公共表面和第六公共表面处相互直接物理接触，
其中所述第五和第六公共表面不共面，以及
其中所述第三接触区域与所述第五和第六公共表面重叠。
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