CN101064249A - 改进浅沟槽隔离间隙填充工艺的方法 - Google Patents
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- CN101064249A CN101064249A CNA2006100263233A CN200610026323A CN101064249A CN 101064249 A CN101064249 A CN 101064249A CN A2006100263233 A CNA2006100263233 A CN A2006100263233A CN 200610026323 A CN200610026323 A CN 200610026323A CN 101064249 A CN101064249 A CN 101064249A
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- 238000000034 method Methods 0.000 title claims abstract description 127
- 238000005530 etching Methods 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 238000005516 engineering process Methods 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 29
- 239000011248 coating agent Substances 0.000 claims description 26
- 238000000576 coating method Methods 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 20
- 230000008021 deposition Effects 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 238000007634 remodeling Methods 0.000 description 18
- 239000000463 material Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000011049 filling Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000001878 scanning electron micrograph Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 150000004767 nitrides Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- PICXIOQBANWBIZ-UHFFFAOYSA-N zinc;1-oxidopyridine-2-thione Chemical class [Zn+2].[O-]N1C=CC=CC1=S.[O-]N1C=CC=CC1=S PICXIOQBANWBIZ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
提供了一种形成用于浅沟槽隔离区域的分级沟槽的方法。该方法包括提供具有衬底区域的半导体衬底。该方法还包括形成覆盖衬底区域的垫氧化物层。此外，该方法包括形成覆盖垫氧化物层的蚀刻停止层。该方法还包括图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域。此外，该方法包括在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度。该方法还包括形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层。该方法还包括从沟槽底部去除电介质层的第一部分以暴露衬底区域，使得在沟槽侧壁上保留电介质层的第二部分。此外，该方法包括蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度。该方法也包括将电介质层的第二部分从沟槽去除。
Description
技术领域
本发明涉及用于半导体器件制造的集成电路及其处理。具体来说，本发明提供了具有改进的间隙填充特性的沟槽形成方法及所得到的器件结构。仅举例来说，本发明已经应用于浅沟槽隔离(STI)区域的形成。但是应理解本发明具有广泛得多的应用范围。
背景技术
集成电路或“IC”已经从单个硅芯片上制造的少数互连器件发展成数百万的器件。当前的IC提供了远远超出原来所想象的性能和复杂性。为了实现复杂性和电路密度(即能够组装到给定芯片区域上的器件数目)的改进，最小器件特征尺寸，也称为器件“几何尺寸”，已经随着每代IC而变得更小。半导体器件现在制造成具有小于四分之一微米跨度的特征。
增加电路密度不仅改进了IC的复杂性和性能而且向消费者提供了较低成本的部件。IC制造设施可花费数亿甚至数十亿美元。每个制造设施将具有某一晶片生产量，而且每个晶片将在其上具有某一数目的IC。因此，通过使IC的各个器件较小，在每一晶片上就可以制造较多器件，于是增加了制造设施的产出。使器件较小很具有挑战性，因为IC制造中使用的每个工艺具有限制。也就是说，给定的工艺通常最小只能作用到某一特征尺寸，然后该工艺或器件布局需要加以改变。此外，由于器件要求越来越快的设计，所以对于常规的工艺和材料存在工艺局限。
一个这样的工艺局限实例涉及对具有高纵横比的沟槽进行填充的难点，高纵横比意味着沟槽深度与沟槽开口之比大。高纵横比在沟槽填充工艺期间可造成的问题是沉积的材料不均匀地分布于沟槽的表面区域上。这可能引发沉积材料在沟槽拐角处的悬垂以及沟槽中心处的空隙，于是造成器件性能和电可靠性问题。
从上可知，需要一种用于处理半导体器件的改进技术。
发明内容
本发明涉及用于半导体器件制造的集成电路及其处理。具体来说，本发明提供了具有改进的间隙填充特性的沟槽形成方法及所得到的器件结构。仅举例来说，本发明已经应用于浅沟槽隔离(STI)区域的形成。但是应理解本发明具有广泛得多的应用范围。
在本发明的特定实施例中，提供了一种形成用于浅沟槽隔离区域的分级沟槽(graded trench)的方法。该方法包括提供具有衬底区域的半导体衬底。该方法还包括形成覆盖衬底区域的垫氧化物层。此外，该方法包括形成覆盖垫氧化物层的蚀刻停止层。该方法进一步包括图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域。此外，该方法包括在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度。另外，该方法包括形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层。该方法进一步包括将电介质层的第一部分从沟槽底部去除以暴露衬底区域，使电介质层的第二部分保留于沟槽侧壁上。此外，该方法包括蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度。该方法也包括将电介质层的第二部分从沟槽去除。
在本发明的另一特定实施例中，提供了一种形成浅沟槽隔离区域的方法。该方法包括提供具有衬底区域的半导体衬底。该方法进一步包括形成覆盖衬底区域的垫氧化物层。此外，该方法包括形成覆盖垫氧化物层的蚀刻停止层。该方法进一步包括图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域。此外，该方法包括在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度。该方法还包括形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层。该方法进一步包括将电介质层的第一部分从沟槽底部去除以暴露衬底区域，使电介质层的第二部分保留于沟槽侧壁上。此外，该方法包括蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度。该方法也包括将电介质层的第二部分从沟槽去除。另外，该方法包括在台面区域和沟槽上沉积第二电介质层。此外，该方法包括去除部分第二电介质层以暴露蚀刻停止层。该方法进一步包括去除蚀刻停止层和垫氧化物层。
在本发明的又一特定实施例中，提供了一种位于半导体衬底上且延伸到其中的沟槽。该沟槽包括沟槽底部和沟槽开口。该沟槽进一步包括第一沟槽侧壁区域。该沟槽还包括相邻于第一沟槽侧壁区域的第一台阶区域。该第一台阶区域基本平行于沟槽底部，而且与第一沟槽侧壁区域形成第一角度。另外，该沟槽包括第二沟槽侧壁区域。该第二沟槽侧壁区域与沟槽底部形成第二角度。
通过本发明可以实现优于常规技术的许多益处。例如，本技术提供了依赖于常规技术的易使用的工艺。在一些实施例中，提供了减少所沉积的间隙填充层内的空隙化的有效间隙填充工艺。其可通过提供优良电隔离来改进所形成的半导体电路的器件可靠性和性能。此外，该方法提供了与常规工艺技术兼容而无需对常规设备和工艺进行实质改造的工艺。依赖于实施例，可以实现这些益处的一个或多个。遍及本说明书、尤其是下文，将更多地描述这些和其他益处。
参照随后的具体描述和附图，能够更为完全地理解本发明的各种附加目的、特征和优点。
附图说明
图1A是示出常规沉积工艺之后的空隙形成的简化图；
图1B是常规STI工艺中的空隙形成的SEM图像；
图2A和2B是示出常规STI工艺中的空隙形成的SEM图像。
图3A-3F是示出根据本发明实施例用于STI间隙填充工艺的沟槽形成的示例简化图；
图4-5是示出根据本发明实施例用于STI间隙填充工艺的沟槽形成所用工艺的示例简化工艺流程；
图6是示出根据本发明实施例具有分级轮廓的沟槽的示例简化图；
图7A-7C是示出根据本发明实施例在STI间隙填充工艺中的附加沉积和去除工艺的示例简化图；
图8是示出根据本发明实施例在用于STI间隙填充工艺的沟槽形成期间所用附加工艺的示例简化工艺流程；
图9是示出根据本发明实施例用于STI间隙填充工艺的沟槽的电测试的示例图；以及
图10A和10B是示出根据本发明实施例具有分级轮廓的沟槽的示例SEM图像。
具体实施方式
本发明涉及用于半导体器件制造的集成电路及其处理。具体来说，本发明提供了具有改进的间隙填充特性的沟槽形成方法及所得到的器件结构。仅举例来说，本发明已经应用于浅沟槽隔离(STI)区域的形成。但是应理解本发明具有广泛得多的应用范围。
图1A是示出常规沟槽填充工艺中的空隙形成的简化图，而图1B是常规STI工艺中的空隙形成的SEM图像。沉积工艺用来填充在衬底内形成的高纵横比沟槽。例如，高纵横比沟槽是沟槽深度与沟槽宽度之比大于5∶1的沟槽。在执行沉积工艺时，具有12微米沟槽开口和5000埃深度的示例尺度的沟槽可能招致许多问题。可能出现的一个问题是，沉积材料在沟槽顶角上的悬垂可造成空隙形成于沉积材料中。例如，发明人已经发现这之所以出现是因为较大量的沉积材料聚集于沟槽拐角上，而不是遍及沟槽而均匀分布。由于材料聚集于沟槽拐角上，它侵入沟槽开口中而且造成越来越多的材料沉积于沟槽拐角上。具体来说，沟槽孔径可具有凹角，孔径的上部宽度由此小于沟槽的底部宽度。这造成空隙2和4形成于沟槽的中心部分，由此可导致沉积膜的电阻增加、由图1A和图1B的结构形成的集成电路的可靠性问题、以及最终的器件故障，从而导致用来制造集成电路的该工艺的产出率下降。
图2A和2B是示出常规STI工艺中的空隙形成的SEM图像。STI工艺通常在晶片处理期间用来电隔离在公共半导体衬底上形成的相邻晶体管。图2A是在半导体衬底上形成的层的中心视图，而图2B是边缘视图。单个沟槽蚀刻步骤通常用于沟槽的形成中。这就导致沟槽因沟槽形成工艺而具有常规或“陡峭”轮廓。例如，沟槽侧壁可能具有微小的连续锥度，该锥度导致沟槽底部略窄于沟槽开口。在已经执行间隙填充或沉积工艺之后，因间隙填充层过度沉积而可能出现空隙12和14。
图3A-3F是示出根据本发明实施例用于STI间隙填充工艺的沟槽形成的示例简化图。这些图结合图4可以更好地来理解，图4是示出了根据本发明实施例用于STI间隙填充工艺的沟槽形成所用工艺的示例简化工艺流程。例如，工艺流程200包括用于形成沟槽开口的工艺202、用于执行局部沟槽蚀刻的工艺204、用于在沟槽中沉积电介质层的工艺206、用于蚀刻电介质层以产生间隔物的工艺208、用于第二沟槽蚀刻工艺的工艺210、以及用于将间隔物从沟槽去除的工艺212。这些图只是实例，它们不应不适当地限制权利要求的范围。本领域的技术人员将明白许多变形、替换和改型。
在图3A中，提供了半导体衬底100。例如，该衬底可以由适合于半导体级电子器件的硅材料形成。垫氧化物层102接着形成于半导体衬底100上。垫氧化物层102在邻接的硬掩模层104与半导体衬底100之间起到界面的作用。热氧化工艺可以用来在半导体衬底100上形成垫氧化物层102。硬掩模层104形成于垫氧化物层102上而且对于沟槽蚀刻工艺起到硬掩模的作用。此外，硬掩模层104也起到停止层的作用，用于去除在STI结构中用作隔离材料的电介质层。例如，硬掩模层104可以是使用CVD工艺来沉积的氮化硅。光刻工艺用来沉积和图案化氮化硅层上的光致抗蚀剂以暴露开口，使得能够执行沟槽蚀刻工艺。蚀刻工艺用来去除部分硬停止层104和垫氧化物层102以在工艺202中产生沟槽开口106，由此得到结构126。当然，可以有其他变形、改型和替换。
在工艺204中，执行沟槽蚀刻工艺以蚀刻沟槽至第一深度，该第一深度是所需完全沟槽深度的一部分。这在图3B和结构128中示出。例如，沟槽深度可以是最终所需沟槽深度的三分之一到二分之一。常规的沟槽形成工艺在一个蚀刻工艺中蚀刻整个沟槽深度。沟槽宽度可以是0.12微米或以下。沟槽108具有沟槽侧壁112和沟槽底部110以及第一侧壁区域115。第一侧壁区域115是可能由于蚀刻工艺而具有微小向内角的沟槽侧壁112部分。例如，第一侧壁区域115的第一沟槽角可以限定为第一侧壁区域115与沟槽底部119之间形成的角。通过蚀刻工艺可以实现90度到120度的角度范围。例如，完全竖直蚀刻的沟槽将在侧壁区域115与沟槽底部110之间具有90度的第一沟槽角。替选地，如果第一沟槽角大于90度，则沟槽底部110的宽度可以小于沟槽开口的宽度。当然，可以有其他变形、改型和替换。
在图3C和工艺206中，薄电介质层116沉积于沟槽108中和相邻于沟槽的台面区域116上。在沉积之后，形成了结构130。例如，电介质层可以是具有50-500埃之间的厚度的氮化物或氧化物层。电介质层116覆盖沟槽底部110、沟槽侧壁112和相邻于沟槽的台面区域。当然，可以有其他变形、改型和替换。
在工艺208中，在结构132上，蚀刻电介质层116以在沟槽108的侧壁112上产生间隔物118，如图3D所示。各向异性干蚀刻工艺可以在工艺208中用来去除电介质层116的部分。所用蚀刻工艺具有基本竖直的取向，从台面区域116和沟槽底部110去除电介质层116的部分，而其他部分的电介质层116保留于沟槽侧壁112和第一侧壁区域115上作为间隔物118。蚀刻工艺的基本竖直取向可以得到顶部厚度减小的间隔物118，从而得到倾斜轮廓。电介质层116的部分从沟槽底部110去除，但是间隔物118保留在相邻于沟槽侧壁112的沟槽底部110的侧面上。这使得电介质层116的保留部分充当后续蚀刻工艺的间隔物以将沟槽108完全蚀刻到它的所需深度，因为间隔物之下的半导体衬底区域在后续蚀刻工艺期间不被蚀刻。当然，可以有其他变形、改型和替换。
在工艺210中，硅蚀刻工艺用来进一步将沟槽蚀刻到半导体衬底100中。这在图3E和结构134中示出。由于间隔物118在硅蚀刻工艺之前覆盖部分沟槽底部110，所以仅蚀刻沟槽底部110的暴露部分。沟槽108的深度可以在工艺210中扩展到所需的沟槽108的最终深度。例如，如果在工艺204中将沟槽蚀刻到所需最终深度的三分之一，则工艺210将沟槽蚀刻所需深度的另外三分之二以满足最终深度。由于蚀刻工艺，沟槽120的底部已经通过硅蚀刻工艺以及使用间隔物118而延伸和变窄。台阶区域124可以相邻于第一侧壁区域115而形成，它们先前是部分的沟槽底部110。台阶区域124可以具有水平分量，因为台阶区域124在硅蚀刻工艺期间为间隔物118所覆盖。相应地，没有去除台阶区域124下面的硅区域。例如，台阶区域124可以基本平行于沟槽底部120。第二侧壁区域122在硅蚀刻工艺期间形成而且相邻于台阶区域124和新近形成的沟槽底部120。第三侧壁区域124可以因蚀刻工艺而具有微小向内角，该角可以不同于第一侧壁区域115的向内角。此外，沟槽底部120比先前在其宽度内包括台阶区域124的沟槽底部110窄。当然，可以有其他变形、改型和替换。
继第二蚀刻工艺之后，第一沟槽角可以限定为第一侧壁区域115与台阶区域124之间的角，因为台阶区域124先前是部分的沟槽底部110。第二沟槽角可以限定为第二侧壁区域122与沟槽底部120之间的角。第二沟槽角可以具有90度与120度之间的角度。在特定实施例中，第一和第二沟槽角都可以是90度，于是在沟槽内形成两个直角。然而，第一和第二沟槽角也可以是不同的值，从而得到具有不同坡度的侧壁的沟槽。
在工艺212中，从沟槽108去除间隔物118。这一工艺的结果可在图3F和结构136中示出。干蚀刻工艺在工艺212中用来将间隔物118从沟槽侧壁112和第一侧壁区域115去除。例如，该蚀刻工艺可以相对于基本竖直的蚀刻工艺在角度上允许更为高效地去除间隔物118。一旦去除了间隔物118，沟槽侧壁112包括第一侧壁区域115、台阶区域124和第二侧壁区域122。第二侧壁区域122相邻于与在先步骤中的沟槽底部110相比具有减小宽度的沟槽底部120。在本发明的特定实施例中，沟槽可以具有小于.12微米的宽度和小于6000埃的深度。沟槽侧壁112具有分级轮廓以减少需要填充在沟槽108的下部拐角中的材料量。发明人已经发现通过减少需要填充在沟槽的下底部拐角中的材料量，可减少沟槽内出现空隙化的量。发明人已经建立如下理论：由于在后续沉积工艺期间较少的材料沉积于沟槽的底部拐角中，在沟槽的侧壁和顶部拐角上也沉积较少的材料。由此得到在后续沟槽沉积工艺中较容易填充的扩大的沟槽开口，这就减少了空隙的形成。当然，可以有其他变形、改型和替换。
图5是示出根据本发明实施例用于STI间隙填充工艺的沟槽形成所用工艺的示例简化工艺流程。图5结合图6可以更好地来理解，图6是示出了根据本发明实施例具有分级轮廓的沟槽的示例简化图。例如，工艺流程300包括用于在沟槽和台面区域中沉积附加电介质层的工艺302、用于蚀刻附加电介质层以在沟槽的侧壁上产生间隔物的工艺304、用于进一步蚀刻暴露区域中的沟槽以扩展沟槽深度的工艺306、以及用于将间隔物从沟槽去除的工艺308。这些图只是实例，不应不当地限制权利要求的范围。本领域的技术人员将明白许多变形、替换和改型。
继工艺流程200之后，形成了具有两台阶分级轮廓的结构136。工艺流程300可以在工艺流程200之后用来在沟槽轮廓上产生附加台阶以进一步减少在沟槽填充工艺期间空隙化的出现。如可以理解的，工艺流程300中的许多步骤类似于工艺流程200的许多步骤。然而，如果使用工艺流程300，则可能需要修改由先前沟槽蚀刻工艺产生的沟槽深度。例如，如果要通过工艺流程300在沟槽轮廓中形成一个附加台阶，则在工艺204中可以蚀刻沟槽的四分之一至三分之一的示例深度，而不是在工艺204中对于两台阶沟槽蚀刻的最终沟槽的三分之一至二分之一深度。可在工艺208和工艺306中蚀刻剩余的沟槽深度。例如，工艺208可将沟槽扩展到最终所需沟槽深度的二分之一至三分之二深度，而工艺306将沟槽扩展到它的最终深度。由每个沟槽蚀刻工艺产生的所需沟槽深度可以依赖于要在沟槽轮廓上形成的台阶数目而不同。当然，可以有其他变形、改型和替换。
在工艺302中，类似于工艺206，在沟槽和台面区域中沉积附加的电介质层。在这一情况中，电介质层覆盖沟槽的分级轮廓以及覆盖台面区域和沟槽底部。在工艺304中，蚀刻附加的电介质层以在沟槽的侧壁上产生间隔物。间隔物覆盖了沟槽的第一和第二侧壁以及其间的台阶区域。间隔物也覆盖部分沟槽底部，于是将宽度减小的沟槽底部暴露给后续蚀刻工艺。在工艺306中，硅蚀刻工艺用来将沟槽扩展到进一步的深度。仅蚀刻沟槽底部中的暴露区域，因为不蚀刻由间隔物所覆盖的沟槽底部部分。在工艺308中，将间隔物从沟槽去除，得到结构400。垫氧化物层402和硬掩模层404覆盖半导体衬底440，沟槽408形成于半导体衬底440中。沟槽侧壁412延伸到半导体衬底440中而且进一步包括第一侧壁区域415、第二侧壁区域422和第三侧壁区域428。第一台阶区域424存在于第一侧壁区域415与第二侧壁区域422之间，而第二侧壁区域426存在于第二侧壁区域422与第三侧壁区域428中。第三侧壁区域428也相邻于与沟槽408的沟槽开口相比时具有减小宽度的沟槽底部420。当然，可以有其他变形、改型和替换。
将图6中的结构400与图3E中的结构136相比较，能够理解，与沟槽108相比，在沟槽408内需要沉积数量减少的材料来填充沟槽和产生隔离区域。然而，相对于结构136，需要附加的工艺步骤来形成结构400。此外，除图400中所示以外，可以根据需要执行附加步骤以在沟槽的分级轮廓上产生附加的台阶。当然，可以有其他变形、改型和替换。
图7A-7C是示出了根据本发明实施例在STI间隙填充工艺中的附加沉积和去除工艺的示例简化图。图7A-7C可以结合图8更好地来理解，图8是示出了根据本发明实施例在用于STI间隙填充工艺的沟槽形成中所用附加工艺的示例简化工艺流程。工艺流程600包括用于在沟槽和台面区域上沉积第二电介质材料的工艺602、用于去除第二电介质层以暴露蚀刻停止层的工艺604、以及用于去除蚀刻停止层和垫氧化物层的工艺606。工艺流程600可继工艺流程200或工艺流程300之后用来填充由先前工艺流程200或300产生的分级沟槽。这些图只是实例，不应不当地限制权利要求。本领域的技术人员将明白许多变形、替换和改型。
在工艺602中，第二层电介质材料108沉积于沟槽108和相邻于沟槽的台面区域上。例如，HDP-CVD或其他工艺可用来沉积氧化硅或其他电介质材料层以填充沟槽108。第二层电介质层108附加地覆盖沟槽底部120和侧壁区域112，包括第一和第二侧壁区域115和122，以及台阶区域124。侧壁区域的分级轮廓使得数量减少的材料聚集于沟槽108的上部拐角上，于是减少或防止空隙形成的发生。第二电介质层108附加地覆盖相邻于沟槽的硬掩模层104。尽管在结构500中已经填充两台阶分级沟槽，但是也可通过工艺602填充具有附加台阶的沟槽。例如，也可填充三或四台阶分级沟槽。当然，可以有其他变形、改型和替换。
在工艺604中，去除第二电介质层506以暴露相邻于沟槽区域的蚀刻停止层104。例如，化学机械抛光(CMP)工艺可以用来平坦化第二电介质层506直至暴露蚀刻停止层104。蚀刻停止层104起到允许形成恰当隔离区域508高度的蚀刻停止的作用。例如，如果需要较大高度的隔离区域508，则在蚀刻停止层104的沉积期间可增加蚀刻停止层104的对应高度。当然，可以有其他变形、改型和替换。
在工艺606中，去除蚀刻停止层104和垫氧化物层102。湿蚀刻工艺可以用来去除蚀刻停止层104和垫氧化物层102。湿蚀刻工艺的化学可以设计成避免蚀刻到隔离区域508中。工艺606继续进行到去除蚀刻停止层104和垫氧化物层102而且暴露相邻于隔离区域508的半导体衬底100为止。衬底区域510和512位于半导体衬底100中而且相邻于隔离区域508，并且可用于后续步骤中的晶体管形成，其中隔离区域508用以将衬底区域510和512相互隔离。当然，可以有其他变形、改型和替换。
图9是示出根据本发明实施例用于STI间隙填充工艺的沟槽的电测试的示例图。在图9中，对于常规轮廓沟槽和分级轮廓沟槽，示出了关于大量划分的晶片的基线电数据。奇数晶片利用单台阶蚀刻来产生和填充沟槽，而偶数晶片利用根据本发明实施例的方法来产生和填充分级轮廓沟槽。以微微安培测量关于晶片的电数据，即存在于由隔离区域分离的硅部之间的电流。对于电流的可接受基线700在1e-10pA略微以上示出，在具有常规轮廓的沟槽与根据本发明实施例具有分级轮廓的沟槽之间没有电数据702的差异。因此，由根据本发明实施例产生的隔离区域所提供的电隔离等于由根据常规方法形成的隔离区域所提供的电隔离，同时在空隙减少方面有改进。当然，可以有其他变形、改型和替换。
图10A和10B是示出了根据本发明实施例具有分级轮廓的沟槽的示例SEM图像。图10A是在半导体衬底上形成的层的中心视图，而图10B是边缘视图。在STI间隙填充工艺中已经形成和填充了分级沟槽以产生隔离区域。然而，当与图2A和2B做比较时，由于根据本发明实施例形成了分级沟槽，空隙12和14在间隙填充工艺之后没有出现。此外，能够更为清除地看到第一侧壁区域800和第二侧壁区域802的不同坡度。当然，可以有其他变形、改型和替换。
也应理解，这里所述的实例和实施例仅用于说明性目的，而且以之为依据的各种改型或变化对于本领域的技术人员将是可以想到的，并且将囊括于本申请的精神和范畴以及所附权利要求的范围之内。
Claims (20)
1.一种形成用于浅沟槽隔离区域的分级沟槽的方法，包括：
提供具有衬底区域的半导体衬底；
形成覆盖衬底区域的垫氧化物层；
形成覆盖垫氧化物层的蚀刻停止层；
图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域；
在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度；
形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层；
从沟槽底部去除电介质层的第一部分以暴露衬底区域，而在沟槽侧壁上保留电介质层的第二部分；
蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度；以及
将电介质层的第二部分从沟槽去除。
2.权利要求1的方法，进一步包括：
形成覆盖侧壁、沟槽底部和相邻于沟槽的台面区域的第二电介质层；
从沟槽底部去除第二电介质层的第一部分以暴露衬底区域，而在沟槽侧壁上保留第二电介质层的第二部分；
蚀刻衬底区域以将至少部分沟槽的深度增加到第三深度；以及
将第二电介质层的第二部分从沟槽去除。
3.权利要求1的方法，其中在蚀刻衬底区域期间电介质层的第二部分阻止去除部分沟槽。
4.权利要求1的方法，其中在蚀刻衬底区域之前电介质层的第二部分延伸到沟槽侧壁。
5.权利要求1的方法，其中去除部分电介质层是使用各向异性蚀刻工艺来进行的。
6.权利要求1的方法，其中所述第一深度是最终所需沟槽深度的三分之一至二分之一。
7.权利要求2的方法，其中所述第一深度是最终所需沟槽深度的四分之一至三分之一。
8.权利要求1的方法，其中沟槽宽度小于0.12微米。
9.权利要求1的方法，其中沟槽深度在3000埃与6000埃之间。
10.权利要求1的方法，其中所述垫氧化物层是氧化硅。
11.权利要求1的方法，其中所述蚀刻停止层是氮化硅。
12.一种形成浅沟槽隔离区域的方法，包括：
提供具有衬底区域的半导体衬底；
形成覆盖衬底区域的垫氧化物层；
形成覆盖垫氧化物层的蚀刻停止层；
图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域；
在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度；
形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的第一电介质层；
从沟槽底部去除第一电介质层的第一部分以暴露衬底区域，而在沟槽侧壁上保留第一电介质层的第二部分；
蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度；
将第一电介质层的第二部分从沟槽去除；
在台面区域和沟槽上沉积第二电介质层；
去除部分第二电介质层以暴露蚀刻停止层；以及
去除蚀刻停止层和垫氧化物层。
13.权利要求12的方法，其中沉积第二电介质层是HDP-CVD工艺。
14.权利要求12的方法，其中去除部分第二电介质层是CMP工艺。
15.权利要求12的方法，其中在去除部分第二电介质层以暴露蚀刻停止层之后由第二电介质层形成隔离区域。
16.权利要求12的方法，其中所述第一深度是最终所需沟槽深度的三分之一至二分之一。
17.一种位于半导体衬底上且延伸到其中的沟槽，包括：
沟槽底部和沟槽开口；
第一沟槽侧壁区域；
相邻于第一沟槽侧壁区域的第一台阶区域，该第一台阶区域基本平行于沟槽底部而且与第一沟槽侧壁区域形成第一角度；以及
第二沟槽侧壁区域，该第二沟槽侧壁区域与沟槽底部形成第二角度。
18.权利要求17的沟槽，进一步包括：
相邻于第二沟槽侧壁区域的第二台阶区域，该第二台阶区域基本平行于沟槽底部；以及
第三沟槽侧壁区域，该第三沟槽侧壁区域与第二台阶区域形成第三角度。
19.权利要求17的沟槽，其中所述第一角度和第二角度在90度与120度之间而且包括90度和120度。
20.权利要求17的沟槽，其中所述第一角度和第二角度都是90度。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006100263233A CN100517592C (zh) | 2006-04-30 | 2006-04-30 | 改进浅沟槽隔离间隙填充工艺的方法 |
| US11/549,116 US7989309B2 (en) | 2006-04-30 | 2006-10-13 | Method of improving a shallow trench isolation gapfill process |
| US13/095,847 US20110198734A1 (en) | 2006-04-30 | 2011-04-27 | Method of improving a shallow trench isolation gapfill process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006100263233A CN100517592C (zh) | 2006-04-30 | 2006-04-30 | 改进浅沟槽隔离间隙填充工艺的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101064249A true CN101064249A (zh) | 2007-10-31 |
| CN100517592C CN100517592C (zh) | 2009-07-22 |
Family
ID=38648834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100263233A Expired - Fee Related CN100517592C (zh) | 2006-04-30 | 2006-04-30 | 改进浅沟槽隔离间隙填充工艺的方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7989309B2 (zh) |
| CN (1) | CN100517592C (zh) |
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| CN109887924A (zh) * | 2019-02-14 | 2019-06-14 | 长江存储科技有限责任公司 | 3d nand存储器的形成方法 |
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| CN112885770A (zh) * | 2019-11-29 | 2021-06-01 | 长鑫存储技术有限公司 | 浅沟槽隔离结构、半导体结构及其制备方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100517592C (zh) * | 2006-04-30 | 2009-07-22 | 中芯国际集成电路制造(上海)有限公司 | 改进浅沟槽隔离间隙填充工艺的方法 |
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2006
- 2006-04-30 CN CNB2006100263233A patent/CN100517592C/zh not_active Expired - Fee Related
- 2006-10-13 US US11/549,116 patent/US7989309B2/en active Active
-
2011
- 2011-04-27 US US13/095,847 patent/US20110198734A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| CN100517592C (zh) | 2009-07-22 |
| US20110198734A1 (en) | 2011-08-18 |
| US7989309B2 (en) | 2011-08-02 |
| US20070254453A1 (en) | 2007-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20111222 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090722 Termination date: 20190430 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |