CN114171521A - 半导体结构、三维存储器及其制造方法 - Google Patents

半导体结构、三维存储器及其制造方法 Download PDF

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CN114171521A CN202111420061.XA CN202111420061A CN114171521A CN 114171521 A CN114171521 A CN 114171521A CN 202111420061 A CN202111420061 A CN 202111420061A CN 114171521 A CN114171521 A CN 114171521A
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Abstract

本申请提供了一种三维存储器及其制造方法，该方法包括：在衬底上形成第一堆叠层，第一堆叠层中定义有多个芯片区域以及位于相邻的芯片区域之间的切割道区域；在切割道区域形成零层标记的开口，开口具有第一关键尺寸；以及在芯片区域形成底部选择栅切口，底部选择栅切口具有第二关键尺寸，其中，第一关键尺寸大于所述第二关键尺寸。本申请提供的三维存储器制造方法，可通过一次光刻工艺形成底部选择栅切口和延伸至衬底中的零层标记的开口，简化了工艺流程。

Description

半导体结构、三维存储器及其制造方法
技术领域
本申请涉及半导体技术领域。具体地，本申请涉及一种半导体结构、三维存储器及其制造方法。
背景技术
在三维存储器的制造过程中，通常会在分割相邻的存储芯片的切割道区域形成用于工艺对准的零层标记，零层标记由形成的开口和填充开口的填充物构成，其中，填充物的光学参数已知，从而，可以通过光线的折射、反射等来确定三维存储器的部分器件结构的相对位置。
应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。
发明内容
本申请的一方面提供一种三维存储器的制造方法，该方法包括：在衬底上形成第一堆叠层，所述第一堆叠层中定义有多个芯片区域以及位于相邻的所述芯片区域之间的切割道区域；在所述切割道区域形成零层标记的开口，所述开口具有第一关键尺寸；以及在所述芯片区域形成底部选择栅切口，所述底部选择栅切口具有第二关键尺寸，其中，所述第一关键尺寸大于所述第二关键尺寸。
在本申请的一个实施方式中，在所述切割道区域形成零层标记的开口以及在在所述芯片区域形成底部选择栅切口包括：在所述第一堆叠层上形成掩膜层；图案化所述掩膜层，以形成所述零层标记的开口和所述底部选择栅切口的图案；以及以图案化的所述掩膜层为掩蔽，形成所述零层标记的开口和所述底部选择栅切口。
在本申请的一个实施方式中，在所述第一堆叠层上形成掩膜层包括：在所述第一堆叠层上形成硬掩膜层；以及在所述硬掩膜层上形成抗氧化层。
在本申请的一个实施方式中，在所述切割道区域形成零层标记的开口包括：形成贯穿所述第一堆叠层并延伸至所述衬底中的开口。
在本申请的一个实施方式中，所述第一堆叠层包括交替叠置的介质层和牺牲层，所述介质层中的至少一个介质层与所述衬底邻接，其中，在所述芯片区域形成底部选择栅切口包括：在所述芯片区域形成贯穿所述第一堆叠层并停止于所述至少一个介质层的与所述衬底邻接的底部。
在本申请的一个实施方式中，所述方法包括：填充所述开口和所述底部选择栅切口，以分别形成所述零层标记和底部选择栅切线。
在本申请的一个实施方式中，填充所述开口和所述底部选择栅切口包括：在所述开口和所述底部选择栅切口填充绝缘材料形成填充层；以及对所述填充层进行第一平坦化处理。
在本申请的一个实施方式中，填充所述开口和所述底部选择栅切口还包括：去除所述第一堆叠层的远离所述衬底的顶部的至少一个牺牲层；以及对所述填充层进行第二平坦化处理。
在本申请的一个实施方式中，所述方法还包括：在所述第一堆叠层上形成第二堆叠层；以及以所述零层标记为位置参考在所述芯片区域形成所述三维存储器的部分器件结构。
在本申请的一个实施方式中，形成所述三维存储器的部分器件结构包括：在所述第二堆叠层和所述第一堆叠层中形成台阶结构。
在本申请的一个实施方式中，在所述切割道区域形成零层标记的开口包括：形成贯穿所述第一堆叠层并停止于所述第一堆叠层的底部的开口，其中，形成所述台阶结构之前，所述方法还包括：在所述零层标记上形成光阻层。
在本申请的一个实施方式中，在所述切割道区域形成零层标记的开口包括：在所述切割道区域形成贯穿所述第一堆叠层并延伸至所述衬底中的开口，其中，形成所述台阶结构包括：在所述第一堆叠层的位于所述芯片区域的部分形成所述台阶结构；以及在所述第一堆叠层的位于所述切割道区域的部分形成阶梯台阶。
在本申请的一个实施方式中，形成所述台阶结构还包括：去除所述零层标记的位于所述第一堆叠层中的至少一部分。
在本申请的一个实施方式中，所述方法还包括：在所述台阶结构上和所述切割道区域形成填充绝缘层。
本申请的另一方面提供一种三维存储器，所述三维存储器由上述任一项所述方法制造。
本申请的再一方面还提供一种半导体结构，包括：芯片结构，位于衬底上，所述芯片结构包括具有台阶结构的且依次设置于所述衬底上的第一堆叠结构和第二堆叠结构；切割道，位于相邻的所述芯片结构之间，其中，所述切割道包括位于所述衬底上的阶梯台阶；零层标记，位于所述衬底中且与所述阶梯台阶之间对应；以及底部选择栅切线，设置于所述第一堆叠结构中；其中，所述零层标记的关键尺寸大于所述底部选择栅切线的关键尺寸。
在本申请的一个实施方式中，所述零层标记和所述底部选择栅切线的材料相同。
在本申请的一个实施方式中，所述底部选择栅切线贯穿所述第一堆叠结构并停止于所述第一堆叠结构的底部。
在本申请的一个实施方式中，所述第一堆叠结构和所述第二堆叠结构包括交替叠置的栅极层和介质层，其中，第一堆叠结构中的所述栅极层的叠置数量≥3。
在本申请的一个实施方式中，所述第一堆叠结构中的至少一个栅极层为底部选择栅极层。
在本申请的一个实施方式中，所述零层标记的关键尺寸范围为1-20um。
在本申请的一个实施方式中，所述底部选择栅切线的关键尺寸范围为1-400nm。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，
图1为根据本申请的一些实施方式的三维存储器的制造方法中形成零层标记和底部选择栅切线之后的半导体结构的局部示意图；
图2为根据本申请实施方式的三维存储器的制造方法300的流程示意图；
图3-图10为根据本申请的一些实施方式的三维存储器的制造方法在实施某些步骤之后的局部示意图；
图11为根据本申请的一些实施方式的半导体结构的示意图；
图12为根据本申请的一些实施方式的半导体结构的存储块的剖视示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。
注意，说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。
此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。装置可以以其它方式被定向(旋转90度或在其它取向)，并且相应地，本文所使用的空间相对描述词也可以被类似地解释。
如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
三维(3D)存储器是指一种半导体存储器，其在水平定向的衬底上具有垂直延伸的堆叠结构(本文称“第一堆叠结构”和“第二堆叠结构”)。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
如图1所示，在一些三维存储器的制造工艺中，通常先在衬底10'中形成开口(未示出)，然后填充绝缘材料并平坦化，以形成零层标记30'。
在一些实施方式中，可在衬底10'上形成用于底部选择栅(Bottom SelectiveGate，BSG)结构的堆叠层20'，并且在堆叠层20'中形成底部选择栅切口(未示出)，然后在底部选择栅切口中填充绝缘材料并平坦化，以用于形成对BSG进行分区选择的底部选择栅切线。
上述实施方式中，底选择栅切线40'和零层标记30'分步形成，通常需要两张掩膜版并进行至少两次填充以及至少两次平坦化处理，而零层标记30'在后续工艺中仅仅用于对准标记，对电路结构无实质贡献，单独形成零层标记30'不仅工序繁杂，而且会增加器件的制造周期与成本。
图2所示为根据本申请实施方式的三维存储器的制造方法300的流程示意图。如图2所示，三维存储器的制造方法300包括：
S310：在衬底上形成第一堆叠层，所述第一堆叠层中定义有多个芯片区域以及位于相邻的所述芯片区域之间的切割道区域；
S320：在所述切割道区域形成零层标记的开口,所述开口具有第一关键尺寸；
S330：在所述芯片区域形成底部选择栅切口,所述底部选择栅切口具有第二关键尺寸，其中，所述第一关键尺寸大于所述第二关键尺寸；
S340：填充所述开口和所述底部选择栅切口，以分别形成所述零层标记和底部选择栅切线；
S350：在所述第一堆叠层上形成第二堆叠层；
S360：以所述零层标记为位置参考在所述芯片区域形成所述三维存储器的部分器件结构。
图3-图10为上述制造方法300在实施某些步骤之后的局部示意图。在详述本申请实施方式时，为便于说明，表示器件结构的剖视图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。
下面将结合图3-图10分别对上述步骤S310-S360进行描述，应当理解，方法中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的操作。
步骤S310：在衬底上形成第一堆叠层，所述第一堆叠层中定义有多个芯片区域以 及位于相邻的所述芯片区域之间的切割道区域。
图3示出了根据本申请的一些实施方式的三维存储器制造方法中在衬底10上形成第一堆叠层20的局部剖视图。如图3所示，衬底10可为复合衬底，复合衬底包括基底100、以及在基底100上依次形成的第一绝缘层101、刻蚀停止层102、第二绝缘层103和多晶硅层104。在一些示例中，刻蚀停止层102可作为后续延伸至衬底10中的一些器件结构的停止层，例如可作为后续形成零层标记的开口301(图5)、沟道孔17(图10)和栅线隙(未示出)的停止层。作为一个选择，可通过诸如CVD(Chemical Vapor Deposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)、ALD(Atomic Layer Deposition，原子层沉积)或其任何组合的薄膜沉积工艺依次在基底100上设置上述多层结构来形成衬底10。
衬底10具有相对的第一表面和第二表面，衬底10的顶表面可为第一表面或第二表面，“顶表面”可表示与第一堆叠层(如下文所述的“第一堆叠层20”)相接触的一个表面。在衬底10的顶表面中或者平行于衬底的顶表面的第一方向表示X方向，在衬底10的顶表面中或者平行于衬底的顶表面的第二方向表示Y方向，而在字母“Y”附近并且示出了圆和叉的组合的符号，表示图中的Y方向相对于图形的绘图页指向内部。垂直于衬底10的顶表面的第三方向表示Z方向，第一堆叠层20的层数可沿着衬底的顶表面向Z方向增加。
示例性的，基底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。第一绝缘层101和第二绝缘层103可为氧化硅层，刻蚀停止层102用于充当刻蚀和/或研磨的停止层，其也可由多晶硅材料构成。
在一个示例中，可在合适的步骤中移除衬底10，然后在移除衬底10之后暴露的表面上形成半导体层110(图11)，半导体层110可与在下文所描述的沟道孔17(图10)中形成的沟道层接触连接。
继续参考图3，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在衬底10上交替形成介质层201和牺牲层200来形成第一堆叠层20。其中，介质层201和相邻的牺牲层200形成绝缘层/牺牲层对，各对可相对于参考表面(例如，衬底的顶表面)处于不同的高度。在本申请的实施方式中，每个绝缘层/牺牲层可具有相同的厚度，在本申请的其它实施方式中，一些绝缘层/牺牲层还可具有不同的厚度。可根据各种应用场景来选择对的数量。例如，介质层/牺牲层对的数量可以是任意合适的数量，例如3、4、5、6、7及以上。
在一些示例中，第一堆叠层20中的介质层/牺牲层对的数量可以大于等于3，可达到一定厚度，从而能够在后续步骤中，通过调节在第一堆叠层20中形成的开口(例如下文所描述的零层标记的开口301和底部选择栅切口)的关键尺寸来调控开口在第一堆叠层20中的深度。
在一些实施例中，在同一蚀刻工艺下，牺牲层200与介质层201相比具有较高的刻蚀选择比，以在去除牺牲层200时，介质层201几乎不被去除。可选地，用于介质层201的绝缘材料可包括氧化硅，用于牺牲层200的材料可包括氮化硅或氮氧化硅。
示例性的，可在后续步骤中，将第一堆叠层20的牺牲层200替换为导电材料，例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂硅、硅化物或其任何组合以形成栅极层202(图11)，该栅极层202中的至少一个栅极层202可作为底部选择栅极。
图4示出了根据本申请的一些实施方式的三维存储器制造方法中在第一堆叠层20中定义多个芯片区域12和切割道区域11的局部俯视示意图。如图4所示，可在晶圆(未示出)上定义多个芯片区域12以及位于相邻的芯片区域12之间的切割道区域11。其中，芯片区域12用于后续形成器件结构，切割道区域11用于在半导体结构制作完成时，作为封装阶段分割芯片区域12的切割线，因此，切割道区域11不做器件存储用。
步骤S320：在所述切割道区域形成零层标记的开口,所述开口具有第一关键尺寸。
图5示出了根据本申请的一些实施方式的三维存储器制造方法中在第一堆叠层20中形成零层标记的开口301的局部剖视图。如图5所示，在一些实施例中，可在切割道区域11(图6)形成多个零层标记的开口301。作为一个选择，开口301可具有第一关键尺寸，其中，第一关键尺寸的范围为1-20um。可选地，第一关键尺寸的范围为5-10um。
继续参考图5，示例性的，零层标记的开口301可延伸至衬底10中，作为一个选择，零层标记的开口301可延伸至刻蚀停止层102中。
在一些示例中，如图6所示，多个开口301可设置于芯片区域11周围的切割道区域11中。作为一个选择，开口301的具体形式可以是多样的，例如开口301的俯视形状可包括长方形、十字形。
步骤S330：在所述芯片区域形成底部选择栅切口,所述底部选择栅切口具有第二 关键尺寸,其中，所述第一关键尺寸大于所述第二关键尺寸。
回到图5，在一些实施例中，可在芯片区域12(图6)形成底部选择栅切口401，底部选择栅切口401具有第二关键尺寸。作为一个选择，可在芯片区域12形成贯穿第一堆叠层20并停止于与衬底10邻接的一个介质层201的底部。
在一些示例中，上述零层标记的开口301和底部选择栅切口401可通过同一掩膜版，执行一次光刻工艺形成，从而能够简化工艺步骤。作为一个选择，可在第一堆叠层20上形成掩膜层(未示出)，然后图案化该掩膜层，以形成零层标记的开口301和底部选择栅切口401的图案，最后，可以图案化的所述掩膜层为掩蔽，通过刻蚀工艺形成零层标记的开口301和底部选择栅切口401。
作为一个示例，在第一堆叠层20上形成掩膜层包括：在第一堆叠层20上形成硬掩膜层(未示出)，硬掩膜层例如包括无定型碳(a-C)或旋涂碳(SOC,Spin-On Carbon)、可灰化硬掩模(AHM,Ashable Hard Mask)碳、透明碳(TC,Transparent Carbon)等各种碳。硬掩膜可作为保护层，能够保护被掩膜层覆盖的部分几乎不受损坏。
在一些示例中，可在硬掩膜层上继续形成抗反射层，抗反射层例如包括氮氧化硅。在本申请的示例中，抗反射层可减少光反射，改善掩模强度。因此，硬掩膜与抗反射层结合使用，可使得通过上述刻蚀工艺形成的零层标记的开口301和底部选择栅切口401的形貌较佳。
作为一个示例，上述刻蚀工艺可包括干法刻蚀工艺或湿法刻蚀工艺。示例性的，干法刻蚀包括进行高深宽比刻蚀，干法刻蚀的刻蚀气体可包括NF3(三氟化氮)、CH2F2(二氟甲烷)、CHF3(三氟甲烷)和C4F6(六氟丁二烯)中的任意一种或多种的组合。此外，在干法刻蚀时，还会在刻蚀气体中掺入CH4、O2等保护性气体或者Ar等稀释性气体。可通过调整干法刻蚀的气流、气体比例和压力以满足零层标记的开口301和底部选择栅切口401不同的关键尺寸的刻蚀要求。
继续参考图5，在一些实施例中，开口301和底部选择栅切口401可具有倒梯形的轮廓形状，并且，该倒梯形的轮廓形状的顶表面和底表面之间的差值应尽可能的大，以增大光学信号。
在一些示例中，开口301具有的第一关键尺寸大于底部选择栅切口401具有的第二关键尺寸，以使得在通过同一光刻工艺形成开口301和底部选择栅切口401时，开口301能够延伸至衬底10的顶表面以下的至少一预设深度。在一种具体实施方式中，可根据需要设置上述预设深度。
可选地，第二关键尺寸的范围为1-400nm。可选地，第二关键尺寸的范围为100-200nm。
在一些实施例中，如图7所示，形成的零层标记的开口301可停止于第一堆叠层20的底部。作为一个选择，开口301可停止于与衬底10邻接的一个介质层201的底部。
步骤S340：填充所述开口和所述底部选择栅切口，以分别形成所述零层标记和底 部选择栅切线。
如图8所示，在一些实施例中，可填充多个开口301和顶部选择栅切口401，以分别形成多个零层标记30和顶部选择栅切线40。
在一个示例中，可在多个开口301和顶部选择栅切口401中填充相同的绝缘材料，然后对绝缘材料进行平坦化处理以形成多个零层标记30和底部选择栅切线40。
示例性的，填充绝缘材料的工艺例如可包括CVD、PVD、ALD以及上述任意组合的薄膜沉积工艺。在一些示例中，也可通过HDP-CVD(High density plasma chemical vapordeposition，高密度等离子体-化学气相沉积)工艺实现。HDP工艺具有优良的填孔性，可减少空洞的产生，并且可在相对较低的温度下填充深宽比大的间隙，使沉积的薄膜致密化，成本低于ALD沉积工艺。
在本申请的一个实施方式中，还可采用CMP(Chemical mechanical polishing，化学机械研磨工艺)对填充材料进行第一平坦化处理，使得零层标记30和底部选择栅切线40的顶表面与第一堆叠层20的顶表面共面。
在一些示例中，形成零层标记的开口301和顶部选择栅切口401时可能对第一堆叠层20的远离衬底10的顶部的至少一个牺牲层200造成损坏，而该牺牲层200在后续步骤将被替换为栅极层202(图11)。因此，在进行第一平坦化处理之后，可去第一堆叠层20的远离衬底10的顶部的至少一个牺牲层200，然后对上述填充材料进行第二平坦化处理，以减少可能对栅极层202造成的损坏。
步骤S350：在所述第一堆叠层上形成第二堆叠层。
如图9所示，可在形成零层标记30和底部选择栅切线40之后，在第一堆叠层20上形成第二堆叠层60。作为一个示例，第二堆叠层60可由第一堆叠层20的介质层201/牺牲层200对堆叠形成，绝缘层/牺牲层对的数量可以为32、64、96、128、160、192、224、256或更多。作为一个选择，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在第一堆叠层20上依次设置牺牲层200和介质层201以形成第二堆叠层60。
示例性的，可在后续合适的步骤中，将第二堆叠层60中的牺牲层200替换为导电材料，例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂硅、硅化物或其任何组合以形成栅极层202(图11)，栅极层202可作为控制栅极。作为一个选择，可以在后续的同一工艺中将第一堆叠层20的牺牲层200和第二堆叠层60的牺牲层200替换为相同的导电材料。
步骤S360：以所述零层标记为位置参考在所述芯片区域形成所述三维存储器的部 分器件结构。
在一些示例中，如图10所示，第一堆叠层20和第二堆叠层60可包括台阶区13和核心区14。作为一个选择，可以零层标记30为位置参考在第一堆叠层20和第二堆叠层60的台阶区13形成台阶结构121。
在一个实施方式中，可采用图案化的光阻为掩膜从第二堆叠层60的远离衬底10的一侧对介质层201和牺牲层200进行重复的蚀刻-修剪工艺，从而形成如图10所示的台阶结构121。在一些示例中，台阶结构121的每个台阶(未示出)包括至少一个牺牲层200/介质层201对的厚度。
作为一个示例，当蚀刻-修剪工艺进行至切割道区域11时，可在邻近芯片区域12的部分切割道区域11形成与台阶结构121相连接的阶梯台阶122。示例性的，阶梯台阶122可形成在零层标记30和台阶结构121之间。作为一个选择，在切割道区域11进行的蚀刻-修剪工艺可去除零层标记30与阶梯台阶122之间的至少一部分第一堆叠层20和第二堆叠层60，作为另一个选择，零层标记30与阶梯台阶122之间的第一堆叠层20和第二堆叠层60可几乎完全去除。
示例性的，形成的阶梯台阶122与形成的台阶结构121相比，阶梯台阶122的台阶结构较为简单。
作为一个选择，当零层标记30在切割道区域11贯穿第一堆叠层20并延伸至衬底10中，形成台阶结构121的过程中，零层标记30突出衬底10的部分可被去除。
在一些实施例中，当零层标记30贯穿第一堆叠层20并停止于第一堆叠层20的底部，例如，零层标记30停止于与衬底10邻接的一个介质层201的底部时，可在形成上述台阶结构201之前，在零层标记30上形成光阻层(未示出)，以保护零层标记30在后续形成台阶结构121和阶梯台阶122的过程中几乎不损坏。
在一个实施方式中，可通过CVD、PVD、ALD或其任何组合的一种或多种沉积工艺可在台阶结构121的每个台阶上形成覆盖台阶的顶表面和侧表面的缓冲层(未示出)。
在一个示例中，可在台阶结构121上方沉积电介质层15，电介质层15可填充台阶结构121的每个台阶上方直至第二堆叠层60的顶部。作为一个示例，还可进一步采用化学机械研磨(CMP)等工艺对电介质层15进行平坦化处理，使得电介质层15为台阶区13提供基本平坦的上表面。
在一个实施方式中，如图10所示，还可以零层标记30为位置参考，在核心区14形成贯穿第一堆叠层20和第二堆叠层60的沟道孔17，然后在沟道孔17的内壁依次形成功能层(未示出)和沟道层(未示出)。作为一个选择，沟道层限定的空间可填充绝缘材料。
在一个示例中，可以零层标记30为位置参考形成贯穿第一堆叠层20和第二堆叠层60的栅线隙(未示出)，可经由栅线隙去除第一堆叠层20和第二堆叠层中60的牺牲层200，并填充导电材料，以形成栅极层202。
本申请提供的实施方式提供的三维存储器及其制造方法，在通过使用一张掩膜版和一次光刻工艺形成零层标记的开口和底部选择栅切口时，可控制零层标记的开口的关键尺寸大于底部选择栅切口的关键尺寸，从而可使得零层标记能够延伸至衬底中。本申请的实施方式在优化了工艺流程的同时，减少了后续工艺制程对零层标记的损坏。
本申请的另一方面还提供了一种三维存储器，该三维存储器可采用上述实施方式中的任一方法制造。作为一个选择，该三维存储器例如可为3D NAND存储器。
本申请的再一方面还提供了一种半导体结构400。该半导体结构400可采用上述实施方式中的任一制备方法制备。图11示出了半导体结构400的局部结构剖视图。如图11所示，半导体结构400包括：半导体层110、位于半导体层110上的芯片结构120以及分割相邻芯片结构120的切割道11'。可以理解的是，上述三维存储器可为切割之后的芯片结构120。
在一些示例中，芯片结构120包括第一堆叠结构50以及位于第一堆叠结构50上的第二堆叠结构80。作为一个选择，台阶结构123可设于第一堆叠结构50和第二堆叠结构80的两侧或中间。作为一个示例，切割道11'可与台阶结构123邻接。
继续参考图11，在一些示例中，第一堆叠结构50包括交替堆叠的介质层201和栅极层202，相邻的介质层201和栅极层202可作为一个介质层/栅极层对。可以理解的是，介质层/栅极层对的数量可根据选取任意合适的数量。作为一个选择，介质层/栅极层对的数量≥3。
在一些示例中，第一堆叠结构50包括的至少一个栅极层202可作为底部选择栅极。可选地，在第一堆叠结构50中，靠近半导体层110的至少一个栅极层202可作为虚设栅极层(未示出)，以对与其相邻的栅极层202进行保护，可选地，远离半导体层110的至少一个栅极层202可作为底部选择栅极。
作为另一个选择，在第一堆叠结构50中，靠近半导体层110的至少一个栅极层202可作底部选择栅极，远离半导体层的至少一个栅极层202可用于诱发漏极泄露(GateInduced Drain Leakage，GIDL)效应，以在半导体结构400的操作期间诱导空穴擦除。
在一些示例中，第二堆叠结构80包括交替堆叠的介质层201和栅极层202，该栅极层202可作为控制栅极层。
在一些示例中，芯片结构120包括多个存储平面(未示出)，存储平面的个数例如可包括2、4、6及以上数量，其中，每个存储平面包括多个存储块70(图12)。
如图12所示，在一个示例中，每个存储块70可包括台阶区13和核心区14，可选地，台阶区13可位于核心区14的两侧。在另一些选择中，台阶区13可位于核心区14的靠近中间的位置。
在一些示例中，台阶区13可包括台阶结构123。
在一些示例中，核心区14可包括沟道结构18(图11)的阵列，沟道结构18可贯穿第一堆叠结构50和第二堆叠结构80，直至延伸至半导体层110中。包括由外而内依次设置的功能层(未示出)和沟道层(未示出)。作为一个选择，沟道结构18可包括由外而内依次设置的功能层(未示出)和沟道层(未示出)。可选地，沟道层可与半导体层110接触连接。
如图11所示，在一些示例中，半导体结构400还包括电介质层15，电介质层15可填充台阶结构123的上方，直至与芯片结构120的顶部持平。
在一些示例中，切割道11'可包括位于两侧的阶梯台阶124，作为一个选择，阶梯台阶124可与台阶结构123邻接。示例性的，电介质层15可填充切割道11'和阶梯台阶124上方。
在一些示例中，半导体结构400还包括零层标记30'，零层标记30'可设于与切割道11'对应的半导体层110中。作为一个选择，零层标记30的关键尺寸范围为1-20um，可选地，零层标记30的关键尺寸范围为5-10um。
如图12所示，半导体结构400还包括位于第一堆叠结构50(图11)中的底部选择栅切线40，作为一个选择，底部选择栅切线40可在垂直或大致垂直于半导体层110的方向贯穿第一堆叠结构50。可选地，底部选择栅切线40可停止于与半导体层110邻接的一个介质层201的底部。
在一些实施例中，零层标记30的关键尺寸大于底部选择栅切线40的关键尺寸。
在另一些示例中，底部选择栅切线40的关键尺寸范围为1-400nm，可选地，底部选择栅切线40的关键尺寸范围为200-300nm。
在另一些示例中，零层标记30和底部选择栅切线40的材料可相同。可选地，零层标记30'和底部选择栅切线40在垂直或大致垂直于半导体层110的方向的截面形状可不同。作为一个选择，零层标记30'的截面形状为倒梯形，底部选择栅切线40的截面形状为方形。
继续参考图12，半导体结构400还包括连续设置的第一栅线隙结构701和分段设置的第二栅线隙结构702，作为一个选择，相邻的第一栅线隙结构701可限定存储块70。
在一些示例中，第二栅线隙结构702可分段设置在相邻的第一栅线隙结构701之间，作为一个选择，第二栅线隙结构702可将存储块70划为多个子存储区(未示出)，相邻的子存储区的栅极层202(图11)通过分段设置的第二栅线隙结构702之间的部分电连接。
在一些示例中，在台阶区13和核心区14，第二栅线隙结构702的数量可不相同，因此在台阶区13和核心区14交界处，第二栅线隙结构702可进行变道。
继续参考图12，在第一堆叠结构50中，底部选择栅切线40可设于分段设置的第二栅线隙结构702之间，作为一个选择，底部选择栅切线40可将每段第二栅线隙结构702物理连接。
再次参考图12，在一些示例中，底部选择栅切线40包括位于核心区14的底部选择栅切线40-1，还包括位于台阶区13的底部选择栅切线40-2，以及包括连接核心区14和台阶区13的第二栅线隙结构702的底部选择栅切线40-3或底部选择栅切线40-4。
在一些示例中，由于第二栅线隙结构702可在台阶区13和核心区14的交界处变道，因此，底部选择栅切线40-3或底部选择栅切线40-4可在上述交界处弯曲。
由于在上文中描述制造方法300时涉及的内容和结构可完全或部分地适用于在这里描述的半导体结构400，因此与其相关或相似的内容不再赘述。
尽管在此描述了三维存储器的示例性制造方法及其半导体结构，但可以理解，一个或多个特征可以从该三维存储器和半导体结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性的。
如上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本申请的具体实施方式，并不用于限制本申请。凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本申请的保护范围之内。

Claims (20)

1.三维存储器的制造方法，其特征在于，包括：
在衬底上形成第一堆叠层，所述第一堆叠层中定义有多个芯片区域以及位于相邻的所述芯片区域之间的切割道区域；
在所述切割道区域形成零层标记的开口，所述开口具有第一关键尺寸；以及
在所述芯片区域形成底部选择栅切口，所述底部选择栅切口具有第二关键尺寸，
其中，所述第一关键尺寸大于所述第二关键尺寸。
2.根据权利要求1所述的制造方法，其特征在于，在所述切割道区域形成零层标记的开口包括：
形成贯穿所述第一堆叠层并延伸至所述衬底中的开口。
3.根据权利要求1所述的制造方法，其特征在于，在所述切割道区域形成零层标记的开口以及在在所述芯片区域形成底部选择栅切口包括：
在所述第一堆叠层上形成掩膜层；
图案化所述掩膜层，以形成所述零层标记的开口和所述底部选择栅切口的图案；以及
以图案化的所述掩膜层为掩蔽，形成所述零层标记的开口和所述底部选择栅切口。
4.根据权利要求3所述的制造方法，其特征在于，在所述第一堆叠层上形成掩膜层包括：
在所述第一堆叠层上形成硬掩膜层；以及
在所述硬掩膜层上形成抗反射层。
5.根据权利要求1所述的制造方法，其特征在于，所述第一堆叠层包括交替叠置的介质层和牺牲层，所述介质层中的至少一个介质层与所述衬底邻接，其中，在所述芯片区域形成底部选择栅切口包括：
在所述芯片区域形成贯穿所述第一堆叠层并停止于所述至少一个介质层的与所述衬底邻接的底部。
6.根据权利要求1所述的制造方法，其特征在于，包括：
填充所述开口和所述底部选择栅切口，以分别形成所述零层标记和底部选择栅切线。
7.根据权利要求6所述的制造方法，其特征在于，填充所述开口和所述底部选择栅切口包括：
在所述开口和所述底部选择栅切口填充绝缘材料形成填充层，并且对所述填充层进行第一平坦化处理；
去除所述第一堆叠层的远离所述衬底的顶部的至少一个牺牲层；以及
对所述填充层进行第二平坦化处理。
8.根据权利要求6或7所述的制造方法，其特征在于，还包括：
在所述第一堆叠层上形成第二堆叠层；以及
以所述零层标记为位置参考在所述芯片区域形成所述三维存储器的部分器件结构。
9.根据权利要求8所述的制造方法，其特征在于，形成所述三维存储器的部分器件结构包括：
在所述第二堆叠层和所述第一堆叠层中形成台阶结构。
10.根据权利要求1所述的制造方法，其特征在于，在所述切割道区域形成零层标记的开口包括：形成贯穿所述第一堆叠层并停止于所述第一堆叠层的底部的开口，其中，形成所述台阶结构之前，所述方法还包括：
在所述零层标记上形成光阻层。
11.根据权利要求9所述的制造方法，其特征在于，在所述切割道区域形成零层标记的开口包括：在所述切割道区域形成贯穿所述第一堆叠层并延伸至所述衬底中的开口，其中，形成所述台阶结构包括：
在所述第一堆叠层的位于所述芯片区域的部分形成所述台阶结构；以及
在所述第一堆叠层的位于所述切割道区域的部分形成阶梯台阶。
12.根据权利要求11所述的制造方法，其特征在于，形成所述台阶结构还包括：
去除所述零层标记的位于所述第一堆叠层中的至少一部分。
13.三维存储器，其特征在于，所述三维存储器由权利要求1-12任一项所述方法制造。
14.半导体结构，其特征在于，包括：
芯片结构，位于衬底上，所述芯片结构包括具有台阶结构的且依次设置于所述衬底上的第一堆叠结构和第二堆叠结构；
切割道，位于相邻的所述芯片结构之间，其中，所述切割道包括位于所述衬底上的阶梯台阶；
零层标记，位于所述衬底中且与所述阶梯台阶之间对应；
以及
底部选择栅切线，设置于所述第一堆叠结构中，
其中，所述零层标记的关键尺寸大于所述底部选择栅切线的关键尺寸。
15.根据权利要求14所述的半导体结构，其特征在于，所述零层标记和所述底部选择栅切线的材料相同。
16.根据权利要求14所述的半导体结构，其特征在于，所述底部选择栅切线贯穿所述第一堆叠结构并停止于所述第一堆叠结构的底部。
17.根据权利要求14所述的半导体结构，其特征在于，所述第一堆叠结构和所述第二堆叠结构包括交替叠置的栅极层和介质层，其中，第一堆叠结构中的所述栅极层的叠置数量≥3。
18.根据权利要求17所述的半导体结构，其特征在于，所述第一堆叠结构中的至少一个栅极层为底部选择栅极层。
19.根据权利要求14所述的半导体结构，其特征在于，所述零层标记的关键尺寸范围为1-20um。
20.根据权利要求14所述的半导体结构，其特征在于，所述底部选择栅切线的关键尺寸范围为1-400nm。
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