CN101048937B - 无误锁延迟锁相回路电路和方法 - Google Patents

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Abstract

一种在延迟锁相回路电路中的相位检测器操作以确定参考时钟信号(CKref)的第一脉冲通过延迟线(21)的传播状态。作为响应而产生第一控制信号(DOWN)以表示：第一时间，此时所述第一脉冲已经完全前进通过所述延迟线(21)；和稍后的第二时间，此时所述参考时钟信号(CKref)的接下来的第二脉冲到达所述相位检测器(24A)的第一输入。响应于所述第一控制信号(DOWN)而减少所述延迟线(21)的延迟。响应于所述状态而产生第二控制信号(UP)以表示：第三时间，此时所述参考时钟信号(CKref)的所述第二脉冲到达所述相位检测器(24A)的所述第一输入；和稍后的第四时间，此时所述参考时钟信号(CKref)的所述第一脉冲已经前进到所述延迟线(21)的末端，且用于增加所述延迟线(21)的延迟。

Description

无误锁延迟锁相回路电路和方法
技术领域
本发明一般来说涉及延迟锁相回路(DLL)电路，且更明确地说，涉及用于在延迟锁相回路电路中提供“无误锁(false-lock-free)”相位比较的电路。
背景技术
延迟锁相回路(DLL)在模拟电路设计中广泛使用。DLL的提供相对于参考时钟信号而被精确延迟的时钟信号的时序的能力在许多应用中均非常有用，所述应用例如用于消除时钟偏移的电路、多相时钟发生器和时钟/数据恢复电路。
图1展示包括延迟线21的常规延迟锁相回路电路20。如图所示，延迟线21包括N个延迟单元40-1、40-2、…、40-N，其中每个延迟单元均包括连接到延迟控制导线29的延迟控制输入。参考时钟CKref作为输入施加到第一延迟单元40-1和相位检测器24的第一输入。第一延迟单元40-1的输出d1连接到第二延迟单元40-2的输入。类似地，第二延迟单元40-2的输出d2连接到第三延迟单元40-3的输入，等等。第一延迟单元40-1的输入由导线16连接，以接收参考时钟信号CKref。最后一个延迟单元40-N的输出dN连接到相位检测器24的第二输入。可改变延迟控制导线29上的控制电压以调节通过延迟线21的延迟。因此，通过级联多个相同延迟单元40来构成延迟线21，延迟线21的延迟由导线29上的延迟控制信号来设置。
相位检测器24在导线25上产生信号UP，且在导线26上产生信号DOWN，所述两个信号均作为输入施加到回路滤波器电路28。将回路滤波器电路28示意性地说明为包括第一电流源72，其耦合在电源电压VDD与开关73的一个端子之间，开关73的另一端子连接到延迟控制导线29。开关73由导线25上的UP信号控制。电容器76耦合在延迟控制导线29与接地之间。第二开关74连接在延迟控制导线29与第二电流源75的一个端子之间，第二电流源75的另一端子接地。开关74由导线26上的DOWN信号控制。回路滤波器电路28的输出在延迟控制导线29上提供延迟控制电压。电容器76充当回路滤波器，且包括可切换电流源72和75以及电容器76的结构通常被称为电荷泵。
在操作中，CKref的脉冲成波纹状通过延迟线21，从而在延迟单元40-1到40-N中的每一者的各自输出处产生经延迟的时钟信号的不同相位。相位检测器24比较在延迟线21的末端处产生的输出脉冲与被延迟一个参考时钟循环T的CKref脉冲。延迟一个循环时间T的CKref脉冲在下文称为“CKref的下一输入脉冲”。相位检测器24的输出控制通常为电荷泵电路的回路滤波器电路28。如果CKref的初始脉冲的上升沿与在最后一个延迟单元40-N的输出dN处产生的所得第一脉冲的上升沿之间的延迟太长，那么相位检测器24感测所述情况，并接通开关73以将来自电流源72的更多电荷转储到电容器76中，且从而使延迟控制导线29上的电压升高，这是因为施加到延迟单元的较高控制电压减少了通过延迟单元的信号延迟。
因此，反馈回路操作以用CKref的下一脉冲的上升沿来锁定最后一个延迟单元40-N的输出的上升沿，从而确保通过延迟线21的总延迟精确地等于CKref的周期T。类似地，如果通过延迟线21的延迟太短，那么反馈回路减少电容器76上的电压，以便将延迟时间增加到参考时钟周期T的值，以便致使DLL 20获得或保持正确的锁定情况。
N个延迟单元40中的每一者均产生正好等于T/N的延迟，如图2中的参考标号78所指示。由于反馈回路的调节导线29上的延迟控制电压的能力的缘故，通过延迟线21的延迟对参数的变化不敏感，所述参数例如芯片温度、集成电路制造工艺参数、电源电压和将以其它方式影响通过每个单元的延迟的类似参数。
在常规DLL中，相位检测器仅比较延迟线的最后一个延迟单元输出与CKref的下一输入脉冲，相位检测器立即产生对输入dN与CKref的输入脉冲之间的相位差的指示。图1的常规DLL的问题是，常规DLL可能尝试“锁定到”被延迟输入时钟的整数个周期nT的不正确脉冲上，其中n大于1。这种情况已知为“误锁”情况。
图3A和3B的时序图分别说明图1的DLL中的“正确锁定”情况和“误锁”情况。注意，典型的现有技术相位检测器可“锁定在”图3A中所示的正确锁定情况或“锁定在”图3B的误锁情况。
图3A说明在(例如)仅具有三个延迟单元的DLL中在其延迟线中的“正确锁定”情况。DLL接收参考时钟CKref，并产生如图3A中所示的延迟单元输出d1、d2和d3。由于反馈回路迫使通过延迟线21的总延迟等于T，所以通过每个延迟单元的延迟等于T/3。箭头10指示通过第一延迟单元的延迟何时出现，箭头11指示通过第二延迟单元的延迟何时出现，且箭头12指示通过第三延迟单元的延迟何时出现。将输出d3的第二脉冲的上升沿C展示为正确地锁定到与CKref的第二脉冲的上升沿A对准。箭头B指示DLL的正确锁定时间。
类似地，图3B也说明参考时钟CKref和包括仅具有三个延迟单元的延迟线的DLL的输出d1、d2和d3。然而，在此情况下，DLL处于“误锁”情况，其中反馈回路迫使通过延迟线的总延迟等于2T，而不是正确的延迟T。因此，通过每个延迟单元的延迟为2T/3而不是T/3，且箭头10A、11A和12A指示通过三个延迟单元中的每一者的延迟出现的时间。当DLL处于误锁情况时，DLL产生延迟时间nT，其等于T的整数n倍，其中n大于1。此类误锁情况通常是不合需要的情况，尤其在其持续发生时，因为其将产生不希望的信号延迟，所述不希望的信号延迟将可能导致电路故障，且有时可能具有灾难性的结果。
2001年5月29日颁发的题为“Apparatus and Method for Ensuring the Correct Start-upand Locking of a Delay Locked Loop”的第6,239,634号美国专利揭示一种途径，其通过在启动操作或复位操作期间将延迟线控制电压箝位到合适的电平，以便确保锁定在“正确锁定”情况而不是“误锁”情况，来防止DLL中的误锁情况。为了实现上述目的，必须准确地知道电压控制的延迟线的精确延迟特性，使得回路滤波器的回路电容器可被充电或放电到正确的控制电压。此途径将回路滤波器输出电压箝位或预置到某一电平，以便迫使通过延迟线的总信号延迟接近其正常值T。接着，相位检测器可容易地使延迟锁相回路处于正确锁定情况，并避免误锁情况。
此途径的问题是，必须知道对回路滤波器输出电压进行预置的值。然而，此值高度取决于制造工艺参数变化、温度变化、电源电压变化和CKref的周期/频率。这使得难以为回路滤波器输出电压的预置或箝位值提供具有可导致回路可靠地锁定在最后一个延迟单元的输出电压dN的正确上升沿上的预置或箝位值。前述技术仅能够确保合适的启动操作。如果曾导致现有技术DLL 20处于误锁情况，那么没有机制可使反馈回路恢复到正确的锁定情况。
遗憾的是，第6,239,634号美国专利中所述的回路操作的“稳定性”受到损害，因为仅可通过执行复位操作来保证正确的锁定情况。
处理DLL中的误锁情况的另一已知途径是通过监视延迟线中的所有延迟单元的输出来“测量”延迟时间/频率范围。如果延迟时间/频率在合适的范围外，那么禁用对回路滤波器电容器进行充电和放电的相位检测器控制，且监视电路接管以对回路滤波器电容器进行充电或放电，直到通过延迟线的延迟属于合适的范围为止。具体地说，如果延迟在正常的“正确锁定”范围外，那么监视电路接管并将回路滤波器电容器驱动到正确预定范围中的近似电压。这允许反馈回路和相位检测器接管操作，并重新建立正确锁定情况。在2001年12月4日颁发的题为“Wide Frequency-Range Delay-Locked Loop Circuit”的第6,326,826号美国专利和IEEE JSSC 2001年3月第3期第36卷的文章“CMOS DLL-based2-V 3.2-ps Jitter 1-Ghz Clock Synthesizer and Temperature-Compensated Tunable Oscillator”中说明前述技术。
前述途径的缺点包括需要所涉及的额外监视电路，且还需要两个前述现有技术参考中所示的额外模拟组件。同样，为结合特定延迟线使用而设计的监视电路和相关校正电路在不进行大量修改的情况下，对具有不同数目的延迟单元的不同延迟线来说将不可用。
因此，存在对一种避免误锁情况的DLL电路的未满足的需要。
还存在对一种容易从误锁情况自动恢复的DLL电路的未满足的需要。
还存在对一种DLL电路的未满足的需要，所述DLL电路不需要提供额外电路来预置或箝位回路滤波器电路的输出电压以便使DLL电路能够可靠地建立和/或维持正确锁定情况。
还存在对一种DLL电路的未满足的需要，所述DLL电路不需要进行复位操作以便确保正确锁定情况。
还存在对一种DLL电路的未满足的需要，所述DLL电路不需要提供监视电路来接管对回路滤波器电容器的充电或放电直到DLL反馈回路能够接管并可靠地建立正确锁定情况为止。
还存在对一种DLL电路设计的未满足的需要，所述DLL电路设计的基本结构本质上与DLL电路的延迟线中的延迟单元的数目无关。
还存在对一种DLL电路的未满足的需要，所述DLL电路包括相位检测器，所述相位检测器具有实质上增加的使DLL电路能够避免误锁情况的信息监视能力。
发明内容
本发明的目的是提供一种避免误锁情况的DLL电路。
本发明的另一目的是提供一种容易从误锁情况自动恢复的DLL电路。
本发明的另一目的是提供一种DLL电路，其不需要提供额外电路来预置或箝位回路滤波器电路的输出电压以便使DLL电路能够可靠地建立和/或维持正确锁定情况。
本发明的另一目的是提供一种DLL电路，其不需要复位操作以便确保正确锁定情况。
本发明的另一目的是提供一种DLL电路，其不需要提供监视电路来接管对回路滤波器电容器的充电或放电直到DLL反馈回路能够接管并可靠地建立正确锁定情况为止。
本发明的另一目的是提供一种DLL电路设计，其基本结构本质上与DLL电路的延迟线中的延迟单元的数目无关。
还存在对一种DLL电路的未满足的需要，所述DLL电路包括相位检测器，所述相位检测器具有实质上增加的监视通过DLL的延迟线的参考时钟轮询的前进的状态且使用所述信息来避免误锁情况的信息监视能力。
简要地描述，且根据一个实施例，本发明提供一种操作延迟锁相回路电路中的相位检测器的方法，其通过以下方式来实现：确定通过延迟锁相回路电路的延迟线(21)的参考时钟信号(CKref)的第一脉冲的传播状态；响应于所述传播状态而产生第一控制信号(DOWN)，使得第一控制信号(DOWN)表示：第一时间(图10B中的C)，此时参考时钟信号(CKref)的第一脉冲已经完全前进通过延迟线(21)；和稍后的第二时间(图10B中的A)，此时参考时钟信号(CKref)的从第一脉冲延迟一个参考时钟信号周期(T)的第二脉冲到达相位检测器(24A)的第一输入；以及响应于所述传播状态而产生第二控制信号(UP)，使得第二控制信号(UP)表示：第三时间(图10A中的B)，此时参考时钟信号(CKref)的第二脉冲到达相位检测器(24A)的第一输入；和稍后的第四时间(图10A中的E)，此时参考时钟信号(CKref)的第一脉冲已经前进到延迟线(21)的末端。对第一(DOWN)和第二(UP)控制信号进行滤波，且如果所述滤波实质上移除了第二控制信号(UP)，那么响应于第一控制信号(DOWN)而增加延迟线(21)的延迟，或如果所述滤波实质上移除了第一控制信号(DOWN)，那么响应于第二控制信号(UP)而减少延迟线(21)的延迟。
在所述实施例中，延迟锁相回路电路包括延迟线(21)，延迟线(21)包括：输入，用于接收参考时钟信号(CKref)；多个循序耦合的延迟单元(40-1、2…N)，其每一者均具有输出(d1、2…N)；和延迟控制输入，用于接收延迟控制信号(29)；所述延迟锁相回路电路还包括相位检测器(24A)，相位检测器(24A)包括：第一输入，用于接收参考时钟信号(CKref)；和多个输入，其分别耦合到多个延迟单元(40-1、2、…、N)的一组输出(d1、2…)。回路滤波器(28)响应于相位检测器(24A)而产生延迟控制信号(29)。相位检测器(24A)包括第一启用电路(44)，其具有用于接收参考时钟信号(CKref)的第一输入且包括第一电路(64)，第一电路(64)具有多个分别耦合到所述组输出(d1、2…)的输入，用于指示通过延迟线(21)的参考时钟信号(CKref)的第一脉冲的前进，第一启用电路(36)产生第一启用信号(DOWN-ENABLE)，其指示参考时钟信号(CKref)的第一脉冲已经前进到延迟线(21)的末端。相位监测器还包括第二启用电路(44)，其具有用于接收参考时钟信号(CKref)的第一输入且包括第二电路(64和50-55)，第二电路(64和50-55)具有多个分别耦合到所述组输出(d1、2…)的输入，用于监视通过延迟线(21)的参考时钟信号(CKref)的第一脉冲的前进，第二启用电路(44)产生第二启用信号(UP-ENABLE)，其指示参考时钟信号(CKref)的第一脉冲正前进通过延迟线(21)但尚未到达延迟线(21)的末端。相位/频率检测器电路(38)包括耦合到第一启用信号(DOWN-ENABLE)的第一输入和耦合到第二启用信号(UP-ENABLE)的第二输入，以便响应于第一(DOWN-ENABLE)和第二(UP-ENABLE)启用信号而产生耦合到回路滤波器(28)的第一输入的第一控制信号(DOWN)和耦合到回路滤波器(28)的第二输入的第二控制信号(UP)，第一控制信号(DOWN)表示：第一时间(图10B中的C)，此时参考时钟信号(CKref)的第一脉冲已经完全前进通过延迟线(21)；和稍后的第二时间(图10B中的A)，此时参考时钟信号(CKref)的从第一脉冲延迟一个参考时钟周期(T)的第二脉冲到达相位检测器(24A)的第一输入，第二控制信号(UP)表示：第三时间(图10A中的B)，此时参考时钟信号(CKref)的第二脉冲到达相位检测器(24A)的第一输入；和稍后的第四时间(图10A中的E)，此时参考时钟信号(CKref)的第一脉冲已经前进到延迟线(21)的末端。回路滤波器(28)响应于第一信号控制信号(UP)而改变延迟控制信号，以减少延迟线(21)的延迟，或响应于第二信号控制信号(DOWN)而改变延迟控制信号，以增加延迟线(21)的延迟。所述组输出包括所有延迟单元(40-1、2、…、N)的输出。第一启用电路(44)包括触发器链(64)，其具有经耦合以接收参考时钟信号(CKref)的第一脉冲的第一输入，触发器链(64)包括由延迟单元的各个输出(d1、2、…、N)来计时的多个循序耦合的触发器，响应于触发器链(64)的最后一个触发器的输出(q16)而产生第一启用信号(DOWN-ENABLE)。第一启用电路(44)包括“与”操作电路(87)，其具有耦合到触发器链(64)的最后一个触发器的输出(q16)的第一输入和耦合到第二启用电路(34)的第二输入。第二启用电路(34)产生指示传播通过延迟线(21)的最后一部分的“1”的存在的信号。“与”操作电路(87)对触发器链(64)的最后一个触发器的输出(q16)和对应于延迟线(21)的最后一部分的触发器链(64)的最后一部分的输出(q9-16)的逻辑或操作的结果进行逻辑与操作。第二启用电路(34)包括触发器链(64)，第一“或”操作电路(50-53、54)具有多个耦合到所述多个循序耦合的触发器中的各者的输出的输入，响应于第一“或”操作电路(50-53、54)的输出而产生第二启用信号(UP-ENABLE)。第二启用电路(34)还包括第二“或”操作电路(55)，其具有：第一输入，其耦合到第二“或”操作电路(50-53、54)的输出；和第二输入，其经耦合以接收第一控制信号(DOWN)。
附图说明
图1是常规DLL电路的详细方框图。
图2是可用于阐释图1中所示的常规DLL电路的操作的时序图。
图3A是说明DLL中的“正确锁定”操作的时序图。
图3B是说明DLL中的“误锁”操作的时序图。
图4是本发明的无误锁DLL电路的详细方框图。
图5是图4的无误锁DLL电路的经改进的相位检测器的实施方案的方框图。
图6是图4中所示的相位检测器的一个实施例的详细逻辑图。
图7说明图6的相位检测器的传递函数。
图8是图5的相位检测器的优选实施例的详细逻辑图。
图9说明图8的相位检测器的传递函数。
图10A、10B和10C是可用于阐释图6和8中所示的实施例的操作的时序图。
具体实施方式
本发明通过将更多能力建立到DLL电路的相位检测器中来解决现有技术的上述问题。代替仅比较延迟线的最后一个延迟单元的输出与参考时钟信号CKref，将延迟单元输出信号中的多个或全部作为输入提供到相位检测器。这允许其以避免持续的误锁情况的方式来利用关于通过延迟线的参考时钟信号CKref的脉冲的传播状态的信息。
参看图4，无误锁DLL 32包括与“现有技术”图1中所示的相同的延迟线21和回路滤波器电路28。无误锁DLL 32包括相位检测器24A，其时钟输入耦合到CKref。如在现有技术图1中，延迟线21包括N个延迟单元40-1、40-2、…、40-N，其中每个延迟单元均包括连接到延迟控制导线29的延迟控制输入。延迟单元40-1、40-2、…、40-N的输出分别在导线22-1、22-2…22-N上产生信号d1、d2、…、dN。第一延迟单元40-1的输出通过导线22-1连接到第二延迟单元40-2的输入。类似地，第二延迟单元40-2的输出通过导线22-2连接到第三延迟单元40-3的输入，等等。第一延迟单元40-1的输入由导线16连接以接收参考时钟信号CKref。(作为定义，本文所使用的术语“延迟单元”希望包含电压控制的延迟单元和电流控制的延迟单元两者。电流控制的延迟单元可包括电压-电流转换电路，以便对延迟控制电压信号作出响应。)
如在现有技术图1中，相位检测器24A在导线25上产生信号UP且在导线26上产生信号DOWN。然而，与图1的现有技术DLL电路20(其中仅最后一个延迟单元40-N的输出22-N通过导线22-N连接到相位检测器24的输入)不同，将经延迟的输出信号d1、d2、…、dN中的多个或全部作为输入提供到图5的相位检测器24A。在图5中，将经延迟的输出信号d1、d2、…、dN中的全部作为输入经由N导线总线22提供到图5的相位检测器24A。本发明的相位检测器24A的结构实质上与图1的现有技术的相位检测器24的结构不同。与图1中的现有技术相位检测器24的差异使图4的无误锁DDL电路32能够通过监视延迟单元输出信号d1、d2、…、dN来监视参考时钟信号和通过延迟线21的CKref的脉冲的前进并使用所述信息防止持续的误锁情况，来有效地避免现有技术DLL电路的误锁情况。
如在现有技术图1中，回路滤波器电路28包括充电电流源72，其耦合在电源电压VDD与开关73的一个端子之间。开关73的另一端子连接到延迟控制导线29。开关23由导线25上的UP信号控制。电容器76耦合在延迟控制导线29与接地之间。第二开关74连接在延迟控制导线29与放电电流源75的一个端子之间，放电电流源75的另一端子接地。开关74由导线26上的DOWN信号控制。
参看图5，经改进的相位检测器24A包括上启用电路(up-enable circuit)34，其具有经连接以接收参考时钟信号CKref的时钟输入和N个分别连接到延迟单元输出d1、d2、…、dN的输入。然而，将延迟单元输出中的少于全部的延迟单元输出连接到相位检测器24的输入是可能的且可能较实际的。举例来说，使延迟单元的数目加倍与使用每隔一个延迟单元的输出将产生同一结果。
相位检测器24A还包括下启用电路(down-enable circuit)44，其具有经连接以接收参考时钟信号CKref的时钟输入和N个经连接以分别接收延迟单元输出信号d1、d2、…、dN的输入。输出信号UP-ENABLE由上启用电路34在导线36上产生，且施加到相位/频率检测器电路38中的D型触发器42的D输入。输出信号DOWN-ENABLE由下启用电路44在导线45上产生，且施加到相位/频率检测器电路38中的D型触发器46的D输入。
与常规相位/频率检测器(其中D型触发器的D输入保持在高或“1”电平)不同，在本发明的相位检测器24A中，触发器42和46的D输入由“智能”上启用电路34和“智能”下启用电路44控制，所述上启用电路34和下启用电路44以使得可能避免持续的误锁情况的方式监视并利用关于被比较的dN与CKref信号的相对延迟信息。
触发器42的时钟输入耦合到CKref，且触发器46的时钟输入连接到最后一个延迟单元40-N的输出dN。触发器42和46的复位(RST)输入通过导线47连接到与非门43的输出。在触发器42的Q输出上产生信号UP，其通过导线25连接到与非门43的一个输入。在触发器46的Q输出上产生信号DOWN，其通过导线26连接到与非门43的另一输入。
当信号UP-ENABLE处于“0”电平时，响应于下一经延迟的CKref脉冲而将“0”锁存到触发器42中，这导致触发器42的Q输出转到“0”电平。当信号UP-ENABLE转到“1”电平时，在下一经延迟的CKref脉冲到达时将“1”加载到触发器42中，这导致导线25上的信号UP转到“1”电平。有些类似地，当信号DOWN-ENABLE处于“0”电平时，触发器46的Q输出上的信号DOWN保持低，且当DOWN-ENABLE转到“1”时，那么在dN到达时，将“1”加载到触发器FF 46中，这导致导线26上的信号DOWN转到“1”电平。
图6和8展示上启用电路34和下启用电路44的两个实施方案的细节。随后对图6和8中分别展示的相位检测器24B和24C的操作的描述涉及图10A-C的时序图，图10A-C针对当延迟线21的延迟太长时(图10A)、太短时(图10B)和当反馈回路处于正确锁定状态时(图10C)的情况展示参考时钟CKref、延迟线输出d1、d2和dN、回路滤波器电容器充电信号UP和回路滤波器电容器放电信号DOWN的波形。
图6展示用于DLL 32的第一实施例(其中N等于16，即其中延迟线21包括16个延迟单元)中的相位检测器24B的详细方框图。参考时钟CKref耦合到16个D型触发器组成的链的第一触发器D型FF1的时钟输入，所述16个D型触发器组成的链在本文被称为“FF链64”。触发器FF1、FF2、…、FF15的q1、q2、…、q15输出分别连接到触发器FF2、FF3、…、FF16的D输入。延迟单元输出信号d1、d2、…、dN每一者均分别耦合到FF链64的剩余触发器FF2、FF3、…、FF16中的下一者的时钟输入。如图6中所实施的图5的上启用电路34包括FF链64和四个4输入或非门50、51、52和53，所述四个4输入或非门50、51、52和53馈入到四输入与非门54中，随后是或门55。相位/频率检测器电路38在图6中与在图5中是相同的。
假定FF 64中的触发器的所有输出均初始地位于“0”电平，当第一CKref脉冲到达FF链64中的FF1的时钟输入时，此导致“1”出现在第一移位寄存器输出q1上。当延迟单元输出信号d1的边沿到达时，其导致触发器FF1中的“1”传播到下一触发器FF2中，并表现为下一触发器FF2的输出信号q2，且接着传播以导致q3、q4等随着d2、d3等而转到“1”电平，直到通过FF链64传播的“1”最终到达q16为止。在“1”传播通过FF链64时，每个触发器FF2、FF3、…、FF16的反相输出均控制FF链64中的前一触发器的异步复位输入，并在“1”传播到下一触发器时将“1”清除为“0”。
在图6的实施例中，q16上的信号充当导线45上的信号DOWN-ENABLE，且耦合到相位/频率检测器(PFD)电路38中的触发器46的D输入。如图6中所实施的下启用电路44(图5)简单地由FF链64组成。FF链64的输出q1到q16指示或“跟踪”上述第一CKref脉冲通过延迟线21传播时的状态，且从而指示延迟线21的延迟是太短(即太快)还是太长(即太慢)。
FF链64在上启用电路34与下启用电路44之间共享。注意，FF链64不同于典型的移位寄存器，因为在典型的移位寄存器中，同一时钟信号经连接以同时对所有的触发器进行计时。然而，FF链64接收延迟线21的前15单元的输出d1、d2、…、d15，以便循序地分别对触发器FF2、FF3…FF16进行计时。
上启用电路34还包括图6中的相位检测器24B的或非门50、51、52和53、与非门54和或门55。或非门50、51、52和53的四个输入分别连接到q1-4、q5-8、q9-12和q13-16。或非门50-53的输出连接到与非门54的输入，与非门54的输出连接到或门55的一个输入。或门55的另一输入连接到导线26上的信号DOWN。导线36上的信号UP-ENABLE在或门55的输出上产生。
第一CKref脉冲在其传播通过延迟线21时，响应于同一第一CKref脉冲的传播而计时通过FF链64，且从而产生上述“1”脉冲，上述“1”脉冲分别响应于延迟单元输出信号d1、d2、…、dN而循序地出现在触发器FF2、FF3、…、FF16的q2、q3、…、q16输出上。这准确地指示当第一CKref脉冲传播通过延迟线21时其位于何处。具体地说，第一CKref脉冲沿导致触发器FF1的q1输出上的“1”，且稍后，其还导致将所述“1”计时到触发器FF2中的第一延迟单元输出信号d1的转变，等等。这导致对应的“1”也传播通过FF链64。将触发器FF2、FF3、…、FF16中的每一者的反相输出反馈到前一触发器的复位输入，使得只要“1”从触发器FF2-FF16中的每一者传播到下一触发器，就使触发器FF2-FF16中的所述一者复位到“0”。
当上述“1”一路传播通过延迟线21时，信号DOWN-ENABLE出现且表现为延迟线21的输出信号q16(其等于DOWN-ENABLE)。
在图10A-C的时序图中，“A”表示“下一”CKref脉冲的上升沿。如果当q16/DOWN-ENABLE转到“1”电平(如图10B中所示)时，下一CKref脉冲的边沿A尚未到达相位检测器24B的输入，那么这指示通过延迟线21的延迟太快，因为在“锁定情况”下，下一CKref脉冲与延迟线21的末端处的输出d16应同时到达相位检测器24B的输入。如果通过延迟线21的延迟太快，那么q16/DOWN-ENABLE过早地转到“1”且由d15锁存到触发器46中，从而导致DOWN转到“1”。在那种情况下，q16/DOWN-ENABLE启用DOWN(如图10B中边沿F所指示)，并致使回路滤波器电路28对回路滤波器电容器76进行放电，直到下一CKref脉冲的边沿A到达为止。这对电容器76进行放电，且降低延迟控制导线29上的延迟控制电压，且从而致使其增加通过延迟线21的延迟。
在导线26上将信号DOWN反馈到或门55的一个输入，因此当DOWN转到“1”时，这致使UP-ENABLE转到“1”。当下一CKref脉冲到达时，UP转到“1”。由于UP和DOWN两者那时均处于“1”，所以与非门43复位触发器42和46两者。在给定时间，信号UP和DOWN中仅一者可处于“1”持续较短时间，以对电容器76进行充电或放电。因此，当下一CKref脉冲的边沿A到达时，将“1”锁存到触发器42中，从而导致UP的边沿G转到“1”电平。这导致与非门43将触发器42和46复位到“0”，这快速地导致图10B中的DOWN的下降沿H和UP的下降沿J，且从而实现信号DOWN的“中和”。
只要(1)导线26上的信号DOWN为“1”，或(2)只要FF链64中存在至少一个“1”，导线36上的信号UP-ENABLE就转到“1”。在前者情况(1)下，只要下一上升CKref沿到达，相位检测器24B就将信号DOWN从“1”电平“中和”到“0”电平。在后者情况(2)下，当FF链64中不存在“1”时，相位检测器24B防止UP-ENABLE转到“1”电平。如果触发器输出q 1、q2、…、q16均不处于“1”，那么下一(即第二)CKref脉冲不会对触发器42进行计时以致使UP信号转到“1”电平，因为新的“1”尚未一路传播通过延迟线21，所以或非门55的输出处于“0”电平。这在反馈回路的操作刚开始时(例如在加电操作期间)是重要的，因为其允许DLL反馈回路具有全循环T，在相位检测器24B作出关于是UP还是DOWN应转到“1”电平的决定之前，可在所述全循环T期间利用关于通过延迟线21的CKref脉冲的传播状态的延迟信息。
如果通过延迟线21的延迟太慢，那么在“1”一路传播到FF链64的末端处的d16的边沿C(如图10A中所指示)之前，下一(即第二)CKref脉冲的边沿A到达触发器42的时钟输入，因此即使DOWN处于“0”，FF链64中的触发器中也至少有一者含有“1”。这导致或非门50-53中的一者的输出处于“0”，其导致与非门54的输出为“1”，且因此或门55的输出上的信号UP-ENABLE为“1”。只要下一(即第二)CKref脉冲的边沿A到达触发器42的时钟输入，其就将“1”锁存到触发器42中并导致UP的边沿B转到“1”，如图10A中所示。这使开关72接通，从而导致回路滤波器电路28将电荷添加到电容器76，从而增加延迟控制导线29上的电压并减少通过延迟线21的延迟。当d16的边沿C转到“1”电平时，其将q16/DOWN-ENABLE上的“1”计时到触发器46中，从而产生DOWN的边沿D。由于UP和DOWN两者均处于“1”电平，所以与非门43立即复位触发器42和46，从而产生UP的边沿E和DOWN的边沿K。
当下一(即第二)CKref脉冲的边沿A与d15的边沿C同时到达(如图10C中所示)时，UP和DOWN两者立即转到“1”电平，且两者接着由与非门43立即复位到“0”(即被中和)。图10A-10C中的窄UP和DOWN脉冲的宽度对应于复位反馈回路中的信号传播延迟。回路滤波器电路28中的回路滤波器电容器76本质上移除或滤出图10A-C中所示的信号UP和DOWN的极窄脉冲。
与现有技术(其中相位检测器立即产生下一CKref脉冲与延迟线的末端处的输出的比较结果)相反，图6的相位检测器24B具有从其比较操作的开端开始的整个参考时钟循环延迟T，可在所述参考时钟循环延迟T中产生UP充电脉冲或DOWN放电脉冲。与现有技术不同，此时间间隔允许相位检测器24B具有足够的时间来正确地确定是产生UP脉冲还是DOWN脉冲。通过利用来自延迟单元输出的延迟信息，本发明的相位检测器能够可靠地避免任何可持续误锁情况。且只要合适地控制DLL回路带宽，延迟锁相回路电路32就将稳定。
图7展示图6的相位检测器24B的传递函数。当通过延迟线21的延迟在CKref的一个周期T(如由图7中的参考标号105所指示)内时，传递函数的线性保留。在每一时钟周期T结束时，DLL输出“回绕”，且再次从“0”电平开始。如果通过延迟线21的总延迟为nT，其中n为大于1的整数，那么DLL回路操作将被锁定在误锁情况，然而，所述误锁情况是不可持续的。
作为实际问题，这事实上不存在重大的问题。举例来说，如果DLL回路处于误锁情况，那么任何干扰或CKref的时钟抖动或电路噪声均将导致输入参考时钟边沿的延迟的变化和从延迟线21出来的经延迟的时钟信号的变化。只要少量的相位误差积累，DLL回路就将回路滤波器电路28的电容器76充电到较高电压，从而导致通过延迟线21的延迟变得较短，不论相位是超前的还是落后的。因此，通过延迟线21的延迟决不可能非常长地保持在2T、3T等。即正好2T、3T等的信号延迟是不可持续的，因为总是会有参考时钟抖动或经延迟的时钟信号抖动，其导致通过延迟线21的延迟不会正好等于2T、3T等。因此，回路滤波器电路28将最终给电容器76充电并使延迟缩短到T，在此点处，DLL 32将锁定在等于T的信号延迟。因此，包括图6的相位检测器24B的DLL 32将总是自动回复到“正确锁定”情况。因此，在包括图6的相位检测器24B的延迟锁相回路中，误锁情况可出现，但不能持续。
注意，图6的相位检测器24B的问题在于，如果延迟线21太慢，那么信号UP被确立，但接着太快速地由DOWN信号“中和”，因为只要FF链16中的“1”到达q16，信号DOWN-ENABLE就被激活。这导致包括图6的相位检测器24B的DLL以图7中的3T或更长时间较慢地从误锁情况恢复到正确锁定情况。
如图7中所示的2T、3T等处的误锁情况可通过图8中所示的相位检测器24C完全回避，因为当DLL 32在T处被正确地锁定时，在任何给定时间，FF链64中均应仅存在一个“1”。如果通过延迟线21的信号延迟变得比T长，那么额外的“1”将出现在FF链64中。如果DLL回路将以2T、3T等的延迟处于误锁情况下，那么FF链64中将分别存在两个或三个等相等地间隔的“1”。在图8的实施例中，除图6中所示的逻辑电路外，在下启用电路44中还提供少量的逻辑电路，以消除图7的传递函数中所示的在2T、3T等的延迟时间时的误锁情况。
就如何确立DOWN-ENABLE来说，图8的相位检测器24C与图6的相位检测器24B不同。提供额外的逻辑电路以在导线45上产生DOWN-ENABLE，以解决图6的相位检测器24B的上述问题。具体地说，除了DOWN-ENABLE是由与门87响应于q16和或非门52和53的输出而产生之外，图8中的电路与图6中的电路相同。因此，在图8的实施例中，在信号DOWN-ENABLE可转到“1”电平之前，额外的要求是：当通过延迟线21的延迟不大于2T时，除q 16之外，最后8个触发器的输出均不可处于“1”电平。当通过延迟线21的延迟大于2T时，在q16处于“1”电平时，额外的“1”出现在FF链64的后半部分中。在那种情况下，额外的逻辑禁用DOWN-ENABLE，导致其保持在“0”。这防止UP被过早中和，且从而允许UP保持在“1”，比在图6的相位检测器24B中持续更长的时间周期。与使用图6的相位检测器24B相比，上述情况允许更快地从短暂的快速锁定情况中恢复。
在图6的实施例中，DOWN-ENABLE是FF链64的输出信号q16，其转到“1”以指示“1”已经传播通过FF链64。然而，在图8的相位检测器24C中，为了使DOWN-ENABLE转到“1”，不仅FF链64的输出q16应为“1”，而且FF链64的后半部分(即，最后八个触发器)中也应存在单个“1”。这是因为：如果(例如)通过延迟线21的延迟是其应该大小(即T)的三倍大(即3T)，那么在CKref脉冲传播通过延迟线21所需的时间量期间，CKref将三次到达FF链64的输入。假如错误周期将出现在图7中的3T处，那么在任何给定时间，FF链64中均将会存在三个“1”。如果图8中的相位检测器24C中的包括逻辑门84、85和87的额外监视电路查看到FF链64中存在两个以上“1”，那么这表示通过延迟线21的延迟大于T，且额外监视电路通过致使DOWN-ENABLE为“0”来禁用DOWN-ENABLE。这防止在延迟线21中存在大于2T的长延迟时DOWN过早地中和UP，且允许电容器76的快速充电，且允许快速恢复到永久正确锁定情况。
触发器FF16的复位输入连接到包括触发器94、反相器95、97和99以及电容器96和98的复位电路的输出，而不是如图6中连接到触发器46的反相输出。反相器95、97和99、电容器96和98以及触发器94用于确保最小宽度的负脉冲被施加到触发器94的复位输入，以便确保可靠地执行FF16的复位。
如果通过延迟线21的延迟大于2T，那么当q16转到“1”电平时，整个FF链64中将存在两个或两个以上“1”。FF链64的后半部分中存在两个“1”，其中包括q 16的“1”电平。在那种情况下，与门87防止DOWN-ENABLE转到“1”电平，且UP在不被中和的情况下保持在“1”电平，直到通过延迟线21的延迟减少到小于2T为止。当通过延迟线21的延迟线小于2T时，图8的相位检测器24C的操作与图6中的相位检测器24B的操作相同，且反馈回路继续朝着当前锁定状态驱动回路滤波器电容器76。
在图8的优选实施例中，如果反馈回路以太长的通过延迟线21的延迟而开始，那么当通过延迟单元的延迟大于2T时，UP将不被中和，且因此只要通过延迟线21的延迟大于2T，UP就保持在“1”电平。这允许延迟回路28(即电荷泵)在无中断的情况下对电容器76进行充电，直到通过延迟线21的延迟减少到小于2T为止。因此，反馈回路可锁定到永久的正确锁定状态，其中与使用图6中的相位检测器24B时相比，延迟线21的延迟更加快速地等于T。
因此，上述相位检测器在不需要具有额外逻辑电路(如在一些现有技术DLL电路中需要)来监视限制系统的延迟范围的情况下提供无误锁操作。不需要对延迟单元的范围进行限制，也不存在对额外的延迟范围监视电路的任何要求。
同样，图6和8的同一基础设计可用于避免误锁情况，不论延迟线中的延迟单元的数目如何。如果延迟线中的延迟单元的数目被改变，那么仅有必要修改FF链64的长度且相应地修改逻辑门监视电路50-53的输入的数目。为了增加延迟线21中的延迟单元的数目，FF 64中的触发器的数目必须增加相同的量，且将延迟线21中的最后一个触发器的输出作为信号DOWN-ENABLE。信号UP-ENABLE由DOWN-ENABLE为高或触发器中的至少一者含有“1”时控制，因此当延迟线21中的延迟单元的数目N和FF链64中的触发器的同一数目N增加时，必须添加足够的更多或非门(例如或非门50-53)，以监视FF延迟链64的额外触发器输出。
虽然已参考本发明的若干特定实施例描述了本发明，但所属领域的技术人员将能够在不脱离本发明的真实精神和范围的情况下，对本发明的所述实施例作各种修改。希望并非实质上与权利要求书中所陈述的那些元件或步骤不同但以实质上相同的方式分别执行实质上相同的功能以实现与所主张的结果相同的结果的所有元件或步骤均在本发明的范围内。

Claims (6)

1.一种在延迟锁相回路电路中使用的相位检测器，所述相位检测器包含：
(a)第一电路，其用于确定参考时钟信号的第一脉冲通过所述延迟锁相回路电路的延迟线的传播状态；
(b)第二电路，其响应于所述第一电路而操作以产生第一控制信号，用于致使所述延迟锁相回路电路的回路滤波器电路减少所述延迟线的延迟，所述第一控制信号表示：第一时间，此时所述参考时钟信号的所述第一脉冲已经完全前进通过所述延迟线；和稍后的第二时间，此时所述参考时钟信号的从所述第一脉冲延迟一个参考时钟信号周期的第二脉冲到达所述相位检测器的第一输入；
(c)第三电路，其响应于所述第一电路而操作以产生第二控制信号，用于致使所述回路滤波器电路增加所述延迟线的延迟，所述第二控制信号表示：第三时间，此时所述参考时钟信号的所述第二脉冲到达所述相位检测器的所述第一输入；和稍后的第四时间，此时所述参考时钟信号的所述第一脉冲已经前进到所述延迟线的末端；和
(d)第四电路，其用于对所述第一和第二控制信号进行滤波，并且如果所述滤波移除所述第二控制信号，那么响应于所述第一控制信号而增加所述延迟线的延迟，或如果所述滤波移除所述第一控制信号，那么响应于所述第二控制信号而减少所述延迟线的延迟。
2.一种延迟锁相回路电路，其包含：
(a)延迟线，其包括：输入，其用于接收参考时钟信号；多个循序耦合的延迟单元，其每一者均具有输出；和延迟控制输入，其用于接收延迟控制信号；
(b)相位检测器，其包括：第一输入，其用于接收所述参考时钟信号；和多个输入，其分别耦合到多个所述延迟单元的全部或部分输出；
(c)回路滤波器，其用于响应于所述相位检测器而产生所述延迟控制信号；
(d)所述相位检测器包括
i.第一电路，其用于确定所述参考时钟信号的第一脉冲通过所述延迟线的传播状态，
ii.第二电路，其响应于所述第一电路而操作以产生第一控制信号，所述第一控制信号表示：第一时间，此时所述参考时钟信号的所述第一脉冲已经完全前进通过所述延迟线；和稍后的第二时间，此时所述参考时钟信号的从所述第一脉冲延迟一个参考时钟信号周期的第二脉冲到达所述相位检测器的所述第一输入，和
iii.第三电路，其响应于所述第一电路而操作以产生第二控制信号，所述第二控制信号表示：第三时间，此时所述参考时钟信号的所述第二脉冲到达所述相位检测器的所述第一输入；和稍后的第四时间，此时所述参考时钟信号的所述第一脉冲已经前进到所述延迟线的末端；
(e)所述回路滤波器响应于所述第一控制信号而改变所述延迟控制信号以减少所述延迟线的延迟，或响应于所述第二控制信号而改变所述延迟控制信号以增加所述延迟线的延迟。
3.一种延迟锁相回路电路，其包含：
(a)延迟线，其包括：输入，其用于接收参考时钟信号；多个循序耦合的延迟单元，其每一者均具有输出；和延迟控制输入，其用于接收延迟控制信号；
(b)相位检测器，其包括：第一输入，其用于接收所述参考时钟信号；和多个输入，其分别耦合到多个所述延迟单元的全部或部分输出；
(c)回路滤波器，其用于响应于所述相位检测器而产生所述延迟控制信号；
(d)所述相位检测器包括
i.第一启用电路，其具有用于接收所述参考时钟信号的第一输入，且包括第一电路，所述第一电路具有多个分别耦合到所述全部或部分输出的输入，其用于指示所述参考时钟信号的第一脉冲通过所述延迟线的前进，所述第一启用电路产生第一启用信号，所述第一启用信号指示所述参考时钟信号的所述第一脉冲已经前进到所述延迟线的末端，
ii.第二启用电路，其具有用于接收所述参考时钟信号的第一输入，且包括第二电路，所述第二电路具有多个分别耦合到所述全部或部分输出的输入，其用于监视所述参考时钟信号的所述第一脉冲通过所述延迟线的前进，所述第二启用电路产生第二启用信号，所述第二启用信号指示所述参考时钟信号的所述第一脉冲正前进通过所述延迟线但尚未到达所述延迟线的末端，
iii.相位/频率检测器电路，其具有耦合到所述第一启用信号的第一输入和耦合到所述第二启用信号的第二输入，以便响应于所述第一和第二启用信号而产生耦合到所述回路滤波器的第一输入的第一控制信号和耦合到所述回路滤波器的第二输入的第二控制信号，所述第一控制信号表示：第一时间，此时所述参考时钟信号的所述第一脉冲已经完全前进通过所述延迟线；和稍后的第二时间，此时所述参考时钟信号的从所述第一脉冲延迟一个参考时钟周期的第二脉冲到达所述相位检测器的所述第一输入，所述第二控制信号表示：第三时间，此时所述参考时钟信号的所述第二脉冲到达所述相位检测器的所述第一输入；和稍后的第四时间，此时所述参考时钟信号的所述第一脉冲已经前进到所述延迟线的末端；
(e)所述回路滤波器响应于所述第一信号控制信号而改变所述延迟控制信号以减少所述延迟线的延迟，或响应于所述第二信号控制信号而改变所述延迟控制信号以增加所述延迟线的延迟。
4.一种操作延迟锁相回路电路中的相位检测器的方法，其包含：
(a)确定参考时钟信号的第一脉冲通过所述延迟锁相回路电路的延迟线的传播状态；
(b)响应于所述传播状态而产生第一控制信号，使得所述第一控制信号表示：第一时间，此时所述参考时钟信号的所述第一脉冲已经完全前进通过所述延迟线；和稍后的第二时间，此时所述参考时钟信号的从所述第一脉冲延迟一个参考时钟信号周期的第二脉冲到达所述相位检测器的第一输入；
(c)响应于所述传播状态而产生第二控制信号，使得所述第二控制信号表示：第三时间，此时所述参考时钟信号的所述第二脉冲到达所述相位检测器的所述第一输入；和稍后的第四时间，此时所述参考时钟信号的所述第一脉冲已经前进到所述延迟线的末端；
(d)对所述第一和第二控制信号进行滤波；和
(e)如果所述滤波移除所述第二控制信号，那么响应于所述第一控制信号而增加所述延迟线的延迟，或如果所述滤波移除所述第一控制信号，那么响应于所述第二控制信号而减少所述延迟线的延迟。
5.一种延迟锁相回路电路，其包含：
(a)确定构件，其用于确定参考时钟信号的第一脉冲通过所述延迟锁相回路电路的延迟线的传播状态：
(b)产生构件，其用于响应于所述传播状态而产生第一控制信号，使得所述第一控制信号表示：第一时间，此时所述参考时钟信号的所述第一脉冲已经完全前进通过所述延迟线；和稍后的第二时间，此时所述参考时钟信号的从所述第一脉冲延迟一个参考时钟信号周期的第二脉冲到达所述相位检测器的第一输入；
(c)产生构件，其用于响应于所述传播状态而产生第二控制信号，使得所述第二控制信号表示：第三时间，此时所述参考时钟信号的所述第二脉冲到达所述相位检测器的所述第一输入；和稍后的第四时间，此时所述参考时钟信号的所述第一脉冲已经前进到所述延迟线的末端；
(d)滤波构件，其用于对所述第一和第二控制信号进行滤波；和
(e)增加或减少延迟的构件，其用于在所述滤波移除所述第二控制信号时响应于所述第一控制信号而增加所述延迟线的延迟，或在所述滤波移除所述第一控制信号时响应于所述第二控制信号而减少所述延迟线的延迟。
6.一种操作延迟锁相回路电路的方法，所述延迟锁相回路电路包括：
i.延迟线，其包括：输入，其用于接收参考时钟信号；多个循序耦合的延迟单元，其每一者均具有输出；和延迟控制输入，其用于接收延迟控制信号，和
ii.回路滤波器，其用于产生所述延迟控制信号，
所述方法包含：
(a)将所述参考时钟信号施加到相位检测器的第一输入，且将多个所述延迟单元的全部或部分输出分别施加到相位检测器的多个输入；
(b)确定所述参考时钟信号的第一脉冲通过所述延迟线的传播状态；
(c)响应于所述传播状态而产生第一控制信号，使得第一控制信号表示：第一时间，此时所述参考时钟信号的所述第一脉冲已经完全前进通过所述延迟线；和稍后的第二时间，此时所述参考时钟信号的从所述第一脉冲延迟一个参考时钟信号周期的第二脉冲到达所述相位检测器的第一输入；
(d)响应于所述传播状态而产生第二控制信号，使得所述第二控制信号表示：第三时间，此时所述参考时钟信号的所述第二脉冲到达所述相位检测器的所述第一输入；和稍后的第四时间，此时所述参考时钟信号的所述第一脉冲已经前进到所述延迟线的末端；
(e)对所述第一和第二控制信号进行滤波；和
(f)如果所述滤波移除所述第二控制信号，那么响应于所述第一控制信号而增加所述延迟线的延迟，或如果所述滤波移除所述第一控制信号，那么响应于所述第二控制信号而减少所述延迟线的延迟。
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