CN101040344B - 可编程存储器电路及改进其单元阵列中数据保持的方法 - Google Patents

可编程存储器电路及改进其单元阵列中数据保持的方法 Download PDF

Info

Publication number
CN101040344B
CN101040344B CN2005800353144A CN200580035314A CN101040344B CN 101040344 B CN101040344 B CN 101040344B CN 2005800353144 A CN2005800353144 A CN 2005800353144A CN 200580035314 A CN200580035314 A CN 200580035314A CN 101040344 B CN101040344 B CN 101040344B
Authority
CN
China
Prior art keywords
memory cell
logical value
latch
voltage
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005800353144A
Other languages
English (en)
Other versions
CN101040344A (zh
Inventor
M·柯姆比
J·-M·答加
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Amtel Corp
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Priority claimed from PCT/US2005/024187 external-priority patent/WO2006023146A2/en
Publication of CN101040344A publication Critical patent/CN101040344A/zh
Application granted granted Critical
Publication of CN101040344B publication Critical patent/CN101040344B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Read Only Memory (AREA)

Abstract

一种用于EEPROM的自适应可编程电路(150、160、173、170、175、154、103)可用于自动调谐擦除或者写入延迟，从而提供经改进的编程窗口。该编程电路也可在经编程存储器单元的数据保持方面提供改进。本发明特别适用于能够进行页面模式写入操作的EEPROM存储器领域。

Description

可编程存储器电路及改进其单元阵列中数据保持的方法
技术领域
本发明涉及一种集成电路存储器体系结构，尤其涉及一种新的可编程操作协议以及允许“智能编程”的可编程存储器的存储器体系结构。 
背景技术
图1示出了一种基于行和列的阵列的可编程EEPROM存储器的阵列体系结构。各行和各列分别对应于多条字线101、102、...、10n和多条位线201、202、...、20n  (位可以每个字2n位来存取)。示例性存储器单元30设置在各条字线10和位线20交叉的位置上。存储器单元30由串联连接的选择晶体管31和浮置栅极晶体管32组成。单元选择晶体管31的栅极连接到字线10，它的漏极连接到位线20，而它的源极连接到浮置栅极晶体管32的漏极。浮置栅极晶体管的源极34通过源线35接地，而浮置栅极晶体管的栅极36在被一字选择器件11启动时可逻辑地连接到Vref线40。 
在浮置栅极晶体管中的数据存储可通过改变存在于浮置栅极上的电荷来获得。为了获得逻辑1值(擦除状态)，就必需将电子注入浮置栅极，这增加了浮置栅极晶体管32的阈值电压。为了获得逻辑0值(写入状态)，就必需从浮置栅极中抽取电子，这减小了浮置栅极晶体管32的阈值电压。一种称为Fowler Nordheim穿隧效应的机制用于EEPROM存储器上的擦除和编程操作。这种机制非常之慢(在毫秒量级范围内)并且需要由EEPROM存储器芯片中的电路产生高电压源Vpp。Vref线40在擦除操作期间被驱动至Vpp而在写入操作期间则接地。位线20在擦除操作期间保持浮置而在写入操作期间则连接到Vpp。 
擦除一个单元可(通过字选择器件11和Vref线40)将高电压Vpp施加于浮置栅极晶体管32的栅极36，并且(通过接地的源线35)使浮置栅极晶体管的源极34接地来获得。为了写入存储器单元30，必需(通过位线20和单元选择晶体管31)将Vpp施加于浮置栅极晶体管32的漏极，浮置栅极晶体管的栅极36则必需(通过字选择器件11和Vref线40)接地，而浮置栅极晶体管的源极34则(通过浮置源线35)保持浮置。 
如果诸存储器单元30共享同一条Vref线40，则多个存储器单元可组成字并可并行地擦除。同样，可以通过将它所对应的位线20驱动至Vpp来单独写入各个位(存储器单元)。 
字编程可以通过两个步骤来获得。首先，擦除字并在擦除之后将所有的擦除位设置为逻辑1。其次，同时写入字中所有必要的位，从而将所有的位变为逻辑0值以便于编程目标字数据。 
参阅图1，取决于浮置栅极晶体管32的阈值电压(Vth)，各个存储器单元30将导通或者不导通电流。如果阈值电压Vth高于基准电压Vref，则存储器单元30截止。如果阈值电压Vth低于基准电压Vref，则存储器单元30导通。可通过在存储器单元30或字编程操作期间向各个浮置栅极晶体管32的浮置栅极注入电子或者从中去除电子来调节阈值电压Vth。在擦除操作期间，可将电子注入浮置栅极使之处于高的阈值电压值Vthhigh。在写入操作期间，可以从浮置栅极去除电子使之处于低的阈值电压Vthlow。高Vthhigh和低Vthlow之间的差称为编程窗口。在读取操作期间，通常施加于存储器单元30的栅极上的基准电压值在Vthhigh和Vthlow之间。由于有可能在例如若干年之后会出现电荷从浮置栅极中损失，因此就希望具有较宽的编程窗口以防止可能的数据丢失。 
各个存储器单元30的数据保持特性将取决于存储器单元30长时间可靠维持电压阈值的能力，这是由于本征浮置阈值电荷损失的影响。另外，在若干次擦除和写入周期之后存储器单元30的特性会改变，从而导致负电荷俘获现象。存储器单元30的这些技术特性使之难以确保可接受的数据保持能力。 
因此，就需要具有尽可能宽的编程窗口以便于弥补可能影响存储器单元内所存储的数据完整性的可编程存储器单元的特性。 
附图说明
图1是现有技术的EEPROM存储器阵列的一个例子。 
图2是具有用于自适应编程操作的附加示例性电路的EEPROM存储器阵列(存储器内核)的框图。 
图3是与图2的自适应编程操作相关联的列锁存电路。 
图4是具有校验功能的图3的列锁存器。 
图5是图4的具有示例性选择Vref列锁存的列锁存器。 
图6是说明与自适应编程操作相关联的示例性擦除算法功能的流程图。 
图7是说明与自适应编程操作相关联的示例性写入算法功能的流程图。 
发明内容
本发明是一种可产生自动调谐编程脉冲以便于补偿在浮置栅极晶体管的氧化层中的负电荷俘获现象、并补偿低电源电压和温度变化的电路。编程脉冲可根据诸如温度和电源电压之类的编程条件来调节。存储器可按需控制以在诸如温度和浮置栅极晶体管已经编过程的次数的各种条件下提供经改进的数据可靠性。甚至在使用已经重复编程过的部分时，使用经调谐的编程脉冲仍可导致较佳的数据保持能力。另外，因为优化了编程脉冲，所以也优化了功耗并减小了存储器所受的应力。本发明也是一种可以在擦除操作或者写入操作之后，使用不同于正常读取电压的读取电压并自动调节编程脉冲的参数来进行存储单元的编程和检验的方法。 
具体实施方式
本发明是一种自适应编程操作，它可基于读取操作和与存储器单元30的期望逻辑值的比较来调谐在擦除或者写入操作中使用的编程脉冲延迟时间。擦除和写入延迟可自动调节，使之在各种条件下维持可接受的编程窗口。在周期性部分上增大编程脉冲延迟是一种用于恢复可接受的编程窗口和恢复所需要的存储器单元保持特性的方法。例如，当浮置栅极晶体管32的氧化层中所俘获的电荷使得编程机制效率降低时，可以在比较失败之后施加另一编程脉冲。通过本发明也可提高寿命、数据保持和功耗等特性。 
在本发明的一个示例性实施例中，可增加编程脉冲数量的自动调节来补偿可编程EEPROM存储器中任何存储器单元的擦除操作或者写入操作的故障。参阅图2，示例性EEPROM存储器器件包含存储器内核101、“数据输入”块102、位线选择104、列锁存器110、地址解码器120、130和140、读出电路105、电荷泵159、控制逻辑155、控制线151以及写入定时器154。另外，编程故障标志152、专用定序器150、专用锁存器电路、校验定时器160、地址计数器173、多路复用器170和175、比较器103以及容限基准电压(Vref)发生器154也是实现自适应编程所必需的。存储器内核101提供类似于图1所示的EEPROM存储器阵列体系结构的阵列体系结构。 
在该示例性实施例中，定序器150是用于实现一编程算法(将参照图6和图7详细讨论编程算法的细节)实施例的状态机。在另外的实施例中，定序器150的功能可通过专用控制器或处理器来执行。定序器150连接到控制逻辑155、并连接到写入定时器153。控制逻辑155可开启或者关闭电荷泵159，以提供电压Vpp。写入定时器154控制编程脉冲的宽度。定序器150将擦除和写入脉冲传递给写入定时器154。在校验操作期间，地址计数器173在第一地址开始产生所需要的地址。将地址提供给Yld 120和Yrd 140的地址并通过多路复用器170和175进行解码。任何经擦除的存储器单元30都应该等于逻辑1值。被擦除的字逻辑值应该等于一组2n位，且各个位都具有一个逻辑1值。例如，8位字应该在擦除操作之后具有FF的十六进制数值。比较器103也可以比较已经写入到列锁存器的包含所希望数据或逻辑值的内容的存储器单元30或者存储器阵列中的字。 
对至少一个已编程存储器单元30中的内容自动校验(参见以下进一步的细节)并且在经编程存储器单元30的校验成功时完成编程操作。读取容限模式测试用于校验编程操作的质量。在读取容限模式测试中可使用容限电压基准。在读取OFF单元时电压基准Vref增加，而在读取ON单元时以及将其与正常的读取电压基准进行比较时电压基准Vref下降。例如，使用约±0.5V的容限。在读取操作期间使用容限电压基准可确保当存储器单元30用其栅极上的Vref+0.5V电压来读取时存储器单元保持OFF状态，而当存储器单元30用其栅极上的Vref-0.5V电压来读取时存储器单元保持ON状态。在校验操作期间，可使用容限模式通过施加由容限Vref发生器154内部产生的Vref值来读取在存储器内核(阵列)101中的一个字。 
对在至少一个存储器单元30中的逻辑值编程的编程操作可分成三个阶段或者三个操作：加载、擦除和写入。 
单个单元的编程电流是非常之小的，因此使并行编程若干位成为可能。为了提高EEPROM存储器的编程速度，有可能在同一行中同时擦除或者写入若干字或者在一页中同时擦除或写入多个字。然而，所要编程的数据必需在开始并行写入操作之前加载到专用缓存器(锁存器)中。列锁存器110缓存系统可由每条位线20一个列锁存器110和每条Vref线40一个列锁存器所组成。在一示例性实施例中，各条位线20有一个列锁存器110，而各条Vref线40有一个列锁存器110。具有与各条位线相耦合的列锁存器110的存储器内核101可提 供逐字(一位或者多位)的擦除操作以及选择写入操作(逐位或者逐字)。 
列锁存器110提供两项功能。该列锁存器存储数据并且还将Vpp加到相应位线20处。要编程到存储器单元30中的数据被加载到至少一个列锁存器110中。一组2n位的锁存器和一个Vref锁存器(或者字节标志)将所要编程的数据存储于目标行中。在加载操作期间，Y地址总线AddYld 171可由Ydl解码器120进行解码。数据值加载到与位线20相耦合的列锁存器110的至少一个字中。逻辑值(标志信号)也被存储在相关联的Vref列锁存器中。通过使用加载到相关联Vref列锁存器110中的标志信号来选择将用于程序存储器单元30的字。通过X解码器输入131上且可由X解码器130解码的X地址来选择字线。当所有数据字都已经被加载时，就可以将擦除电压施加于所选择的字上。 
锁存器电路可被结合于图2所示的列锁存器100块中。图3示出在题为“EEPROM体系结构和编程协议(EEPROM Architecture and ProgrammingProtocol)”的美国专利申请No.10/737,676中所公开的电路，该电路也可用于本发明的一个实施例。该锁存器电路包括一个传输晶体管和一对反馈逆变器，用于提供状态锁存器210的操作。在擦除操作和/或存储器写入操作期间可使用列锁存器210。列锁存器电路210包括状态锁存器212和状态锁存器传输晶体管220，该晶体管可由施加于状态锁存器传输晶体管220的栅极230上的负载控制信号所控制。另外，列锁存器电路210包括提供基准和编程电压Vpp的电路。数据控制传输栅极240与锁存器输出211相耦合并且由数据控制输入241控制。数据控制传输栅极240与电平漂移电路270相耦合，以向存储器阵列提供不同于状态锁存器电路210中所使用电压的电压。数据控制传输栅极240也与Vpp传输门250相耦合，用于将Vpp电压施加于一个列上(位线20)。 
在加载周期中，输入Din 201上的输入数据可使用Yld解码器120输入到列锁存器110。一加载控制信号施加于状态锁存器传输晶体管220的栅极230上，且使之设置为逻辑1值，以便于通过Din 201将数据输入值锁存到至少一个状态锁存器212中。所加载的数据是编程处于OFF状态的存储器单元30的逻辑1值，以及编程处于ON状态的存储器单元30的逻辑0值。另外，逻辑1值可加载到对应于各个要编程字的Vref锁存器中。当各个期望地址上所有的字都已经一个接着一个地加载到各个对应于目标用于编程操作的存储器单元30的锁存器中时，就可以结束加载周期。地址计数器173可用于计数或者增加存储器内核的地址，作为校验操作的一部分。AddYint 172可从地址位置1开始， 并且通过加载和读取解码器120和140两者来进行解码。 
接着，在完成加载操作之后，存储器单元30可被并行擦除为2n位字。在擦除阶段，通过将浮置栅极晶体管32(见图1)的栅极保持在提高的电压Vpp上电子被注入到浮置栅极的结构中。Vpp电压可以由至少一个Vref列锁存器通过字选择传输门11来提供。为了实现擦除操作，图2所示的X解码器130可将Vpp施加到对应于AddX地址(对应于图1所示的字线11)的字线上。数据控制传输晶体管240可被触发成ON，Vref列锁存器210驱动或者使得(电压)电平漂移电路270导通，并且通过位线传输晶体管250将Vpp施加到控制Vref线40上。 
将所需的擦除电压Vpp作为具有施加持续时间的脉冲来施加。所施加的持续时间称为擦除时间延迟Terase。Vpp电压脉冲的施加会引起电子加速进入所选择的浮置栅极320。增加保持在浮置栅极中的电子就能够提高单元的电压阈值Vth。随后，擦除所选择的字，并且将各个选择位设置成逻辑值1。在完成了擦除操作之后，就进行擦除校验操作300，如图6的示例性算法所说明的那样(下面将作进一步描述)。 
在完成擦除操作之后，就可进行写入操作。在写入操作期间，X解码器130(通过字选择器件11)将Vpp施加于根据X解码器输入131上的AddX所选择的字线10上。如图3所示，由列锁存器210所控制并且将控制信号241施加于传输晶体管240的栅极的Vpp传输晶体管250将Vpp施加于已被选择的位线20(见图1)上。在各个列锁存器210中，当数据控制传输晶体管240通过驱动数据控制输入201导通时，各个状态锁存器的内容都连接到电平漂移电路270的输入。如果锁存器输出211的状态值是逻辑值0的话，则Vpp传输门250的栅极保持逻辑0值，而位线260则保持浮置。在状态锁存器输出211是逻辑值0的情况下，对应的存储器单元不写入，并且在已完成擦除操作之后保持逻辑1值。如果状态锁存器输出211是逻辑值1的话，则Vpp传输栅极250可由电平漂移电路270切换至Vpp。在状态锁存器输出211是逻辑值1的情况下，Vpp传输栅极250导通，并且将电压Vpp传送至位线260。所选择的存储器单元被写入并且存储器单元的逻辑值变成逻辑0值。 
当完成写入操作时，则自动校验写入操作。读取经写入的存储器单元30，并且将其值与对应锁存器中所存储的期望数据值相比较。 
在擦除操作之后或者在已执行写入操作之后进行校验操作。校验操作至少 读取一个存储器单元30，并将存储器单元30中的内容与期望值作比较。对于擦除操作来说，各个存储器单元的期望值是逻辑1值。擦除字的逻辑值应该等于一组2n位，各个位都具有逻辑1值。例如，在擦除操作之后，一个8位字应该具有FF的十六进制数值。例如，所擦除的字将与值FF相比较。对于写入操作来说，期望值是存储在关联于各个存储器单元30的列锁存器110和210中的逻辑值。读取存储在至少一个列锁存器110和210中的逻辑值和存储在至少一个存储器单元30中的值。在校验写入操作时，将存储器单元30中的逻辑值与存储在对应列锁存器110和210中的逻辑值作比较。 
在存储器单元30的读取操作中，将基准电压Vref施加于浮置栅极晶体管32的栅极。基准电压可以是正常的基准电压或者容限基准电压。可由读出电路105(见图2)测量的浮置栅极晶体管32的漏极电流表示在浮置栅极晶体管32的浮置栅极中是否存储有电子。经编程单元吸取比基准单元更少的漏极电流，以表示存储的逻辑0值。 
在读取操作的一示例性实施例中，基准电压Vref可通过字选择器件11施加于各个选定浮置栅极晶体管32的栅极36上。另外，电压Vdd被施加于选择晶体管31的栅极。浮置栅极晶体管32由一被激励的字线10和一被激励的位线20选择。位线20通过位线选择电路104连接到读出电路105。在低电压应用的另一实施例中，可将两倍的Vdd值施加于选择晶体管31的栅极。将小于1伏的电压施加于字选择晶体管11的漏极。 
图4示出了包含可在列锁存器读取操作期间使用的附加电路的列锁存器电路210的一示例性实施例。在一读取操作中，X地址解码器130以及Y地址解码器120和140指定所要读取的存储器单元30和列锁存器210的位置。逆变器221用于将输出线211与数据线Din 201相隔离。这就防止了将状态锁存器212的输出直接连接到数据线Din 201的电容性负载。如果没有逆变器221，电容性电荷转移会引起状态锁存器212的非故意切换。出于相同的原因，状态锁存器212的内容不能直接通过状态锁存器传输晶体管220读取。为了执行状态锁存器212的读取操作，激励读取传输晶体管222并且在数据线Din 201上读取状态锁存器212的状态。 
当读取了存储器的字并且将其与期望逻辑值相比较时，执行校验过程。例如，当校验存储器单元30是否已被适当地擦除时，所期望的字的值是例如FF。在一示例性实施例中，通过专用比较器103来进行比较。校验过程在已经擦除 或者写入存储器阵列中的一个字或多个字之后自动进行。比较器103(如图2所示)将经擦除字的位与逻辑1值进行比较，以及将已写入字与列锁存器的内容进行比较。对于写入操作校验来说，经编程数据的逻辑值已被加载到列锁存器210中并且是可以读取的。 
图5示出了含有单个标志锁存器224的选择Vref列锁存器210的一示例性实施例。标志锁存器224被用作Vref标志或者字的锁存。如果Vref已经被设置成逻辑1值的话，该标志表示对应的存储器字已经被擦除。标志锁存器224可使用加载标志线226来加载，该加载标志线226控制着标志传输晶体管223。加载标志线226可结合状态锁存器负载230一起操作，以在状态锁存器传输栅极220被激励和Din 201处于稳定时可以加载相同的状态。另外，加载标志线226可单独用于将单个标志逻辑值加载到标志锁存器224中。在读取操作期间，控制标志传输晶体管222的单个读取标志线225读取存储在标志锁存器224中的值。 
在擦除和写入操作期间执行的校验操作期间，单元使用专用容限模式操作来读取并与经擦除单元的期望逻辑1值进行比较，或者与用于经写入单元的列锁存器110中所存储的数据进行比较。专用读取容限模式确保存储单元30以足够的容限编程从而长时间地保持为所设置的逻辑值，而与浮置栅极晶体管32所具有的自然电荷变化无关。为了校验编程操作的质量，则在读取OFF单元时Vref增加，而在读取ON单元时则Vref减小。在容限模式读取操作期间，如图2所示的基准发生器154，产生高于在普通读取操作中所使用电压的内部基准电压。例如，大约0.5伏的容限确保存储器单元30在Vref+0.5伏施加于其栅极上以读取存储器单元30时可保持为OFF，而在采用Vref-0.5伏施加于其栅极上以读取存储器单元30时可保持为ON。 
校验操作可采用一种以上方法进行。容限模式读取操作校验各个单元的电压阈值Vth是否足够高，从而可克服与环境条件(例如，温度)或者非期望的电子存储(例如，俘获的氧化层电荷)有关的任何浮置栅极的变化。 
在图6中，示出了使用自动校验操作的示例性擦除算法。在脉冲计数器初始化之后，将第一个擦除脉冲施加于目标单元30。校验操作初始化地址计数器。如果存储器单元30已经被适当地擦除，则地址计数器173就增值、并校验另一组存储器单元。如果存储器单元还没有被适当地擦除，则施加另一个脉冲，脉冲计数器进行增值，并且再次校验存储器单元。如果已经达到预定的脉冲计 数值，则将停止校验操作，擦除操作将停止，并对程序故障标志152进行设置。如果所有的存储器单元30都通过擦除和校验操作的话，则可以选择性地施加最后的擦除脉冲。 
在一个实施例中，优化校验操作中的速度。如果比较结果证实被校验的单元或者字的阈值电压Vth是正确的，则Addyint就增加并且可对下一个字进行下一步的擦除和校验操作。如果被校验的单元或者字的阈值电压Vth不正确，则至少有一个单元没有被很好地擦除。当校验过程失败时，则再次将擦除脉冲施加到要编程的所有字上——甚至还加在那些已经成功通过在先校验操作的字。进行附加的擦除和校验操作，直至所有的单元都通过校验或者直至已经达到擦除脉冲的最大数目。当原先失败的单元随后通过校验时，擦除时间就可得到优化。如果校验定时器160(见图2)已经达到擦除时间的最大值并且各单元还没有通过校验，则使用一容限模式的停止和定序器150(见图2)的校验操作设置编程失败标志152。如果所有的单元都通过了校验操作(使用容限模式)，则意味着已经达到了所需的擦除时间，随后写入阶段开始。可进行使用最佳擦除时间来施加最后的擦除脉冲的选择方案。 
当擦除时间已经优化时，则用于存储器单元30擦除的高电压条件已经施加于要编程的所有字。尽管该校验过程可快速优化擦除时间，但是每当程序使擦除时间计数器增1时，原先已经擦除的字将被再次擦除。该结果会不必要地加重原先已擦除单元的负担。 
再次参阅图6，可实现校验操作的另一实施例，它可避免对正确经擦除字的不必要的负担。使用经更改的Vref列锁存器210(见图5)，标志锁存器224(见图5)存储一独立标志，用于表示该字已经至少被擦除过一次。当字地址被加载时就锁存该标志，用以表示该字还没有通过校验。在第一次擦除脉冲期间，Vref列锁存器将通过Vpp。在施加第一次擦除脉冲时，要编程的各个字都被擦除。接着，在校验操作期间，用容限模式来读取这些字。在已施加了第一擦除脉冲之后，可将擦除电压Vpp有选择地只施加到还没有被很好地擦除的字(在校验期间失败的字)上。 
如果一个字没有通过校验操作的话，则标志锁存器212被设置以表示校验失败。校验操作继续进行直至存储器中的所有字都得到校验为止。在校验操作期间，任何已经适当擦除的字都不会再在后续擦除脉冲的施加期间被再次擦除。如果至少有一个Vref列锁存器数据已经被设置的话，则意味着至少有一个 字没有被正确地擦除，那么擦除脉冲就将施加到存储器内核中未能通过校验的所有字上。当施加新的擦除脉冲时，因为在校验操作期间已经设置了所对应的Vref列锁存器，所以Vpp不会施加到已经适当擦除的字上。标志锁存器224的状态被保持并且将会在后续写入阶段的校验过程中被使用。 
如图7所示，在写入阶段400，写电压被施加于选定单元，并且在各个写脉冲之后将执行写校验。写校验操作的操作类似于上述的擦除校验。对提供AddYld 171和AddYrd 176地址的地址计数器173(见图2)进行初始化。与擦除校验操作相似，读取Vref列锁存器210或224。如果Vref列锁存器210尚未设置的话，则表示对应的字未被编程，那么Y内部地址就增加。如果Vref列锁存器210已被设置的话，则读取对应于要写入数据的列锁存器字的内容。用容限模式来读取已在存储器磁芯101中写入的选定字，并且将其与列锁存器212的状态相比较。为了校验ON单元是用足够容限编程的，存储器单元32的栅极可通过各个传输栅极31到各条位线来接地。 
如果锁存器和存储器单元不匹配的话，则停止比较，这表示至少有一个单元还没有正确地写入。如果存储器单元30对校验操作失败并且已经达到了校验迭代的最大数目，则停止校验操作，而定序器150(见图2)设置一编程失败标志152。 
如果锁存器和存储器单元比较的内容相匹配，则地址计数器173(见图2)就增1。在每一次校验操作之后，对应于正确写入字的列锁存器210可进行复位，以避免该字不必要的重复写入。当各个存储器单元都通过校验操作时，地址计数器迭代地增1，并且施加另一写入脉冲)，然后是一校验过程。当所有的期望存储器单元都已经通过校验过程时，就可结束写入过程。 
所提出的本发明是通过进行平行写入操作的智能和自动的、自适应EEPROM存储器单元编程操作的第一体系结构。使用专门的列锁存器、专用的定时器以及内部控制的校验过程，就有可能减小完成擦除和写入操作所需的脉冲数目和时间。使用这种方法，校验操作适于诸如电源和温度变化的编程条件、以及由于单元在阵列上的分布所引起的个别存储器单元编程变化、以及在重复擦除和写入周期之后存储器单元的劣化等。另外，可进行编程功耗的优化，同时确保在多种编程条件下的可靠编程操作。最后，如果出现存储器单元的编程问题，就有可能检测出该问题并且设置专用存储器编程失败的标志。 
应该理解的是，上述描述旨在是说明性的，而非限制性的。本领域技术人 员将理解，本发明可在所附权利要求的精神和范围内以种种改进和替代的方式来实现。所讨论的本发明诸多实施例可以包括特定的特性、结构或者特征，但是每个实施例并不一定都包括所讨论的特殊特性、结构或者特征。术语“在一实施例中”的重复使用并不一定是指同一实施例，尽管它可以是同一实施例。对本领域技术人员来说，基于上述描述的阅读和理解，许多其它实施例都将是显而易见的。例如，除了示例性EEPROM之外，本发明可适用于各类可编程存储器。因此，本描述被认为是说明性而非限制性的。因此，本发明的范围应该参阅所附权利要求来确定，并包含等效于授权所述权利要求的整个范围。 

Claims (14)

1.一种用于改进可编程存储器单元阵列中的数据保持的方法，该方法包括：
初始化校验操作，其包括定义与正常存储器单元读取电压相比相差大约±0.5伏的容限基准电压；
读取至少一个存储器单元的逻辑值内容；
使用所述容限基准电压作为基准，用于所述逻辑值内容的所述读取；
自动地将至少一个存储器单元上的所述逻辑值内容与期望逻辑值作比较；
如果所述存储器单元逻辑值内容不同于所述期望逻辑值的话，则自动地调节编程参数以改进所述至少一个存储器单元中的数据保持；以及
如果所述存储器单元逻辑值内容与所述期望逻辑值实质上相同的话，执行编程操作。
2.如权利要求1所述的方法，其特征在于，所述可编程存储器单元阵列内的至少一个所述存储器单元保持与浮置栅极中的自然电荷变化无关的设置逻辑值。
3.如权利要求1所述的方法，其特征在于，当读取期望处于“OFF”状态的存储器单元时，所述容限基准电压高于所述正常存储器单元的读取电压。
4.如权利要求1所述的方法，其特征在于，当读取期望处于“ON”状态的存储器单元时，所述容限基准电压低于所述正常存储器单元的读取电压。
5.如权利要求1所述的方法，其特征在于，还包括将一经调节的编程脉冲施加于所述可编程存储器单元阵列内的至少一个存储器单元。
6.如权利要求1所述的方法，其特征在于，所述方法是在已经执行了擦除操作之后进行的。
7.如权利要求1所述的方法，其特征在于，所述方法是在已经执行了写入操作之后进行的。
8.如权利要求6或7所述的方法，其特征在于，如果所述存储器单元逻辑值内容不同于所述期望逻辑值，则将一经调节的编程脉冲施加于所述可编程存储器单元阵列内的多个存储器单元。
9.如权利要求6或7所述的方法，其特征在于，如果所述存储器单元逻辑值内容不同于所述期望逻辑值，则一经调节的编程脉冲只施加于任何具有不同逻辑值内容的存储器单元。
10.如权利要求6或7所述的方法，其特征在于，如果所述存储器单元逻辑值内容不同于所述期望逻辑值，则锁存与具有不同逻辑值的所述存储器单元相关联的指示器标志。
11.如权利要求1所述的方法，其特征在于，调节所述编程参数被定义为增加脉冲的持续时间。
12.一种可编程存储器电路，包括：
存储器单元组成的一阵列，所述存储器单元能够存储至少一个逻辑值；
一地址电路，它与所述存储器单元组成的所述阵列相耦合，所述地址电路能选择至少一个存储器单元；
至少一个电压基准发生器，它与所述存储器单元阵列相耦合，所述电压基准发生器能够提供一容限基准电压；
多个锁存器电路，它们与所述存储器单元组成的所述阵列相耦合，所述锁存器电路能够存储至少一个期望逻辑值和至少一个状态锁存；
一读出电路，它与所述至少一个存储器单元相耦合；
至少一个比较器，它与所述读出电路相耦合；及
一定序器，它确定所述地址电路所使用的地址值，所述定序器被配置成定义所述容限基准电压以使所述容限基准电压与正常存储器单元读取电压相比相差大约±0.5伏。
13.如权利要求12所述的可编程存储器电路，其特征在于，所述定序器是被配置成监视输入状态并响应于所述输入状态产生输出状态的状态机。
14.如权利要求12所述的可编程存储器电路，其特征在于，所述定序器是被配置成执行多个指令的处理器。
CN2005800353144A 2004-08-17 2005-07-11 可编程存储器电路及改进其单元阵列中数据保持的方法 Expired - Fee Related CN101040344B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
FR0408930A FR2874449B1 (fr) 2004-08-17 2004-08-17 Circuit de retard de programme auto-adaptatif pour memoires programmables
FR0408930 2004-08-17
US10/990,203 2004-11-16
US10/990,203 US7151701B2 (en) 2004-08-17 2004-11-16 Self-adaptive program delay circuitry for programmable memories
PCT/US2005/024187 WO2006023146A2 (en) 2004-08-17 2005-07-11 Self-adaptive program delay circuitry for programmable memories

Publications (2)

Publication Number Publication Date
CN101040344A CN101040344A (zh) 2007-09-19
CN101040344B true CN101040344B (zh) 2011-04-20

Family

ID=34949605

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800353144A Expired - Fee Related CN101040344B (zh) 2004-08-17 2005-07-11 可编程存储器电路及改进其单元阵列中数据保持的方法

Country Status (4)

Country Link
US (1) US7151701B2 (zh)
CN (1) CN101040344B (zh)
FR (1) FR2874449B1 (zh)
TW (1) TWI396203B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006119327A2 (en) * 2005-05-03 2006-11-09 Atmel Corporation Method and system for program pulse generation during programming of nonvolatile electronic devices
ITMI20050798A1 (it) * 2005-05-03 2006-11-04 Atmel Corp Metodo e sistema per la generazi0ne di impulsi di programmazione durante la programmazione di dispositivi elettronici non volatili
US7307878B1 (en) * 2005-08-29 2007-12-11 Spansion Llc Flash memory device having improved program rate
US7957204B1 (en) 2005-09-20 2011-06-07 Spansion Llc Flash memory programming power reduction
US8358543B1 (en) 2005-09-20 2013-01-22 Spansion Llc Flash memory programming with data dependent control of source lines
US7433228B2 (en) * 2005-09-20 2008-10-07 Spansion Llc Multi-bit flash memory device having improved program rate
US7342830B1 (en) 2006-01-17 2008-03-11 Spansion Llc Program and program verify operations for flash memory
ITRM20060139A1 (it) 2006-03-13 2007-09-14 Micron Technology Inc Sistema ad unita di controllo distribuito di dispositivo di memoria
US7839703B2 (en) 2007-06-15 2010-11-23 Micron Technology, Inc. Subtraction circuits and digital-to-analog converters for semiconductor devices
US8117520B2 (en) 2007-06-15 2012-02-14 Micron Technology, Inc. Error detection for multi-bit memory
US7830729B2 (en) * 2007-06-15 2010-11-09 Micron Technology, Inc. Digital filters with memory
US8130558B2 (en) * 2009-02-06 2012-03-06 Infineon Technologies Ag System and method for level shifter
CN102640227B (zh) * 2009-09-23 2016-06-01 纳姆迪兰斯有限公司 一种快闪存储器件及控制方法
US9218876B2 (en) 2012-05-08 2015-12-22 Micron Technology, Inc. Methods, articles and devices for pulse adjustments to program a memory cell
US9117519B2 (en) 2012-08-29 2015-08-25 Micron Technology, Inc. Methods, devices and systems using over-reset state in a memory cell
US9183929B2 (en) 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
FR3039921B1 (fr) * 2015-08-06 2018-02-16 Stmicroelectronics (Rousset) Sas Procede et systeme de controle d'une operation d'ecriture d'une donnee dans une cellule-memoire du type eeprom
CN107622785B (zh) * 2016-07-15 2020-04-14 展讯通信（上海）有限公司 测量嵌入式存储器数据读取时间的方法及系统
US10032511B1 (en) * 2017-05-18 2018-07-24 Macronix International Co., Ltd. Memory with dynamic permissible bit write logic and method
US11580315B2 (en) 2020-02-10 2023-02-14 Nxp B.V. Agile time-continuous memory operation for a radio frequency identification transponder
KR102636380B1 (ko) * 2021-09-10 2024-02-15 에스케이키파운드리 주식회사 임베디드 플래시 메모리 및 그의 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3454520B2 (ja) * 1990-11-30 2003-10-06 インテル・コーポレーション フラッシュ記憶装置の書込み状態を確認する回路及びその方法
JPH0668686A (ja) * 1992-08-21 1994-03-11 Hitachi Ltd 半導体不揮発性記憶装置
JPH0773685A (ja) * 1993-09-06 1995-03-17 Hitachi Ltd 半導体不揮発性記憶装置
US5537358A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
EP0830684B1 (en) * 1995-06-07 2004-08-25 Macronix International Co., Ltd. Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width
US5627784A (en) * 1995-07-28 1997-05-06 Micron Quantum Devices, Inc. Memory system having non-volatile data storage structure for memory control parameters and method
US6032248A (en) * 1998-04-29 2000-02-29 Atmel Corporation Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors
IT1302433B1 (it) * 1998-08-13 2000-09-05 Texas Instruments Italia Spa Circuito di lettura per dispositivi di memoria flash con perfezionatimargini di programmazione e procedimento di funzionamento
US6198662B1 (en) * 1999-06-24 2001-03-06 Amic Technology, Inc. Circuit and method for pre-erasing/erasing flash memory array
US6166962A (en) * 1999-06-24 2000-12-26 Amic Technology, Inc. Circuit and method for conditioning flash memory array
US6418054B1 (en) * 1999-08-31 2002-07-09 Advanced Micro Devices, Inc. Embedded methodology to program/erase reference cells used in sensing flash cells
US6292395B1 (en) * 1999-12-30 2001-09-18 Macronix International Co., Ltd. Source and drain sensing
US6222768B1 (en) * 2000-01-28 2001-04-24 Advanced Micro Devices, Inc. Auto adjusting window placement scheme for an NROM virtual ground array
US6292394B1 (en) * 2000-06-29 2001-09-18 Saifun Semiconductors Ltd. Method for programming of a semiconductor memory cell
US6834323B2 (en) * 2000-12-26 2004-12-21 Intel Corporation Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory
JP4063615B2 (ja) * 2002-08-30 2008-03-19 Ｎｅｃエレクトロニクス株式会社 不揮発性メモリおよびその書き込み処理方法

Also Published As

Publication number Publication date
US20060039207A1 (en) 2006-02-23
US7151701B2 (en) 2006-12-19
TW200620311A (en) 2006-06-16
FR2874449B1 (fr) 2008-04-04
TWI396203B (zh) 2013-05-11
CN101040344A (zh) 2007-09-19
FR2874449A1 (fr) 2006-02-24

Similar Documents

Publication Publication Date Title
CN101040344B (zh) 可编程存储器电路及改进其单元阵列中数据保持的方法
CN1575496B (zh) 闪存装置及其操作方法
CN100590743C (zh) 具有锁存器的非易失性存储器装置
KR101285576B1 (ko) 비휘발성 메모리를 프로그래밍／소거하기 위한 방법 및 장치
CN101268520B (zh) 用于快闪存储器的具有依据经检测未通过编程的位数目的优化电压电平的编程方法
CN101496109B (zh) 具有多块擦除模式的非易失性存储器及其方法
US5930169A (en) Nonvolatile semiconductor memory device capable of improving of chip's lifetime and method of operating the same
CN100587841C (zh) 非易失存储器器件及其编程方法
US20070091694A1 (en) Flash memory device capable of improving reliability
US20040236910A1 (en) Memory card having a buffer memory for storing testing instruction
KR100487031B1 (ko) 누설 셀의 검출 및 복구를 외부에서 트리거하는 플래시메모리
US6055184A (en) Semiconductor memory device having programmable parallel erase operation
US20100208519A1 (en) Semiconductor memory device and method of reading the same
CN103155044A (zh) 用于闪速存储器的多页编程方案
WO2009026330A1 (en) Charge loss compensation methods and apparatus
US6661709B2 (en) Nonvolatile semiconductor memory device
CN108877863B (zh) 快闪存储器存储装置及其操作方法
CN101727981A (zh) 带内置存储器单元恢复的非易失性存储器设备及操作方法
US8509001B2 (en) Adaptive write procedures for non-volatile memory
US6735121B2 (en) Nonvolatile memory system having status register for rewrite control
US8830745B2 (en) Memory system with unverified program step
CN105518791A (zh) 半导体器件
KR100908662B1 (ko) 불휘발성반도체기억장치
KR20150045642A (ko) 반도체 장치 및 그 동작 방법
JP2004241045A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110420

Termination date: 20130711