FR2874449A1 - Circuit de retard de programme auto-adaptatif pour memoires programmables - Google Patents
Circuit de retard de programme auto-adaptatif pour memoires programmables Download PDFInfo
- Publication number
- FR2874449A1 FR2874449A1 FR0408930A FR0408930A FR2874449A1 FR 2874449 A1 FR2874449 A1 FR 2874449A1 FR 0408930 A FR0408930 A FR 0408930A FR 0408930 A FR0408930 A FR 0408930A FR 2874449 A1 FR2874449 A1 FR 2874449A1
- Authority
- FR
- France
- Prior art keywords
- memory cell
- programming
- memory
- erase
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 159
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 title description 2
- 230000014759 maintenance of location Effects 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000007246 mechanism Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 31
- 238000012795 verification Methods 0.000 claims 27
- 239000003550 marker Substances 0.000 claims 24
- 238000001514 detection method Methods 0.000 claims 5
- 230000008569 process Effects 0.000 claims 3
- 230000003247 decreasing effect Effects 0.000 claims 2
- 238000012360 testing method Methods 0.000 claims 2
- 230000004075 alteration Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 claims 1
- 239000007853 buffer solution Substances 0.000 claims 1
- 230000001934 delay Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 claims 1
- 230000007613 environmental effect Effects 0.000 claims 1
- 230000004048 modification Effects 0.000 claims 1
- 238000012986 modification Methods 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 238000012546 transfer Methods 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
Landscapes
- Read Only Memory (AREA)
Abstract
Un circuit de programmation auto-adaptatif pour EEPROM est utilisé pour définir automatiquement un retard d'effacement ou d'écriture, fournissant une fenêtre de programmation améliorée. Le circuit de programmation peut également fournir des améliorations dans la rétention de données pour les cellules de mémoire (30) programmées. L'invention peut être appliquée plus particulièrement dans le domaine des mémoires EEPROM pouvant réaliser des opérations d'écriture en mode page.
Description
CIRCUIT DE RETARD DE PROGRAMME AUTO-ADAPTATIF POUR
MEMOIRES PROGRAMMABLES
DOMAINE DE L'INVENTION La présente invention concerne des architectures de mémoires à circuits intégrés. Plus particulièrement, l'invention concerne un nouveau protocole d'opération de programmation et une nouvelle architecture de mémoire pour mémoires programmables permettant une "programmation intelligente".
CONTEXTE DE L'INVENTION La figure 1 représente l'architecture de tableau d'une mémoire EEPROM programmable, basée sur une matrice de rangées et de colonnes. Chaque rangée et chaque colonne correspond à une pluralité de lignes de mots 101i 102, ..., 10n et à une pluralité de lignes de bits 201, 202, 20n (les bits sont accessibles à 2n bits par mot) respectivement. Un exemple de cellule de mémoire 30 est situé à chaque intersection de ligne de mots 10 et de ligne de bits 20. La cellule de mémoire 30 est composée d'un transistor de sélection 31 et d'un transistor à grille flottante 32 connectés en série. La grille du transistor de sélection de cellule 31 est connectée à la ligne de mots 10, son drain à la ligne de bits 20 et sa source au drain du transistor à grille flottante 32. Une source de transistor à grille flottante 34 est connectée à la masse par le biais de la ligne de source 35 et la grille du transistor à grille flottante 36 peut être logiquement connectée à une ligne Vref 40 lorsqu'elle est autorisée par un dispositif de sélection de mot 11.
La mémorisation des données dans un transistor à grille flottante est obtenue en faisant varier la charge électrique qui existe sur la grille flottante. Pour obtenir une valeur de logique 1 (état effacé), des électrons doivent être injectés dans la grille flottante, ce qui augmente la tension de seuil du transistor à grille flottante 32. Pour obtenir une valeur de logique 0 (état écrit), des électrons doivent être extraits de la grille flottante, ce qui diminue la tension de seuil du transistor à grille flottante 32. Un mécanisme appelé effet tunnel Fowler Nordheim est utilisé à la fois pour des opérations d'effacement et de programmation sur une mémoire EEPROM. Ce mécanisme est très lent (de l'ordre de millisecondes) et nécessite une source haute tension Vpp qui est générée par un circuit à l'intérieur de la puce de mémoire EEPROM. La ligne Vref 40 est conduite à la Vpp lors d'une opération d'effacement et mise à la masse lors d'une opération d'écriture. La ligne de bits 20 est laissée flottante lors d'une opération d'effacement et connectée à la Vpp lors d'une opération d'écriture.
L'effacement d'une cellule est obtenu en appliquant une tension élevée Vpp sur la grille 36 du transistor à grille flottante 32 (par le biais du dispositif de sélection de mot 11 et de la ligne Vref 40) et la masse à la source du transistor à grille flottante 34 (en mettant à la masse les lignes de source 35). Pour écrire la cellule de mémoire 30, Vpp doit être appliquée au drain du transistor à grille flottante 32 (par le biais de la ligne de bits 20 et du transistor de sélection de cellule 31), la grille du transistor à grille flottante 36 doit être mise à la masse (par le biais d'un dispositif de sélection de mot 11 et de la ligne Vref 40) et la source du transistor à grille flottante 34 reste flottante (au moyen de lignes de source flottantes 35).
Si des cellules de mémoire 30 partagent la même ligne Vref 40, plusieurs cellules de mémoire peuvent être groupées en mots et peuvent être effacées en parallèle. De plus, chaque bit (cellule de mémoire) peut être écrit indépendamment en pilotant sa ligne de bits 20 correspondante sur Vpp.
La programmation de mots est obtenue en deux étapes.
Premièrement, le mot est effacé et tous les bits effacés sont établis à une valeur de logique 1 après effacement. Deuxièmement, tous les bits nécessaires dans le mot sont écrits en même temps, faisant passer tous les bits à une valeur de logique 0 afin de programmer les données de mot ciblées.
Si l'on se réfère à la figure 1, en fonction de la tension de seuil (Vth) du transistor à grille flottante 32, chaque cellule de mémoire 30 sera conductrice ou non- conductrice de courant. Si la tension de seuil Vth est supérieure à la tension de référence Vref, la cellule de mémoire 30 est inactive (OFF). Si Vth est inférieure à Vref, la cellule de mémoire 30 est active (ON). Une tension de seuil Vth peut être ajustée en injectant ou en retirant des électrons de la grille flottante de chaque transistor à grille flottante 32 lors d'une opération de programmation de cellule de mémoire 30 ou de mot. Lors d'une opération d'effacement, des électrons sont injectés dans la grille flottante ayant pour résultat une valeur de tension de seuil élevée VthhighÉ Lors d'une opération d'écriture, des électrons sont retirés de la grille flottante ayant pour résultat une tension de seuil basse VthlowÉ La différence entre la Vthhigh élevée et la Vthiow basse est appelée fenêtre de programmation. La valeur de tension de référence normalement appliquée à la grille d'une cellule de mémoire 30 lors d'une opération de lecture se situe entre Vthhigh et VthiowÉ En raison d'une perte de charge possible de la grille flottante, au bout de plusieurs années par exemple, une fenêtre de programmation large est souhaitable pour empêcher une éventuelle perte de données.
Les caractéristiques de rétention de données de chaque cellule de mémoire 30 dépendront de la capacité de la cellule de mémoire 30 à maintenir correctement les seuils de tension dans le temps, en raison d'une perte intrinsèque de charge de la grille flottante. De plus, les caractéristiques d'une cellule de mémoire 30 peuvent changer au bout de plusieurs cycles d'effacement et d'écriture, du fait d'un phénomène de piégeage des charges négatives. Ces caractéristiques techniques de la cellule de mémoire 30 rendent difficile de garantir une capacité de rétention des données acceptable.
Par conséquent, il est souhaitable d'avoir une fenêtre de programmation qui soit aussi large que possible pour compenser les caractéristiques d'une cellule de mémoire programmable qui peuvent affecter l'intégrité des données mémorisées dans une cellule de mémoire.
BREVE DESCRIPTION DES DESSINS
La figure 1 est un exemple d'une matrice de mémoire EEPROM de l'art antérieur.
La figure 2 est un schéma de principe d'une matrice de mémoire EEPROM (noyau de mémoire) avec un exemple de circuit supplémentaire utilisé pour une opération de programmation auto-adaptative.
La figure 3 est un circuit de verrouillage de colonne associé à une opération de programmation auto-10 adaptative de la figure 2.
La figure 4 est le verrou de colonne de la figure 3 avec un exemple de fonction de vérification.
La figure 5 est le verrou de colonne de la figure 4, avec un exemple de verrou de colonne Vref sélectif.
La figure 6 est un organigramme illustrant les fonctions d'un exemple d'algorithme d'effacement associé à une opération de programmation autoadaptative.
La figure 7 est un organigramme illustrant les fonctions d'un exemple d'algorithme d'écriture associé à une opération de programmation autoadaptative.
Claims (1)
- 2874449 24 En utilisant ce procédé, une opération de vérification s'adapte à des conditions de programmation telles que les variations d'alimentation électrique et de température, des variations de programmation de cellules de mémoires individuelles dues à la répartition des cellules sur la matrice et la détérioration des cellules de mémoire au bout de cycles d'effacement et d'écriture répétés. De plus, la consommation d'énergie de la programmation peut être optimisée, tout en assurant des opérations de programmation fiables sur une variété de conditions de programmation. Enfin, si un problème de programmation de cellule de mémoire se produit, il est détecté et un indicateur de panne de programmation de mémoire dédié apparaît.Bien entendu, la description ci-dessus est sensée être illustrative et non limitative. L'homme du métier comprendra que l'invention peut faire l'objet d'une modification ou altération restant dans l'esprit et la portée des revendications annexées. Le(s) mode(s) de réalisation ainsi décrit(s) peut (peuvent) comprendre une fonction, structure ou caractéristique particulière, mais chaque mode de réalisation ne comprend pas nécessairement la fonction, structure ou caractéristique décrite. Une utilisation répétée de la phrase "dans un mode de réalisation" ne se réfère pas nécessairement au même mode de réalisation, même si cela peut être le cas. De nombreux autres modes de réalisation seront évidents pour l'homme du métier après lecture et compréhension de la description cidessus. Par exemple, la présente invention s'appliquera à des types de mémoire programmable, autres que la mémoire EEPROM citée en exemple. La description est ainsi considérée comme étant illustrative et non limitative. La portée de l'invention doit, par conséquent, être limitée en référence aux revendications annexées, conjointement avec la portée globale d'équivalents auxquels se rapportent lesditesrevendications.Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour autant sortir du cadre de l'invention.REVENDICATIONS1. Procédé pour améliorer la rétention de données dans un tableau de cellules de mémoire programmable, comprenant: la définition d'une tension de référence de marge qui est différente d'une tension de lecture de cellule de mémoire normale; la lecture d'un contenu de valeur logique d'au moins une cellule de mémoire (30) ; l'utilisation de ladite tension de référence de marge en tant que référence pour une comparaison avec 10 ledit contenu de valeur logique; la comparaison automatique dudit contenu de valeur logique de l'au moins une cellule de mémoire (30) à une valeur logique attendue; et l'ajustement automatique d'un paramètre de programmation si ledit contenu de ladite valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.2. Procédé selon la revendication 1, dans lequel ladite au moins une cellule de mémoire (30) à l'intérieur dudit tableau de cellules de mémoire programmable conserve une valeur logique définie indépendamment d'une variation de charge naturelle dans une grille flottante.3. Procédé selon la revendication 1, dans lequel ladite tension de référence de marge diffère d'environ + 0,5 volts de ladite tension de lecture de cellule de mémoire normale.4. Procédé selon la revendication 1, dans lequel ladite tension de référence de marge diffère d'environ - 0,5 volts de ladite tension de lecture de cellule de mémoire normale.5. Procédé selon la revendication 1, dans lequel ladite tension de référence de marge est supérieure à ladite tension de lecture de cellule de mémoire normale lors de la lecture de cellules de mémoire (30) devant être dans l'état inactif "off".6. Procédé selon la revendication 1, dans lequel ladite tension de référence de marge est inférieure à ladite tension de lecture de cellule de mémoire normale lors de la lecture de cellules de mémoire (30) devant être dans l'état actif "on".7. Procédé selon la revendication 1, comprenant en outre l'application d'une opération d'impulsion de programmation ajustée à au moins une cellule de mémoire (30) à l'intérieur dudit tableau de cellules de mémoire programmable.8. Procédé selon la revendication 1, dans lequel ledit 25 procédé est effectué après réalisation d'une opération d'effacement.9. Procédé selon la revendication 8, dans lequel une impulsion de programmation ajustée est appliquée à une pluralité de cellules de mémoire (30) à l'intérieur dudit tableau de cellules de mémoire programmable si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.10. Procédé selon la revendication 8, dans lequel une opération d'impulsion de programmation ajustée est uniquement appliquée à une quelconque cellule de mémoire (30) ayant un contenu de valeur logique différent si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.11. Procédé selon la revendication 8, dans lequel un marqueur d'indication associée à ladite cellule de mémoire (30) ayant une valeur logique différente est verrouillée si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.12. Procédé selon la revendication 1, dans lequel ledit procédé est effectué après réalisation d'une opération 20 d'écriture.13. Procédé selon la revendication 12, dans lequel une impulsion de programmation ajustée est appliquée à une pluralité de cellules de mémoire (30) à l'intérieur dudit tableau de cellules de mémoire programmable si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.14. Procédé selon la revendication 12, dans lequel une impulsion de programmation ajustée est uniquement appliquée à une quelconque cellule de mémoire (30) ayant un contenu de valeur logique différent si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.15. Procédé selon la revendication 12, dans lequel un marqueur d'indication associé à ladite cellule de mémoire (30) ayant une valeur logique différente est verrouillée si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.16. Procédé selon la revendication 1, dans lequel l'ajustement dudit paramètre d'impulsion de programmation est défini comme l'augmentation d'une durée d'impulsion.17. Support lisible par une machine ayant stocké à l'intérieur de celuici des instructions devant être utilisées dans une machine pour améliorer la rétention de données dans un tableau de cellules de mémoire programmable, les instructions comprenant: des instructions pour définir une tension de 20 référence de marge qui est différente d'une tension de lecture de cellule de mémoire normale; des instructions pour lire un contenu de valeur logique d'au moins une cellule de mémoire (30) ; des instructions pour utiliser ladite tension de référence de marge en tant que référence pour une comparaison avec ledit contenu de valeur logique; des instructions pour comparer automatiquement ledit contenu de valeur logique de l'au moins une cellule de mémoire (30) à une valeur logique attendue; et des instructions pour ajuster automatiquement un paramètre de programmation si ledit contenu de ladite valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.18. Support lisible par une machine selon la revendication 17, dans lequel lesdites instructions sont effectuées après réalisation d'une opération d'effacement.19. Support lisible par une machine selon la revendication 18, dans lequel au moins une instruction est exécutée pour ajuster une opération de programmation appliquée à une pluralité de cellules de mémoire (30) à l'intérieur dudit tableau de cellules de mémoire programmable si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.20. Support lisible par une machine selon la revendication 18, dans lequel au moins une instruction est exécutée pour ajuster une opération de programmation uniquement appliquée à une cellule de mémoire (30) ayant un contenu de valeur logique différent si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.21. Support lisible par une machine selon la revendication 18, dans lequel au moins une instruction est exécutée pour verrouiller un marqueur d'indication associé à ladite cellule de mémoire (30) ayant une valeur logique différente si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.22. Support lisible par une machine selon la revendication 17, dans lequel lesdites instructions sont effectuées après réalisation d'une opération d'écriture.23. Support lisible par une machine selon la revendication 22, dans lequel au moins une instruction est exécutée pour ajuster une opération de programmation appliquée à une pluralité de cellules de mémoire (30) à l'intérieur dudit tableau de cellules de mémoire programmable si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.24. Support lisible par une machine selon la revendication 22, dans lequel au moins une instruction est exécutée pour ajuster une opération de programmation appliquée uniquement à une cellule de mémoire (30) ayant un contenu de valeur logique différent si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.25. Support lisible par une machine selon la revendication 22, dans lequel au moins une instruction est exécutée pour verrouiller un marqueur d'indication associé à ladite cellule de mémoire (30) ayant une valeur logique différente si ledit contenu de valeur logique de cellule de mémoire est différent de ladite valeur logique attendue.26. Support lisible par une machine selon la revendication 17, dans lequel lesdites instructions comprennent en outre au moins une instruction pour appliquer une impulsion de programmation ajustée à au moins une cellule de mémoire (30) à l'intérieur dudit tableau de cellules de mémoire programmable.27. Circuit de mémoire programmable comprenant: un tableau de cellules de mémoire, lesdites cellules de mémoire (30) pouvant stocker au moins une valeur logique; un circuit d'adresse couplé audit tableau de cellules de mémoire, ledit circuit d'adresse pouvant sélectionner au moins une cellule de mémoire; au moins un générateur de tension de référence (154) couplé audit tableau de cellules de mémoire, ledit générateur (154) pouvant fournir une plage de tensions; une pluralité de circuits de verrouillage (210) couplés audit tableau de cellules de mémoire, ledit circuit de verrouillage (210) pouvant stocker au moins une valeur logique attendue et au moins un verrou d'état (212) ; un circuit de détection (105) couplé à ladite au moins une cellule de mémoire (30) ; au moins un comparateur (103) couplé audit circuit de détection; et un séquenceur (150) définissant une valeur d'adresse utilisée par ledit circuit d'adresse, le séquenceur (150) étant configuré pour définir une tension de référence de marge.28. Circuit de mémoire programmable selon la revendication 27, dans laquelle ledit séquenceur (150) est un automate fini configuré pour surveiller les états d'entrée et générer des états de sortie en réponse auxdits états d'entrée.29. Circuit de mémoire programmable selon la revendication 27, dans laquelle ledit séquenceur (150) est un processeur configuré pour exécuter une pluralité d'instructions.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0408930A FR2874449B1 (fr) | 2004-08-17 | 2004-08-17 | Circuit de retard de programme auto-adaptatif pour memoires programmables |
US10/990,203 US7151701B2 (en) | 2004-08-17 | 2004-11-16 | Self-adaptive program delay circuitry for programmable memories |
PCT/US2005/024187 WO2006023146A2 (fr) | 2004-08-17 | 2005-07-11 | Circuit a retard de programme auto-adaptatif pour memoires programmables |
CN2005800353144A CN101040344B (zh) | 2004-08-17 | 2005-07-11 | 可编程存储器电路及改进其单元阵列中数据保持的方法 |
EP05770835.6A EP1782426B1 (fr) | 2004-08-17 | 2005-07-11 | Circuit a retard de programme auto-adaptatif pour memoires programmables |
TW094126701A TWI396203B (zh) | 2004-08-17 | 2005-08-08 | 用於改善可程式化記憶體單元陣列中資料保留之方法及機器可讀取媒體,以及可程式化記憶體電路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0408930A FR2874449B1 (fr) | 2004-08-17 | 2004-08-17 | Circuit de retard de programme auto-adaptatif pour memoires programmables |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2874449A1 true FR2874449A1 (fr) | 2006-02-24 |
FR2874449B1 FR2874449B1 (fr) | 2008-04-04 |
Family
ID=34949605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0408930A Expired - Fee Related FR2874449B1 (fr) | 2004-08-17 | 2004-08-17 | Circuit de retard de programme auto-adaptatif pour memoires programmables |
Country Status (4)
Country | Link |
---|---|
US (1) | US7151701B2 (fr) |
CN (1) | CN101040344B (fr) |
FR (1) | FR2874449B1 (fr) |
TW (1) | TWI396203B (fr) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ITMI20050798A1 (it) | 2005-05-03 | 2006-11-04 | Atmel Corp | Metodo e sistema per la generazi0ne di impulsi di programmazione durante la programmazione di dispositivi elettronici non volatili |
WO2006119327A2 (fr) * | 2005-05-03 | 2006-11-09 | Atmel Corporation | Procede et systeme de generation d'impulsion de programmation lors de la programmation de dispositifs electroniques non volatils |
US7307878B1 (en) * | 2005-08-29 | 2007-12-11 | Spansion Llc | Flash memory device having improved program rate |
US7957204B1 (en) | 2005-09-20 | 2011-06-07 | Spansion Llc | Flash memory programming power reduction |
US7433228B2 (en) * | 2005-09-20 | 2008-10-07 | Spansion Llc | Multi-bit flash memory device having improved program rate |
US8358543B1 (en) | 2005-09-20 | 2013-01-22 | Spansion Llc | Flash memory programming with data dependent control of source lines |
US7342830B1 (en) | 2006-01-17 | 2008-03-11 | Spansion Llc | Program and program verify operations for flash memory |
ITRM20060139A1 (it) | 2006-03-13 | 2007-09-14 | Micron Technology Inc | Sistema ad unita di controllo distribuito di dispositivo di memoria |
US7830729B2 (en) | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
US7839703B2 (en) | 2007-06-15 | 2010-11-23 | Micron Technology, Inc. | Subtraction circuits and digital-to-analog converters for semiconductor devices |
US8117520B2 (en) | 2007-06-15 | 2012-02-14 | Micron Technology, Inc. | Error detection for multi-bit memory |
US8130558B2 (en) * | 2009-02-06 | 2012-03-06 | Infineon Technologies Ag | System and method for level shifter |
EP2481050A1 (fr) * | 2009-09-23 | 2012-08-01 | Conor Maurice Ryan | Dispositif de mémoire flash et procédé de contrôle |
US9218876B2 (en) | 2012-05-08 | 2015-12-22 | Micron Technology, Inc. | Methods, articles and devices for pulse adjustments to program a memory cell |
US9183929B2 (en) | 2012-08-29 | 2015-11-10 | Micron Technology, Inc. | Systems, methods and devices for programming a multilevel resistive memory cell |
US9117519B2 (en) | 2012-08-29 | 2015-08-25 | Micron Technology, Inc. | Methods, devices and systems using over-reset state in a memory cell |
FR3039921B1 (fr) * | 2015-08-06 | 2018-02-16 | Stmicroelectronics (Rousset) Sas | Procede et systeme de controle d'une operation d'ecriture d'une donnee dans une cellule-memoire du type eeprom |
CN107622785B (zh) * | 2016-07-15 | 2020-04-14 | 展讯通信(上海)有限公司 | 测量嵌入式存储器数据读取时间的方法及系统 |
US10032511B1 (en) * | 2017-05-18 | 2018-07-24 | Macronix International Co., Ltd. | Memory with dynamic permissible bit write logic and method |
US11580315B2 (en) | 2020-02-10 | 2023-02-14 | Nxp B.V. | Agile time-continuous memory operation for a radio frequency identification transponder |
KR102636380B1 (ko) * | 2021-09-10 | 2024-02-15 | 에스케이키파운드리 주식회사 | 임베디드 플래시 메모리 및 그의 동작 방법 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0668686A (ja) * | 1992-08-21 | 1994-03-11 | Hitachi Ltd | 半導体不揮発性記憶装置 |
US5386388A (en) * | 1990-11-30 | 1995-01-31 | Intel Corporation | Single cell reference scheme for flash memory sensing and program state verification |
US5467309A (en) * | 1993-09-06 | 1995-11-14 | Hitachi, Ltd. | Semiconductor nonvolatile memory device having reduced switching overhead time on the program mode |
US5537358A (en) * | 1994-12-06 | 1996-07-16 | National Semiconductor Corporation | Flash memory having adaptive sensing and method |
US5751637A (en) * | 1995-06-07 | 1998-05-12 | Macronix International Co., Ltd. | Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width |
US6032248A (en) * | 1998-04-29 | 2000-02-29 | Atmel Corporation | Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors |
US6191976B1 (en) * | 1998-08-13 | 2001-02-20 | Texas Instruments Incorporated | Flash memory margin mode enhancements |
US6292394B1 (en) * | 2000-06-29 | 2001-09-18 | Saifun Semiconductors Ltd. | Method for programming of a semiconductor memory cell |
US6418054B1 (en) * | 1999-08-31 | 2002-07-09 | Advanced Micro Devices, Inc. | Embedded methodology to program/erase reference cells used in sensing flash cells |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5627784A (en) * | 1995-07-28 | 1997-05-06 | Micron Quantum Devices, Inc. | Memory system having non-volatile data storage structure for memory control parameters and method |
US6166962A (en) | 1999-06-24 | 2000-12-26 | Amic Technology, Inc. | Circuit and method for conditioning flash memory array |
US6198662B1 (en) | 1999-06-24 | 2001-03-06 | Amic Technology, Inc. | Circuit and method for pre-erasing/erasing flash memory array |
US6292395B1 (en) * | 1999-12-30 | 2001-09-18 | Macronix International Co., Ltd. | Source and drain sensing |
US6222768B1 (en) * | 2000-01-28 | 2001-04-24 | Advanced Micro Devices, Inc. | Auto adjusting window placement scheme for an NROM virtual ground array |
US6834323B2 (en) * | 2000-12-26 | 2004-12-21 | Intel Corporation | Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory |
JP4063615B2 (ja) * | 2002-08-30 | 2008-03-19 | Necエレクトロニクス株式会社 | 不揮発性メモリおよびその書き込み処理方法 |
-
2004
- 2004-08-17 FR FR0408930A patent/FR2874449B1/fr not_active Expired - Fee Related
- 2004-11-16 US US10/990,203 patent/US7151701B2/en active Active
-
2005
- 2005-07-11 CN CN2005800353144A patent/CN101040344B/zh not_active Expired - Fee Related
- 2005-08-08 TW TW094126701A patent/TWI396203B/zh not_active IP Right Cessation
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5386388A (en) * | 1990-11-30 | 1995-01-31 | Intel Corporation | Single cell reference scheme for flash memory sensing and program state verification |
JPH0668686A (ja) * | 1992-08-21 | 1994-03-11 | Hitachi Ltd | 半導体不揮発性記憶装置 |
US5467309A (en) * | 1993-09-06 | 1995-11-14 | Hitachi, Ltd. | Semiconductor nonvolatile memory device having reduced switching overhead time on the program mode |
US5537358A (en) * | 1994-12-06 | 1996-07-16 | National Semiconductor Corporation | Flash memory having adaptive sensing and method |
US5751637A (en) * | 1995-06-07 | 1998-05-12 | Macronix International Co., Ltd. | Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width |
US6032248A (en) * | 1998-04-29 | 2000-02-29 | Atmel Corporation | Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors |
US6191976B1 (en) * | 1998-08-13 | 2001-02-20 | Texas Instruments Incorporated | Flash memory margin mode enhancements |
US6418054B1 (en) * | 1999-08-31 | 2002-07-09 | Advanced Micro Devices, Inc. | Embedded methodology to program/erase reference cells used in sensing flash cells |
US6292394B1 (en) * | 2000-06-29 | 2001-09-18 | Saifun Semiconductors Ltd. | Method for programming of a semiconductor memory cell |
Non-Patent Citations (1)
Title |
---|
PATENT ABSTRACTS OF JAPAN vol. 018, no. 315 (P - 1755) 15 June 1994 (1994-06-15) * |
Also Published As
Publication number | Publication date |
---|---|
FR2874449B1 (fr) | 2008-04-04 |
US7151701B2 (en) | 2006-12-19 |
US20060039207A1 (en) | 2006-02-23 |
CN101040344A (zh) | 2007-09-19 |
TWI396203B (zh) | 2013-05-11 |
TW200620311A (en) | 2006-06-16 |
CN101040344B (zh) | 2011-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2874449A1 (fr) | Circuit de retard de programme auto-adaptatif pour memoires programmables | |
EP1342244B1 (fr) | Memoire flash effacable par page | |
EP0718849B1 (fr) | Procédé d'écriture de données dans une mémoire et mémoire électriquement programmable correspondante | |
EP0674264B1 (fr) | Circuit de sélection d'éléments de mémoire redondants et mémoire "FLASH EEPROM" comportant ledit circuit | |
FR2857495A1 (fr) | Dispositif a memoire flash et procedes pour programmer des bits de donnees et pour les lire | |
FR2640797A1 (fr) | Dispositif de memoire electriquement effacable programmable a semi-conducteur et procede pour l'effacement et la programmation de celui-ci | |
EP0313431B1 (fr) | Procédé de programmation des cellules mémoire et circuit pour la mise en oeuvre de ce procédé | |
FR2627315A1 (fr) | Procede de preconditionnement, effacement et/ou programmation d'un composant de memoire eeprom | |
FR2778012A1 (fr) | Dispositif et procede de lecture de cellules de memoire eeprom | |
FR2851074A1 (fr) | Memoire flash sectorisee comprenant des moyens de controle et de rafraichissement de cellules memoire | |
EP0791933A1 (fr) | Mémoire non volatile multiniveau modifiable électriquement avec rafraîchissement autonome | |
EP1630820B1 (fr) | Procédé de programmation de cellules mémoire incluant une détection des dégradations de transconductance | |
US6064596A (en) | Nonvolatile integrated circuit memory devices and methods of operating same | |
FR3008534B1 (fr) | Procede de gestion du fonctionnement d'un dispositif de memoire associant un plan-memoire du type sram et un plan memoire du type non volatil, et dispositif de memoire correspondant | |
FR2816750A1 (fr) | Memoire flash comprenant des moyens de controle de la tension de seuil de cellules memoire | |
US9336893B2 (en) | Erase algorithm for flash memory | |
FR3039922A1 (fr) | Procede d'ecriture dans une memoire du type eeprom et dispositif de memoire correspondant | |
EP2184741B1 (fr) | Mémoire EEPROM protégée contre les effets de claquage de transistors MOS | |
EP1486987B1 (fr) | Memoire flash comprenant des moyens de contrôle et de rafraîchissement de cellules mémoire dans l'état effacé | |
FR3044460A1 (fr) | Amplificateur de lecture pour memoire, en particulier une memoire eeprom | |
FR3039921A1 (fr) | Procede et systeme de controle d'une operation d'ecriture d'une donnee dans une cellule-memoire du type eeprom | |
FR3065303B1 (fr) | Procede d'ecriture dans un dispositif de memoire non volatile et dispositif de memoire non volatile correspondant | |
KR20150045642A (ko) | 반도체 장치 및 그 동작 방법 | |
EP1006532A1 (fr) | Mémoire EEPROM sécurisée comportant des moyens de détection d'effacement par UV | |
FR2771210A1 (fr) | Procede de mise en oeuvre de la premiere programmation d'une memoire et memoire correspondante |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |
Effective date: 20130430 |