CN101038898A - 半导体器件及其制造方法 - Google Patents

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Shinko Electric Co Ltd
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Abstract

本发明提供了一种半导体器件，其中半导体元件10被安装在衬底12的一个焊盘形成表面上，在半导体元件10中多个电极接线端16沿外边沿形成在除中心及其附近之外的沿外边沿预定宽度的区域内，在衬底12的焊盘形成表面上形成了与电极接线端16的每一个相应的焊盘14，并且半导体元件10与衬底12之间的连接部分26被一种填充材料24密封起来。在半导体器件中，围绕一内部区域28形成了一护壁20，从而将一连接部分26所在的连接部分区域与位于与该连接部分区域相比内侧的内部区域28分隔开，并且该连接部分区域被填充材料24密封起来，并且，在被护壁20围绕的衬底12的内部区域28中形成了贯穿衬底12的多个过孔22。

Description

半导体器件及其制造方法
本申请要求2006年3月1 8日提交日本专利局的日本专利申请2006-075745的优先权。将该在先申请的全部内容以引用方式并入本文。
技术领域
本发明涉及半导体器件及其制造方法。更具体地说，本发明的公开涉及这样一种半导体器件以及该半导体器件的制造方法，所述半导体器件包括：半导体元件，其包括多个电极接线端，这些接线端沿着外边沿形成在除中心及中心附近之外沿外边沿预定宽度的区域内；衬底，其具有与每个电极接线端对应的焊盘，其中半导体元件就安装在其上形成有焊盘的衬底的焊盘形成表面上，并且半导体元件每个电极接线端与衬底焊盘之间的连接部分被一种填充材料密封。
背景技术
近年来，已经使用了采用倒装法将半导体元件与衬底连接起来的半导体器件。
在这样的一个半导体器件中，半导体元件与衬底之间的缝隙采用一种填充材料填充并被密封起来。
对于这样的一种填充材料，通常采用一种由液体热固树脂制成的填充材料，从而产生一种顾虑就是，当半导体元件与衬底之间的缝隙填充了此种填充材料时，液体的填充材料会流出到外围并且会覆盖在衬底外边沿附近形成的焊盘。
由此，专利参考1(未审查日本专利公开号2005-276879)中提出了一种半导体器件的制造方法，即在此半导体器件中，在半导体元件102的外边沿和形成在衬底100外边沿附近的焊盘108之间形成了一个护壁104，此护壁104围绕着安装在衬底100一个表面侧上的半导体元件102；并且，护壁104与半导体元件102的一侧之间用于滴下液体填充材料106的地方的距离比护壁104与半导体元件102的另外一侧之间的距离大一些，如图6A和图6B所示。
根据前面专利参考1提出的半导体器件的制造方法就可以消除下面的担心，即半导体元件102和衬底100之间的缝隙填充了液体填充材料106时，填充材料106流到外面并覆盖了形成在衬底100外边沿附近的焊盘108。
然而，通常使用这样一种半导体元件102，即如图7所示在该半导体元件102中，多个电极接线端110、110…沿外边沿形成在除中心之外的沿外边沿预定宽度的区域内。当图6A中所示的这种半导体元件102被安装在衬底100的一个表面的一侧并且半导体元件102和衬底100之间的缝隙用液体填充材料106填充时，事实证明，有在用于对图7中所示的电极接线端110、110进行密封的填充材料106的某一部分及其附近留下气泡200、200…的趋势。
发明内容
本发明的实施例提供了一种半导体器件及其制造方法，在此半导体器件中可以阻止气泡留在用于对连接部分及其附近进行密封的填充材料中，所述连接部分是通过在衬底一个表面的一侧和具有多个电极接线端的半导体元件之间进行倒装连接而形成的，所述多个电极接线端沿外边沿形成在除中心之外的沿外边沿预定宽度的区域内。
为了解决上述问题，本发明人发现通过围绕内部区域形成一护壁来使得其中有半导体元件的每个电极接线端与衬底焊盘之间的连接部分存在的连接部分区域与位于与该连接部分区域相比内侧的内部区域分隔开，从而可以防止气泡留在填充材料内，这些填充材料用于密封位于半导体元件电极接线端与衬底焊盘之间的连接部分及其附近部分，从而就实现了此发明。
更确切地说，本发明的一个或多个实施例提供了一种半导体器件，该半导体器件包括：半导体元件，其具有沿外边沿形成在除中心之外的沿外边沿预定宽度的区域内的多个电极接线端；和衬底，其具有与每个电极接线端对应的焊盘。在此半导体器件中，半导体元件被安装在其上形成有焊盘的衬底的焊盘形成表面上，并且半导体元件的每个电极接线端与衬底焊盘之间的连接部分被一种填充材料密封起来。此外，在此半导体器件中，围绕内部区域形成一护壁，从而使得连接部分区域与位于与该连接部分区域相比内侧的内部区域分隔开，其中在该连接部分区域中有半导体元件的每一电极接线端与衬底焊盘之间的连接部分存在。更进一步，在该半导体器件中，连接部分区域被一种由热固树脂制成的填充材料密封起来，并且在由护壁围绕的衬底的内部区域里形成了贯穿衬底的多个过孔。
同样，本发明的一个或多个实施例提供了一种半导体器件的制造方法，在此半导体器件中，具有多个电极接线端的半导体元件被安装在其上形成有与每个电极接线端相对应焊盘的衬底的焊盘形成表面上，这多个电极接线端沿外边沿形成在除中心之外的沿外边沿预定宽度的区域内，并且半导体元件的每个电极接线端与衬底焊盘之间的连接部分被一种填充材料密封起来。制造方法包含以下步骤：将该半导体元件安装在衬底的一个表面一侧上，同时采用一个围绕内部区域的护壁来将连接部分区域与位于与该连接部分区域相比内侧的内部区域分隔开的步骤，在所述衬底中在与内部区域相对应的部分中形成有多个过孔，并且其中在该连接部分区域中有半导体元件的每一电极接线端与衬底的焊盘之间的连接部分存在；从半导体元件外边沿的外部用一种由液体热固树脂制成的填充材料来填充半导体元件与衬底之间的缝隙，然后再将填充材料硬化的步骤。
在此发明的一个或多个实施例中，半导体器件的衬底和半导体元件之间的连接部分可以被填充材料有效地填充，其中半导体器件是采用倒装连接法将半导体元件安装在衬底上得到。
更进一步，围绕内部区域的护壁形成在其中形成有电极接线端的半导体元件的电极接线端形成表面上或者形成在其中形成有焊盘的衬底的焊盘形成表面上，从而将半导体元件的电极接线端区域或衬底的焊盘形成区域与位于与该电极接线端区域相比或与焊盘形成区域相比内侧的内部区域分隔开。因此，通过将半导体元件安装在衬底一个表面的一侧就可以容易地将连接部分区域与位于与该连接部分区域相比内侧的内部区域分隔开，其中在该连接部分区域中有位于半导体元件的每一电极接线端与衬底焊盘之间的连接部分存在。
同时，通过在一空间部分中形成衬底的内部区域，可以减轻半导体器件的重量并节省填充材料。
另一方面，经形成在衬底内部区域中的过孔注入与用来密封电极接线端区域的填充材料不同或者相同的填充材料，就可以将衬底的内部区域密封起来，这样，当有压力作用于半导体器件时就可以防止对半导体元件的破坏，并且，其抗潮湿性能和抗热性也可以得到加强。
当半导体器件的衬底与半导体元件之间的缝隙被填充了填充材料时，移动图8A中示出的一个喷口112或者图8B中示出的两个喷口112、112来将液体填充材料106提供到半导体元件102外边沿的外部。当填充材料106通过毛细现象扩散时，衬底100与半导体元件102之间的缝隙就会被所提供的液体填充材料106填充。
然而，当半导体元件102的每个电极接线端110与衬底100的焊盘之间的连接部分出现在除中心及中心附近之外的沿半导体元件102外边沿预定宽度的区域内时，图8A和图8B中示出的环形标记的地方部分地突出，同时在电极接线端110与衬底100的焊盘之间的连接部分及其附近部分中(在图8A和8B的环形标记之间)形成一个凹进部分。空气被吸入此凹进部分中并且趋向于留下气泡。
从这方面来看，在本发明的一个或多个实施例中，通过围绕内部区域的护壁来把连接部分区域与位于与该连接部分区域相比内侧的内部区域分隔开，其中在该连接部分区域中有位于半导体元件的每一电极接线端与衬底焊盘之间的连接部分存在。结果，当半导体元件与衬底之间的缝隙被一种由液体热固树脂制成的填充材料从半导体元件的外边沿外部填充时，通过护壁被与内部区域分隔开的狭窄连接部分区域的内部被填充材料均匀填充，从而可以防止由填充材料非均匀扩散所产生的气泡的出现。
此外，在本发明的一个或多个实施例中，多个过孔形成于与衬底的内部区域对应的部分中，从而，当由热固树脂制成的用于填充半导体元件与衬底之间缝隙的填充材料在热气下被硬化时，内部区域中的空气就可以被排出，这样就可防止对半导体元件造成损坏。
因此，根据通过采用根据此发明一个或多个实施例的半导体器件制造方法得到的半导体器件可以达到稳定的抗湿性和抗热性。
从下面的详细描述及附图和权利要求中，可以更容易理解其它的特点和优点。
附图说明
图1是说明根据本发明的半导体器件一实例的纵剖面图。
图2是图1所示的半导体器件的横剖面图。
图3是描述了根据本发明的半导体器件另一实例的纵剖面图。
图4是描述了根据本发明的半导体器件又一实例的纵剖面图。
图5是描述了根据本发明的半导体器件再一实例的纵剖面图。
图6A和图6B是描述了现有技术的半导体器件的纵剖面图。
图7是描述了留在图6A所示半导体器件的填充材料中的气泡的横剖面图。
图8A和图8B是描述了衬底和半导体元件之间的缝隙填充了液体填充材料的一种情形的示图。
具体实施方式
图1示出了根据本发明的半导体器件的一个实例。图1所示的半导体器件通过将半导体元件10安装在衬底的焊盘形成表面而形成，在半导体元件10中，多个电极接线端16、16沿外边沿形成在除中心及中心附近以外的沿外边沿预定宽度的区域内，其中在衬底的焊盘形成表面上，形成了与电极接线端16、16…的每一个对应的焊盘14。衬底12的焊盘形成表面比半导体元件10的电极接线端形成表面大。电极接线端16和焊盘14通过焊锡膏18形成了安全可靠的连接部分26。电极接线端16和焊盘14之间的连接部分26由填充材料24密封。作为填充材料24而言，通常采用热固树脂。
同时，在图1所示的半导体器件中，如图2所示，围绕内部区域28的护壁20使得连接部分区域30与位于与该连接部分区域30相比内侧的内部区域28分隔开，其中在该连接部分区域30中存在位于半导体元件10的每个电极接线端16、16…与衬底12的焊盘14之间的连接部分26。电极接线端16或者焊盘14没有形成在这样一个内部区域28中，而是在该内部区域28中形成了一个空间部分。
在与内部区域28相应的衬底12的部分中形成了许多过孔22、22…。当图1中的半导体器件进行湿热测试时，这些过孔22、22…被用作排出孔来为空间部分中供给和排出空气。
当此处没有形成这些过孔22、22…时就存在一种担心，即当图1中的半导体器件进行湿热测试时，空间部分的压力会不断增加从而半导体元件10就会被损坏。
当制造图1所示的半导体器件时，在衬底12的焊盘形成表面上形成了围绕内部区域28的护壁20，这样是为了将衬底12的焊盘形成区域与位于与焊盘形成区域相比内侧的内部区域28分隔开，其中，在衬底12的焊盘形成表面上形成了与半导体元件10的电极接线端16、16…的每一个对应的焊盘14。
在护壁20中，在衬底12的一个焊盘形成表面上形成了一个由一种光敏阻焊材料制成的具有预定厚度的阻焊层，然后，阻焊层通过爆光显像形成图案，进而形成具有预定高度和预定形状的护壁20。
然后，在半导体元件10与衬底12的焊盘形成表面之间进行倒装连接。在这种情况下，把半导体元件10与电极接线端16、16…每一个所对应的焊盘14相接，然后，通过焊锡膏18将电极接线端16和焊盘14固定以形成连接部分26。
采用这种倒装连接，通过内部区域28周围的护壁20，连接部分区域30与位于与该连接部分区域30相比内侧的内部区域28分隔开来，在连接部分区域30中，半导体元件10的电极接线端16、16…的每一个和衬底12的焊盘14之间形成了连接部分26。
然后，半导体元件10和衬底12之间的缝隙被一种由液体热固树脂制成的填充材料从半导体元件10的外边沿的外部填充。在这种情况下，如图8A所示，填充材料24通过喷口112供给半导体元件10的外边沿的外部，并且优选地，在静止状态下，在喷口112中通过两个不同的地方送出填充材料24。特别优选地，在静止状态下，在矩形半导体元件10的一角附近，通过喷口112供给填充材料24，然后，通过在与此角相对位置的另外一角附近移动的喷口112供给填充材料24。
以这种方式，从半导体元件10外部供给的由液体热固树脂制成的填充材料24，通过毛细现象以充分均匀的速度扩散到连接部分区域30之内，而不浸入由护壁20所围绕的内部区域28。结果，气泡不会留在连接部分26或其附近，并且连接部分26、26…被填充材料24密封起来。另一方面，在空间部分中会形成被护壁20围绕在内的内部区域28。
然后，当衬底12中的缝隙被液体填充材料24填充后，把半导体元件10、衬底12和填充材料24送入到加热的空气中完成硬化。在这种情况下，被护壁20围绕的作为空间部分的内部区域28的空气通过形成在内部区域28的衬底12中的过孔22、22…释放。结果就可以防止这样一种情形：即内部区域28的内压增加进而致使半导体元件10被损坏。
以这种方式得到的半导体器件，半导体元件10的电极接线端16、16…的每一个与衬底12的焊盘14之间的连接部分26及其附近部分被填充材料24充分地密封起来。结果，这样一种半导体器件的抗湿性、抗热性等特性都会得到加强，而且也可提高其可靠性。
在图1和图2所示的半导体器件中，被护壁20围绕的内部区域28形成在空间部分中，但是，经过从在如图3所示衬底12中形成的过孔22、22…注入填充材料24，内部区域28可能会被填充材料24填充。此填充过程可以发生在连接部分区域30被填充材料24填充的前后。
同时，内部区域28所用的填充材料24可以采用与连接部分区域30所用的填充材料24不同或者相同的填充材料。
通过这种方式向内部区域28填入填充材料24，当半导体器件受到压力时，可以防止半导体元件10受到损伤，并且抗湿性和抗热性可以得到提高。
在图1到图3中所示的半导体器件中，护壁20的两个端面紧密接触半导体元件10的电极接线端形成表面和衬底12的焊盘形成表面，但是，当含有某种填充物的填充材料24被用作填充材料24时，护壁20与半导体元件10的电极接线端形成表面或者与衬底12的焊盘形成表面之间会形成一个缝隙，如图4和5所示。优选地，此缝隙是填充材料24中所包含填充物的粒子尺寸分布大小的缝隙，具体地说大概为5～0.5um。
此处，图4所示的护壁20形成在阻焊层15上，此阻焊层覆盖了衬底12的焊盘形成表面。同时，图5所示的护壁20形成在半导体10的电极接线端形成表面的钝化膜11上。
更进一步，在图1到图5所示的半导体器件中，描述了衬底12比半导体元件10宽(大)的半导体器件，但是，此发明也可用于衬底12和半导体元件10宽度(大小)基本相同的CSP中。

Claims (11)

1.一种半导体器件，包括：
半导体元件，其具有沿外边沿形成在除中心之外的沿外边沿预定宽度的区域内的多个电极接线端；
衬底，其具有与所述电极接线端的每一个相对应的焊盘，该衬底具有焊盘形成表面，在此焊盘形成表面上形成有焊盘并安装有所述半导体元件；
护壁，其围绕一内部区域，并且将一连接部分区域与所述内部区域分隔开，所述连接部分区域具有位于所述半导体元件的电极接线端的每一个与所述衬底的焊盘之间的连接部分，所述内部区域与所述连接部分区域相比位于内侧；以及
填充材料，其由热固树脂制成并用来密封所述连接部分区域。
2.根据权利要求1所述的半导体器件，其中，在所述半导体元件和所述衬底之间采用倒装连接。
3.根据权利要求1或2所述的半导体器件，其中，护壁从所述形成有电极接线端的半导体元件的电极形成表面或从所述衬底的焊盘形成表面突出。
4.根据权利要求1或2所述的半导体器件，其中所述内部区域形成在一个空间部分中。
5.根据权利要求1或2所述的半导体器件，其中，所述内部区域被与用来密封所述连接部分区域的填充材料不同或者相同的填充材料密封。
6.根据权利要求1所述的半导体器件，其中贯穿所述衬底的多个过孔形成在被所述护壁围绕的所述衬底的内部区域内。
7.一种半导体器件的制造方法，其中具有多个电极接线端的半导体元件被安装在衬底的焊盘形成表面上，所述多个电极接线端沿外边沿形成在除中心之外的沿外边沿预定宽度的区域内，在所述衬底的焊盘形成表面上形成了与所述电极接线端的每一个对应的焊盘，所述方法包括步骤：
在将所述半导体元件安装在所述衬底的焊盘形成表面上的同时，用围绕一内部区域的护壁来将一连接部分区域与位于与该连接部分区域相比内侧的所述内部区域分隔开的步骤，其中所述连接部分区域具有位于所述半导体元件的电极接线端的每一个与所述衬底的焊盘之间的连接部分；
利用由液体热固树脂制成的填充材料，从所述半导体元件外边沿的外部，将所述半导体元件与所述衬底之间的缝隙填充起来的步骤；以及
将所述填充材料硬化的步骤。
8.根据权利要求7所述的半导体器件的制造方法，还包括步骤：
在所述半导体元件和所述衬底之间进行倒装连接。
9.根据权利要求7或8所述的半导体器件的制造方法，还包括步骤：
围绕所述内部区域来在所述半导体元件的电极接线端形成表面上或在所述衬底的焊盘形成表面上形成护壁，以将所述半导体元件的电极接线端区域或所述衬底的焊盘形成区域与位于与所述电极接线端区域相比或与所述焊盘形成区域相比内侧的内部区域分隔开，其中在所述半导体元件的电极接线端形成表面中形成有所述电极接线端，并且在所述衬底的焊盘形成表面中形成有所述焊盘。
10.根据权利要求7或8所述的半导体器件的制造方法，其中所述内部区域形成在一空间部分中。
11.根据权利要求7或8所述的半导体器件的制造方法，其中，经形成在所述衬底的内部区域中的过孔注入与用来密封所述连接部分区域的液体填充材料不同或相同的填充材料来将所述内部区域密封起来。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393838A (zh) * 2017-04-20 2017-11-24 北京时代民芯科技有限公司 一种提高陶瓷qfp228封装芯片抗随机振动性能的板级加固方法
CN115579300A (zh) * 2022-11-24 2023-01-06 河北北芯半导体科技有限公司 一种倒装芯片封装堆叠方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090127703A1 (en) * 2007-11-20 2009-05-21 Fujitsu Limited Method and System for Providing a Low-Profile Semiconductor Assembly
JP2009212209A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体モジュール及びその製造方法
JP5489454B2 (ja) * 2008-12-25 2014-05-14 キヤノン株式会社 積層型半導体パッケージ
US8574960B2 (en) * 2010-02-03 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material
GB2504343A (en) * 2012-07-27 2014-01-29 Ibm Manufacturing an semiconductor chip underfill using air vent
KR20140059551A (ko) * 2012-11-08 2014-05-16 삼성전기주식회사 Ｓｒ 포스트 형성방법, ｓｒ 포스트를 이용한 전자소자 패키지 제조방법 및 이에 따라 제조된 전자소자 패키지
JP6425595B2 (ja) 2015-03-24 2018-11-21 アルプス電気株式会社 電子部品および電子部品の製造方法
JP2020123604A (ja) * 2019-01-29 2020-08-13 富士通コンポーネント株式会社 電子装置
JP7353121B2 (ja) * 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器
JP2023090363A (ja) * 2021-12-17 2023-06-29 パナソニックＩｐマネジメント株式会社 実装基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969461A (en) * 1998-04-08 1999-10-19 Cts Corporation Surface acoustic wave device package and method
US6921860B2 (en) * 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393838A (zh) * 2017-04-20 2017-11-24 北京时代民芯科技有限公司 一种提高陶瓷qfp228封装芯片抗随机振动性能的板级加固方法
CN115579300A (zh) * 2022-11-24 2023-01-06 河北北芯半导体科技有限公司 一种倒装芯片封装堆叠方法
WO2024109050A1 (zh) * 2022-11-24 2024-05-30 河北北芯半导体科技有限公司 一种倒装芯片封装堆叠方法

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C10 Entry into substantive examination
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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