CN101031895A - 快擦写存储装置中内编程期间的同时外读取操作 - Google Patents

快擦写存储装置中内编程期间的同时外读取操作 Download PDF

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Abstract

本发明揭示一种在存储装置(301)内编程期间，同时执行外读取操作的系统和方法。所述存储装置构成随机地储存数据及包括一源位置(305)、一目的位置(303)、一数据寄存器(307)以及一超高速缓存寄存器(309)。所述数据寄存器(307)构成同时将数据写到所述目的位置(303)及所述超高速缓存寄存器(309)。所述系统(300)更包括一验证任何通过与所述存储装置作电连通而接收数据的准确度的处理装置(107)(例如，一种微处理器或微控制器)。如果所接收数据不准确，所述处理装置(107)还构成进行纠错；如有需要，加插随机数据到所述数据；及然后将所述经纠错和/或随机数据修正数据传回到所述目的位置(303)。

Description

快擦写存储装置中内编程期间的同时外读取操作
技术领域
本发明涉及半导体存储装置。更具体地说，涉及一种在存储单元内回存操作的实施系统及方法。
背景技术
半导体存储装置通常分成易失性存储装置及非易失性存储装置。易失性存储装置可再细分成动态随机存取存储器(DRAMs)及静态随机存取存储器(SRAMs)。非易失性存储器类型包括掩模祗读存储器(MROMs)，可编程祗读存储器(PROMs)，可擦可编程祗读存储器(EPROMs)及电可擦可编程祗读存储器(EEPROMs)。而EEPROMs正越来越多地应用在要求不断更新或辅助存储装置的编程系统之中。具体地说，快擦写电可擦可编程祗读存储器作为大量存储器是有好处的，因为其集成密度比起常规的EEPROMs为高。在所述快擦写电可擦可编程祗读存储器中，与或非型或者与型快擦写电可擦可编程祗读存储器相比较，与非型快擦写电可擦可编程祗读存储器具有高集成密度。
目前，一种快擦写装置的操作使使用者能够在源地址位置直接地将一页(一存储页的大小典型为256字节至2千字节)内存储的数据拷贝到目的地址位置，而不是将数据写出到外存储器及再写回到所述目的地址。因此，所述操作效率高，因为其只需一个步骤。这是一个回存操作的例子。然而，这类回存是一种盲操作。使用者不知道正确数据是否己被拷贝。如果侍拷贝数据被破坏或是错误的，所述数据便会错误地写到所述的目的地。
因此，虽然这种回存操作似乎增强所述装置的性能，但是其不能确保源数据的可靠性。再者，这种回存方案并不能防止错误数据拷贝到所述目的地址。
用一种纠错码(ECC)可确保其中一种主要方法的可靠性。可以使用各种纠错方案来确保数据存储的可靠性。一种纠错方案可纠正一差错，例如，由于放电损耗，校正所述数据的完整性及废除错误数据。然而，对于一种典型检测数据完整性的纠错方案，至少一附加串联随机读周期需要进行。所述附加串联读步骤降低所述快擦写装置的性能及通过与CPU信息通路连结以及要求CPU时钟周期进行纠错降低整体系统性能。
图1所示为现有技术的另一回存方案。图1包括一快擦写存储装置101、一微控制器107以及一串联总线109。所述快擦写存储装置101包括一源地址位置103及一目的地址位置105。
所述快擦写存储装置101可为，例如，一种与非型装置。所述快擦写存储装置101通常为通过所述串联总线109与一种诸如所述微控制器107的外处理装置连通。所述微控制器107亦可为另一种诸如一种CPU或其他微处理器的处理装置。为执行回存操作，所述微控制器107首先读包含在所述源地址位置103的数据。随后，所述微控制器107将一份所读数据的拷贝写到所述目的地址位置105。
最后，所述微控制器107通过执行一位于所述目的地址位置105的新写数据的最终读操作(图中未示)来检验已写到所述目的地址位置105的数据。虽然这样是可行的，但是典型回存方案，诸如图1所示，是慢的，因为在所述快擦写存储装置101与所述微控制器107之间的所有读及写操作必须通过所述串联总线109才进行。
图2所示为现有技术的又一回存方案。在这方案中，快擦写存储装置201中加入一种内数据寄存器209。在这点上，在源地址位置103所储存的数据直接地传送到所述数据寄存器209。之后，该数据寄存器209将一份在所述源地址位置203所储存数据的拷贝传送到目的地址位置205。所述系统能提供高速数据传送。然而，没有可能检验数据完整性，因为没有与所述微控制器107互动。通常，如果有需要要求一微控制器执行纠错功能(例如，诸如执行一纠错码(ECC))。有了所述数据寄存器209使超高速缓存操作成为可能，以致于在该数据寄存器209的数据能在目的地址编程前，藉由所述微控制器修改。
与非型快擦写EEPROM支援一页回存操作，其表示数据资料能由一页拷贝到另一页而不必输出到一外部器件。在MIYAMOTO的美国专利第RE36,732号中描述了一种此类装置。所述揭示装置为”一种传送数据用的非易失性半导体存储装置……当数据被回存时，不需读出所读数据到一外部单元”(在MIYAMOTO摘要中附有重点)。所述MIYAMOTO装置通过同时地把一行存储数据拷贝到另一行而不需使用CPU来执行回存操作，藉此减少总回存时间。
在BYEON等人的美国公开专利申请第2003/0076719号中描述了一种结合回存操作的附加存储装置。BYEON描述一种非易失性存储装置，其包括一页面缓冲器，在读取操作时，其可当作一种读出放大器，而在编程操作时，其可当作一种写入驱动器。所述页面缓冲器具有两检测及锁存块，其只执行相同的功能。当所述检测及锁存块的其一执行读取操作时，另一块则将之前所检测的数据输出到所述外部器件。另外，当所述检测及锁存块的其一执行编程操作时，另一块则装入待编程数据。因为该页面缓冲器，所述非易失性存储装置的操作速度便能提升。”(BYEON摘要中附有重点)。
然而，MIYAMOTO或BYEON等人均没有揭示一种装置，其(1)检验数据完整性；(2)如果数据为无效时，执行纠错，或(3)当执行内编程操作时，同时地执行外读操作。
因此，一种快擦写存储装置需要一种系统及方法可以执行外读取操作而同时执行内编程，在读操作后检验数据完整性以及如有需要，提供纠错。
发明内容
本发明为一种在存储装置内编程期间，同时执行外读取操作的系统，其通过将一份待传送数据的镜像拷贝提供到由外处理装置可存取的超高速缓存寄存器中实现。所述存储装置构成随机地储存数据及包括一源存储位置、一目的存储位置、一数据寄存器以及一超高速缓存寄存器。所述数据寄存器构成同时将数据写到所述目的存储位置及所述超高速缓存寄存器。该源及目的存储位置可做到与所述数据寄存器作电子连通，而所述数据寄存器另外可做到与所述超高速缓存寄存器连通。所述系统还包括一种处理装置(例如，一种微处理器或微控制器)，其通过与所述存储装置电连通检验所接收任何数据的准确度。如果所述接收数据不准确，所述处理装置还构成进行纠错。
在本发明的典型操作中，一微控制器读取在一超高速缓存存储器中所储存的数据，而所述数据同时编程到目的地址。另外，所述微控制器能执行差错检测及纠正，而所述数据被编程到所述目的地址。
本发明还为一种在存储装置中内编程期间，同时外读取操作的执行方法。所述方法包括将储存在所述存储装置的源地址位置的原数据拷贝到数据寄存器，同时将所述数据寄存器的原数据拷贝到超高速缓存寄存器及目的位置以及将储存在该超高速缓存寄存器的原数据传送到处理装置。
一旦所述原数据到达所述处理装置，所述原数据的完整性可通过将所传送的原数据与储存在所述源地址位置的数据作比较来检验。这种检验可在该所传送原数据中找出任何潜在差错。如果检测到差错，则可对所传送原数据进行纠错，藉此形成经纠错的数据。另外，所述处理装置能够把附加随机数据加入到所述经纠错的数据流中或所述已传送原数据流中，藉此形成经纠错的修正数据或修正的原数据。然后，所述经纠错的数据、所述经纠错的修正数据或所述修正数据自所述处理装置传送到所述超高速缓存寄存器，随后使一份自所述处理装置传送到所述数据寄存器的数据的拷贝成镜像以及最终将自所述处理装置传送的数据拷贝到存储装置中的目的位置。
附图说明
图1所示为一现有技术回存方案，其采用一微控制器，一快擦写存储装置以及一接连所述存储装置及所述微控制器的串联总线；
图2所示为另一现有技术回存方案，其采用一微控制器及一具有内数据寄存器的快擦写存储装置以及一接连所述存储装置及所述微控制器的串联总线；
图3所示为本发明快擦写存储装置的方框图，其中一串联总线使一微控制器与所述存储装置耦合；
图4所示为一计时图，其表示图1中现有技术装置与图3中本发明之间的相对时间差；
图5所示为图1中现有技术回存操作的图解波形图；
图6所示为采用本发明回存操作的图解波形图；以及
图7所示为本发明回存操作的流程图。
具体实施方式
图3所示为在快擦写装置中内编程操作期间执行同时外读取操作的系统300的方框图。图3包括一快擦写存储装置301、一目的地址位置303、一源地址位置305、一数据寄存器307以及一超高速缓存寄存器309。一种状态机(图中未示)，其可例如共处于包含所述快擦写存储装置301的集成电路晶片上，设计成以控制及执行例行程序，如下所述。
在一实施例中，所述快擦写存储装置301为一种与非型快擦写存储装置。或者，所述快擦写存储装置301可为基于或非型或与型的逻辑装置。一旦发出回存操作指令，自所述源地址位置305的数据便读入所述数据寄存器307中。读入数据寄存器307的数据可为，例如，一整页数据。在一实施例中，所述页面的大小由256字节或512字节到2千字节组成。一旦所述源数据被读入所述数据寄存器307中，所述数据寄存器307同时将该数据的镜像拷贝写入所述超高速缓存寄存器309，而同时将该数据写(即，编程)到所述目的地址位置303(在概念上以写操作311表示)。由于写到快擦写存储位置所需时间可能较自快擦写存储位置读取所需的时间长得多，故而可以通过所述串联总线109将在所述超高速缓存寄存器309中储存数据的镜像拷贝读入到所述微控制器107中(在概念上以读操作313表示)，而将所述数据写到所述目的源位置303。以上，将参照图4对每一下述操作的具体相对时间作较详细地叙述。
一旦至少部分所述数据已被传送到所述微控制器107，所述微控制器107便开始将该数据与期望原本在所述源地址位置305储存的数据作比较。如果所述微控制器107确定到所述数据失去局部完整性，例如，因电荷漏失而引致的整个位错误，所述微控制器107通过本领域的技术人员所公知的纠错码技术来还原该数据。如果所述数据已被纠错，所述微控制器107以串联方式通过所述串联总线把已校数据再写到所述超高速缓存寄存器309。随后，所述超高速缓存寄存器309便传送所述数据到所述数据寄存器307，其再将该已校数据写到所述目的地址位置303。以下，将参照图4对典型的纠错操作作更详细的叙述。
即使所述数据不要求纠错，本发明的整个操作发生时间仍较图1中现有技术所需的总时间为短。应当认识到本发明的省时显著，其通过能同时地写数据311到所述目的位置303，而同时又能读取所述超高速缓存寄存器309以及再把自所述超高速缓存寄存器309读出的数据313输到所述微控制器107。因此，如果需要纠错，该纠错方法与写出所述数据到所述目的位置303同时开始。相反，现有技术只依靠顺序操作步骤，其非常依靠利用串联总线及相关连的遂位或遂字节传送。
除了执行纯回存操作之外，本发明还能把附加或随机数据以及自所述源地址位置305的读取的数据加到一页中。以下，将参照图6及7对这项随机数据加插操作作更完整的叙述。
参照图4，一时间图表示本发明与图2中现有技术之间的相对时间差。根据图4，踪迹401表示数据自所述源地址位置305拷贝到所述数据寄存器307。一旦拷贝到所述数据寄存器307，如踪迹403所示，该数据便被写到所述超高速缓存寄存器309。之后两踪迹405、407为选择性的。
踪迹405表示一项由所述微控制器107作出的选择性读取。如果所述微控制器107检验数据，则检验在所述源寄存器305中的数据完整性并由踪迹407表示。通过有选择性踪迹405、407，所述微控制器107便能确保在所述源位置305中的数据已被检验及有效(例如，这一检验可为ECC)。现今系统均不能完成以踪迹405所示的选择性读取步骤。
如果把纠错/检验步骤或者随机数据加到自源位置305读取的数据中，之后，在选择踪迹405中，自所述超高速缓存寄存器309通过所述串联总线109将数据读到所述微控制器107。然后，如选择踪迹407所示，将纠错数据或随机数据通过所述串联总线109自所述微控制器107读回到超高速缓存寄存器309中。
选择踪迹407表示一自所述超高速缓存寄存器309传送到所述微控制器107的数据。由于自所述快擦取存储装置301通过所述串联总线109传送到所述微控制器107的数据为串联传送，自所述超高速缓存寄存器309写到所述微控制器107所要求的总传送时间比所述快擦取存储装置301中的内部数据传送时间长得多。一旦数据开始传送到所述微控制器107，所述微控制器107便对所接收数据是否需要纠错作出决定。
另外，所述微控制器107随机地加数据到自所述源地址位置305所读取的已选部分的页数据。踪迹409中所示为任何纠错的相对时间。应注意到，所述微控制器107在接收到至少一部分数据时，便能即时开始纠错。
如果执行纠错或加插随机数据，则如踪迹411中所示，所述微控制器107将该修正数据传回到超高速缓存寄存器309。如踪迹413中所示，将该修正数据的镜像拷贝自所述超高速缓存寄存器309传送到所述数据寄存器307，以及最终到所述目的位置303。垂直线415表示在纠错产生或者由所述微控制器107加插附加随机数据后，要求把已校正数据写到所述目的位置303的相对时间。
另外，如果不需纠错或者没有加随机数据(即，略过由选择踪迹405、407所示的步骤)，一旦数据写到所述目的位置303，则如垂直线417所示，回存操作完成。
参照图4，时间图表示本发明的典型时间图400与图2中现有技术的时间图450之间的相对时间差。根据图4，踪迹401表示自所述源地址位置305拷贝到所述数据寄存器307的数据。一旦拷贝到所述数据寄存器307，则如踪迹403所示，该数据便被写到所述超高速缓存寄存器309。
之后两踪迹405、407为可选择性的。如果所述微控制器107执行一检验在所述源305中的数据完整性的步骤及作出任何修改，则如踪迹407所示，踪迹405代表由所述微控制器107进行的选择性读取步骤。通过有如踪迹405、407所示的选择步骤，所述微控制器107可确保所述数据源被检验及有效(例如，通过ECC)。现今快擦写存储装置均不能完成这步骤。(只有由踪迹407所示的步骤能在本发明之前完成)。
另外，所述微控制器107能略过如踪迹405、407所示的步骤。在这情况下，所述微控制器107在编程前便失去校正数据的灵活性。
如果纠错/检验步骤或者随机数据加到自源位置305所读取的数据，之后，在选择踪迹405中，数据自所述超高速缓存寄存器309通过所述串联总线109读到所述微控制器107。然后，纠错数据或随机数据通过所述串联总线109自所述微控制器107读回到选择如踪迹407所示的超高速缓存寄存器309中。应注意到，如果不需纠错或者没有加随机数据，一旦所述数据写到所述目的地址位置303，如第一相对时间线415所示，回存操作完成。如果执行纠错或加插随机数据，则如踪迹411所示，所述微控制器107将该修正数据传回到超高速缓存寄存器309。在踪迹409上，将该修正数据的镜像拷贝自所述超高速缓存寄存器309传送到所述数据寄存器307以及最终如踪迹411所示，传到所述目的位置303。第二相对时间线417表示要求所述微控制器107执行同时读的时间以确保所述数据正确地写到所述目的位置303(如下所述，在踪迹459与现有技术作比较)。由所述设计内的线路确保所述的数据自所述超高速缓存寄存器309到所述目的位置303的正确传送。
踪迹409表示自所述超高速缓存寄存器309到所述数据寄存器307的数据传送。重要的是，如踪迹411及413分别所示，在与数据自超高速缓存寄存器309传送到微控制器107的同时，数据传送还能同时自所述数据寄存器307到所述目的303。由于自所述快擦取存储装置301通过所述串联总线109传送到所述微控制器107的数据为串联传送，故而要求自所述超高速缓存寄存器309写到所述微控制器107的总传送时间则长于所述快擦取存储装置301中的内部数据传送时间。一旦数据开始传送到所述微控制器107，所述微控制器107便对所接收数据是否需要纠错作出决定。
时间图450所示为根据图2所示的现有技术方案要求传送数据的纯顺序方法的相对时间。在现有技术中，在踪迹451上数据自所述源地址位置203传送到所述数据寄存器209及随后通过串联总线109传到微控制器107(踪迹453)。只有在数据传送到微控制器107之后，所述数据寄存器才能写数据到所述目的205(踪迹455)。对于最终数据检验或数据读取，数据自所述目的205读回所述数据寄存器209(踪迹457)以及之后由所述数据寄存器209到所述微控制器107(踪迹459)。图4所示为，如果本发明需要纠错或者随机数据加插，则可以在比要求数据由源地址位置203经数据寄存器209传到现有技术微控制器107的时间短得多的时间内完成自所述数据寄存器307到所述目的地址位置303的回存操作(踪迹411及455与所述第一相对时间线415作比较)。即使可以对现有技术作改进，但仍要执行一额外操作以确保数据传送。
所述微控制器107检验自所述源地址位置203所传送的数据完整性及确定是否需要纠错(图中未示)。如果探测到数据完整性有任何缺少，现有技术方法将再在踪迹451重复开始。再者，应注意到，在现有技术中的数据传送步骤并不能同时执行(即，不能同时地执行数据传送步骤)。
图5所示为一现有技术的回存操作的典型波形图500。所述波形图500包括一RDY/ BUSY信号线501以及一I/O线503。所述波形图500表示典型回存操作所需方法步骤。
所述回存操作由读操作505开始，之后取得源地址507以及为回存操作509发出一读指令。所述信号线501表示什么时候确定低信号施加到所述集成电路的状态引脚(图中未示)。应注意到，在低逻辑电平时确定RDY/ BUSY信号，其表示在信号降低期间所述装置正忙碌。因此，在读期间，要确定tR511低逻辑电平施加到所述状态引脚上，藉此防止任何其他读或编程/写操作发生。一旦在所述源地址位置的数据被读取，回存编程操作513通过首先确定目的源地址515而开始，之后回存确认操作517以检验所述目的地址位置105应否编程。所述信号线501表示一编程(即，写)周期tPROG519，其中确定低逻辑电平施加到所述状态引脚。一般来说，在一种非易失性存储装置中，特别是一种与非型快擦写存储装置，tPROG＞tR。所述编程方法是慢的，这是由于编程机制本身造成(即，需要产生高电压)。读状态步骤512执行后，为I/O检验523。所述I/O检验523在回存编程操作中以合格/不合格来记录任何误差。为了检验写到目的源地址105数据的完整性，最终读步骤525在所述目的源地址527再被确定后执行，之后在读周期tR529期间确定一低逻辑电平施加到所述状态引脚。
根据图6，所示为一本发明的回存操作的典型波形图600。所述波形图600包括一反读启动踪迹， RE601、一RDY/ BUSY踪迹603以及一I/O踪迹605。
图6中的回存操作与图5中的回存操作相似，但有些明显及重要的分别。例如，至少一选择性随机数据输入步骤607可加插在目的地址的确定与编程确认步骤之间。本发明的回存操作执行读操作，之后为一项确保页编程操作。在读与编程操作之间，数据被读取及藉由加插附加随机数据到页中而修改。由于编程时间会明显地长过读时间，因此在现有技术回存系统中有显著的等待时间。本发明的快擦写存储装置301利用所述的等待时间以同时地读所述的数据，该数据通过切换所述读启动信号可在所述的超高速缓存寄存器309中得到。在这里，数据加插到自所述源地址位置305读取的数据流中及并成所述随机数据输入编程607a的一部分。作为加插到原源地址位置305数据的回存编程的部分，仅要求一个附加目的栏地址607b读数据607c(即，所述随机数据的列地址与所述原数据的列地址相同)。每当要求把不同数量随机数据拼入原数据的不同部分，则可重复所述随机数据输入步骤607。
另外，一项选择性读状态-I/O环路611可在编程(即，写)tPROG期间执行。再者，应注意到，因为在编程(即，写)tPROG609期间脉冲产生所述读启动( RE)信号，615i-615j故而自超高速缓存寄存器309读入附加数据613n-613m。即使当附加数据读取自及编程到所述快擦写存储装置301时，在内编程操作期间的这种平行外读操作可大大减少回存操作所需的时间。如果所述tPROG可与待读出数据的串联存取相比，则所述的通过量会因为空闲时间变成最短而变为最大。
图7所示为本发明的方法流程图700。所述方法流程图700包括一读指令操作701、一源地址703的装入操作、一回存读取705的确认步骤以及执行内读操作步骤707。装入所述回存编程711及合适目的地址713。
一旦装入所述合适目的地址713，可以进行选择随机数据输入步骤715。所述随机数据输入步骤717由装入中间地址719以及装入所述源地址位置305中所要求的数据721而开始。在装入所述数据后，使所述超高速缓存寄存器309更新723。作出一项是否装入全部所需随机数据决定724。如果装入全部随机数据，则所述方法继续到最终步骤733以执行编程阶段、预设数据寄存器以及更新超高速缓存寄存器。
如果不需所述选择随机数据输入步骤715，所述方法将把数据725由所述超高速缓存寄存器309拷贝到所述数据寄存器307。设定所述状态引脚(图中未示)为高逻辑电平727以表示所述快擦写存储装置301已准备好给使用者读取。在步骤731，作出一项是否有更多的数据可得到的决定。如有更多的数据可得到，则所述方法返回到所述数据输出步骤729及将会继续到数据不再得到。
虽然详细叙述及附图已描述一种在内编程操作期间给予平行外读操作的快擦写存储装置，然而本领域技术人员均可意识到，可容易地设想出其他实施例。在不脱离上述装置的指定范围内。例如，可把特定时间图及波形图当作本发明快擦写存储装置的典型实施例。然而，本领域技术人员可容易地由所述时间或波形图重新安排某些操作，并且仍然可达到缩短出现回存操作所要求的时间的同一所需的结果。另外，虽然本文具体地参照’与非型’快擦写存储器，但是采用’与型’或者’或非型’快擦写存储器也可进行类似的回存操作。因此，本发明的保护范围仅仅由本权利要求书所限定。

Claims (25)

1.一种在存储装置内编程期间同时外读操作的执行系统，其特征在于，所述的系统包括：
一随机地储存数据的储存装置，所述储存装置包括一源存储位置、一目的存储位置、一数据寄存器以及一超高速缓存寄存器，所述数据寄存器构成同时地写数据到所述目的存储位置以及所述超高速缓存寄存器，所述源存储位置及所述目的存储位置可与所述数据寄存器作电连通，所述数据寄存器又可与所述超高速缓存寄存器作电连通；以及
一验证任何通过与所述存储装置作电连通而接收数据的准确度的验证装置，所述验证装置又构成如果所述数据不准确时，为所述数据提供纠错。
2.如权利要求1所述的系统，其特征在于，所述的存储装置为一种快擦写存储装置。
3.如权利要求2所述的系统，其特征在于，所述快擦写储存装置为一种与非型装置。
4.如权利要求1所述的系统，其特征在于，所述验证装置为一种微控制器。
5.如权利要求1所述的系统，其特征在于，所述验证装置为一种微处理器。
6.如权利要求1所述的系统，其特征在于，所述存储装置与所述验证装置之间通过一种串联总线电连通。
7.如权利要求1所述的系统，其特征在于，所述数据准确性通过使所述数据与原本储存于所述源存储位置的数据比较而达到。
8.如权利要求1所述的系统，其特征在于，所述数据准确性通过一种纠错编码技术而达到。
9.如权利要求1所述的系统，其特征在于，所述验证装置又构成把随机数据加插到所述已接收数据中。
10.一种在存储装置内编程期间同时外读操作的执行方法，其特征在于，所述的方法包括以来步骤：
将储存在所述存储装置中源地址位置的原数据拷贝到一数据寄存器；以及
使拷贝到所述数据寄存器的所述原数据或镜像，而同时自所述数据寄存器将所述原数据拷贝到一超高速缓存寄存器及一目的位置。
11.如权利要求10所述的方法，其特征在于，所述的方法还包括以下步骤：
将存储于所述超高速缓存寄存器的原数据传送到一种处理装置；
通过使已传送的原数据与存储在所述源地址位置的预期数据比较来验证所述原数据的完整性，以找出在所述已传送原数据的潜在错误；以及如果探测到任何错误，对所述已传送原数据执行纠错，藉此形成纠错数据。
12.如权利要求11所述的方法，其特征在于，所述的方法还包括以下步骤：
将纠错数据自所述处理装置传送到所述超高速缓存寄存器；
使自所述超高速缓存寄存器到所述数据寄存器的一份所述纠错数据的拷贝成镜像；以及
使自所述数据寄存器的所述纠错数据拷贝到所述目的位置。
13.如权利要求11所述的方法，其特征在于，所述的方法还包括以下步骤：
在形成修正纠错数据前，将随机数据加插到所述纠错数据；
将修正的纠错数据自所述处理装置传送到所述超高速缓存寄存器；
使自所述超高速缓存寄存器到所述数据寄存器的一份所述修正纠错数据的拷贝成镜像；以及
自所述数据寄存器将所述修正纠错数据拷贝到所述目的位置。
14.如权利要求11所述的方法，其特征在于，所述的方法还包括以下步骤：
将随机数据加插到所述原数据中以形成修正数据；
使所述修正数据自所述处理装置传送到所述超高速缓存寄存器；
使自所述超高速缓存寄存器到所述数据寄存器的一份所述修正数据的拷贝成镜像；以及
将所述修正数据自所述数据寄存器拷贝到所述目的位置。
15.如权利要求11所述的方法，其特征在于，所述处理装置为一种微控制器。
16.如权利要求11所述的方法，其特征在于，所述处理装置为一种微处理器。
17.一种在存储装置内编程期间同时外读操作的执行系统，其特征在于，所述的系统包括：
一随机地储存数据的存储装置，所述存储装置包括一源存储位置、一目的存储位置、一数据寄存器以及一超高速缓存寄存器，所述数据寄存器构成同时地写数据到所述目的存储位置以及所述超高速缓存寄存器，所述源存储位置及所述目的存储位置可与所述数据寄存器作电连通，所述数据寄存器又可与所述超高速缓存寄存器作电连通；以及
一验证任何通过与所述存储装置作电连通而接收数据的准确度的验证装置，所述微控制器又构成如果所述数据不准确时，为所述数据提供纠错。
18.如权利要求17所述的系统，其特征在于，所述的存储装置为一种快擦写存储装置。
19.如权利要求18所述的系统，其特征在于，所述快擦写存储装置为一种与非型装置。
20.如权利要求17所述的系统，其特征在于，所述处理装置为一种微控制器。
21.如权利要求17所述的系统，其特征在于，所述处理装置为一种微处理器。
22.如权利要求17所述的系统，其特征在于，所述存储装置与所述处理装置之间通过一种串联总线电连通。
23.如权利要求17所述的系统，其特征在于，所述数据准确性通过使所述数据与原本储存于所述源存储位置的数据比较而达到。
24.如权利要求1所述的系统，其特征在于，所述数据准确性通过一种纠错编码技术而达到。
25.如权利要求17所述的系统，其特征在于，所述处理装置又构成把随机数据加插到所述已接收数据中。
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