CN101013723A - 具有沉积在其上的多个金属层的半导体器件 - Google Patents

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Abstract

本发明提供半导体器件，具有多个堆叠的金属层。该半导体器件包括：衬底；在该衬底上沉积且由高k电介质材料形成的栅极氧化物层；在该栅极氧化物层上沉积且由该栅极氧化物层的高k电介质材料的金属的氮化物形成的第一金属层；在该第一金属层上沉积的第二金属层；在该第二金属层上沉积的第三金属层；及在该第三金属层上沉积的材料层，其中该材料层与该第一、第二、和第三金属层一起形成栅极电极。因为该栅极氧化物层和该金属层之间的任何化学反应能够被控制，防止了电容等效氧化物的厚度的变坏和电流的泄漏，并且提供了具有改进的绝缘的半导体器件。

Description

具有沉积在其上的多个金属层的半导体器件
技术领域
本发明涉及半导体器件，更具体地，涉及具有沉积在其上的多个金属层以改善绝缘的半导体器件。
背景技术
一种类型的半导体器件是金属氧化物半导体(MOS)，其包括具有栅极氧化物层的半导体衬底和依次沉积在衬底上的金属层。也有利用互补的n沟道MOS(nMOS)和p沟道MOS(pMOS)晶体管的对的互补金属氧化物半导体(CMOS)。由于诸如CMOS的半导体器件消耗低量功率，因此它们在电子学中广泛使用并且被活跃地研究。使用金属插入的多晶Si堆叠(MIPS)结构的制造方法已被广泛使用，其中金属层和多晶硅(poly-Si)被堆叠在栅极氧化物层上以形成半导体器件的栅极电极。
图1是现有的半导体器件的横截面图。参照图1，栅极氧化物层12沉积在半导体衬底11上，并且金属层13沉积在栅极氧化物层12上。当多晶硅层14堆叠在金属层13上时栅极电极形成为MIPS结构。半导体衬底11由硅形成，栅极氧化物层12由铪氧化物(HfO2)形成，并且金属层13由钽氮化物(TaN)形成。在栅极氧化物层12和金属层13上的两种类型的材料之间有化学反应；即，在HfO2和TaN之间有化学反应，并且界面层产生。界面层的厚度通过电容等效氧化物厚度(capacitance equivalent oxide thickness：CET)特性来表示。当栅极氧化物层12和金属层13之间的界面层的厚度增加时，CET特性退化。然而，当栅极氧化物层12的厚度减小时，栅极氧化物层12的电容减小，并且诸如电子空穴的载流子的隧穿增加。因此，泄漏电流产生并且半导体器件的绝缘下降。
发明内容
因此，本发明的一方面包括提供具有改进的CET和绝缘的半导体器件，其具有通过在彼此上堆叠多个金属层制造的栅极电极，接触栅极氧化物层的金属层由具有和栅极氧化物层的材料共同的金属元素的材料形成。
根据本发明的示例性实施例，半导体器件包括衬底；沉积在衬底上并且由高k电介质材料形成的栅极氧化物层；沉积在栅极氧化物层上、并且由栅极氧化物层的高k电介质材料的金属的氮化物形成的第一金属层；沉积在第一金属层上的第二金属层；沉积在第二金属层上的第三金属层；及沉积在第三金属层上的材料层，其中该材料层与第一、第二、和第三金属层一起形成栅极电极。
根据另一示例性实施例，制造半导体器件的方法包括在衬底上沉积包括高k电介质的栅极氧化物层；在栅极氧化物层上沉积第一金属层，其中第一金属层由栅极氧化物层的高k电介质材料的金属的氮化物形成；在第一金属层上沉积至少再一金属层；在所述至少再一金属层上沉积材料层，其中材料层与所有的金属层一起形成栅极电极。
栅极氧化物层可由SiO2和具有大于或等于大约3.9的介电常数的材料形成。
栅极氧化物层材料还可包括氮化物。
第一金属层可由选自HfH、ZrN、AIN、TiN、LaN、YN、GdN和TaN组成的组中的一种或更多元素形成。
第一金属层材料也可包括含硅成分或者含铝成分。
第二金属层可由包含选择W、Mo、Ti、Ta、Al、Hf、La、Gd、Y、Pr、Dy、Er和Zr组成的组的一种或更多元素的金属氮化物形成。
第二金属层材料也可包括含硅成分或含铝成分。
第三金属层可由包含选择由W、Mo、Ti、Ta、Al、Hf和Zr组成的组的一种或更多元素的金属氮化物或金属形成。
第三金属层材料也可包括含硅成分或含铝成分。
栅极氧化物层可由HfSiO形成，并且第一金属层可由HfN形成。
第二金属层可由AlN形成，并且第三金属层由TaN形成。
第一金属层可具有大约1到大约100埃(
Figure A20071000672700051
)的平均厚度。
第二金属层可具有大约1到大约100
Figure A20071000672700052
的平均厚度。
第三金属层可具有大约1到大约1000
Figure A20071000672700053
的平均厚度。
沉积在第三金属层上的材料层可由多晶硅、W、WN和WSi之一形成。
附图说明
通过参照附图的下述详细描述，本发明的上述方面和特征将更加清楚地被理解，附图中：
图1是现有的半导体器件的横截面图；
图2是根据本发明的半导体器件的示例性实施例的横截面图；
图3A是各种半导体器件的C-V特性的图形表示；
图3B是各种半导体器件的泄漏电流密度-电压特性的图形表示；
图3C是在特定电压时各种半导体器件的泄漏电流密度和CET的图形表示。
具体实施方式
下面将参照附图更全面描述本发明，附图中示出了本发明的示例性实施例。然而，本发明可以许多不同形式实施并且不应该局限于这里提出的示例性实施例。而提供这些实施例是为了使本公开彻底和完整，并且向本领域技术人员充分传达本发明的范围。在附图中，为清晰起见层和区域的尺寸和相对尺寸扩大了，并且相同的附图标记在全文中指相同元件。
应当理解当元件或层被称为在另一元件或层“上”或“连接到”它们时，元件或层能够直接在其它元件或层上或与之直接连接，或者其间存在居间元件或层。相反，当元件被称为“直接在”另一元件或层上或“直接连接到”它们时，没有居间元件或层存在。这里使用时，词语“和/或”包括关联的所列条目的一个或更多的任意和所有组合。
这里使用的术语仅为描述特定实施例并且无意限制本发明。这里使用时，单数形式“一”和“所述”也有意包括复数形式，除非上下文清楚地另外表示。还将理解在本说明书中使用时，术语“包括”和/或“由…组成”确定所列特征、整体、步骤、操作、元件、和/或部件的存在，但不排除一个或更多其它特征、整体、步骤、操作、元件、部件、和/或其群组的存在或添加。
本发明的实施例在这里参照本发明的理想化实施例(和中间结构)的示意图来描述。这样，可以预期由于例如制造技术和/或容差导致的示意图形状的变化。因此，本发明的实施例不应解释为局限于这里示出的区域的特定形状而应该包括由于例如制造导致的形状的偏差。另外，没有详细描述公知的功能或构造，因为不必要的细节会使本发明不分明。
现在参照图2，示出了根据本发明的半导体器件的示例性实施例。半导体器件通常包括衬底110、栅极氧化物层120、多个金属层130、和材料层140。
衬底110可以为硅(Si)衬底。
栅极氧化物层120保护衬底110，并且从上部部件电隔离衬底110。栅极氧化物层120可由SiO2和/或具有高介电常数(下文“高k电介质材料”)的材料形成。这里使用时，高k电介质材料具有大于或等于大约3.9的介电常数。具有大于或等于大约3.9的介电常数的示例性材料为包括铪(Hf)、锆(Zr)、铝(Al)、钛(Ti)、镧(La)、钇(Y)、钆(Gd)和钽(Ta)的成分。栅极氧化物层120可包括SiO2和含有上述高k材料中的一种或更多的金属氧化物。栅极氧化物层120可包括上述材料和/或氮化物的组合。栅极氧化物层120可使用诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、和外延的膜处理技术沉积。
金属层130可包括第一金属层131、第二金属层132、和第三金属层133，并且当与材料层140一起时可用作栅极电极。更具体地，第一金属层131在栅极氧化物层120上沉积，并且由具有与栅极氧化物层120的材料(如，栅极氧化物层120的高k电介质材料)公共的元素的材料形成。例如，如果栅极氧化物层120由铪硅氧化物层(HfSiO)形成，第一金属层131可由具有铪和/或硅的材料形成，诸如铪氮化物(HfN)。因此，界面层的形成能够通过控制发生在栅极氧化物层120和第一金属层131之间的化学反应的类型来减少。随着界面层的厚度被减小，电容等效氧化物厚度(CET)特性得到改善，并且在半导体器件内有更少的电流泄漏。
第一金属层131可包括选自锆氮化物(ZrN)、铝氮化物(AlN)、钛氮化物(TiN)、镧氮化物(LaN)、钇氮化物(YN)、钆氮化物(GdN)和钽氮化物(TaN)组成的组中的一种或更多。供选地，第一金属层131可包括选自锆氮化物(ZrN)、铝氮化物(AlN)、钛氮化物(TiN)、镧氮化物(LaN)、钇氮化物(YN)、钆氮化物(GdN)和钽氮化物(TaN)组成的组中的一种或更多，与含硅成分和/或含铝成分结合。在示例性实施例中，第一金属层131具有大约1到100埃(
Figure A20071000672700071
)的平均厚度。
第二金属层132可在第一金属层131上沉积。第二金属层132可由具有好的热稳定性的材料形成以使发生在第一金属层131和第三金属层133之间的任何化学反应能够被控制。在示例性实施例中，第二金属层132可由铝氮化物(AlN)形成。然而，第二金属层132可包括一种或更多的金属氮化物，其中金属元素选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铝(Al)、铪(Hf)、镧(La)、钆(Gd)、钇(Y)、镨(Pr)、镝(Dy)、铒(Er)和锆(Zr)组成的组。供选地，第二金属层132可包括一种或更多的金属氮化物，其中金属元素选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铝(Al)、铪(Hf)、镧(La)、钆(Gd)、钇(Y)、镨(Pr)、镝(Dy)、铒(Er)和锆(Zr)组成的组，与含硅成分和/或含铝成分结合。在示例性实施例中，第二金属层132具有大约1到约100埃( )的平均厚度。
第三金属层133可在第二金属层132上沉积。在示例性实施例中，第三金属层133由铪氮化物(HfN)形成。然而，第三金属层133可包括一种或更多的金属和/或一种或更多的金属氮化物，其中金属选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铝(Al)、铪(Hf)和锆(Zr)组成的组。供选地，第三金属层133可由一种或更多的金属和/或一种或更多的金属氮化物形成，其中金属选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铝(A1)、铪(Hf)和锆(Zr)组成的组，与含硅成分和/或含铝成分结合。在示例性实施例中，第三金属层133具有大约1到1000埃(
Figure A20071000672700082
)的平均厚度。
与栅极氧化物层120类似，栅极电极的第一金属层131、第二金属层132和第三金属层133可独立地通过PVD、CVD，或者外延沉积。
材料层140具有好的导电性，并且可在金属层130上沉积以使材料层140和金属层130的结构可用作栅极电极。材料层140可使用多晶硅(Poly-Si)、钨(W)、钨氮化物(WN)和钨硅化物(WSi)中的一种。例如，当由多晶硅(Poly-Si)形成时，材料层140可以MIPS(金属插入多晶硅堆叠)结构形成。
下文中，本发明将参照下述例子更详细地解释。然而给出的这些例子目的为了说明目的而不是用以限制本发明的范围。
根据本发明的半导体器件的示例性实施例的特性通过与其它技术对比将变得更加明显。在第一个对比性的例子中，由单金属层和多晶硅形成的栅极电极沉积在由HfSiO形成的栅极氧化物层上。单金属层由TaN形成，并且具有大约40
Figure A20071000672700083
的厚度。
在第二个对比性的例子中，由单金属层(HfN)和多晶硅形成的栅极电极沉积在由HfSiO形成的栅极氧化物层上。金属层(HfN)的厚度大约为40
Figure A20071000672700091
在第三个对比性的例子中，由三个金属层和多晶硅形成的栅极电极沉积在由HfSiO形成的栅极氧化物层上。在这个例子中，第一金属层由TaN形成并且具有大约20 的厚度，第二金属层由AlN形成并且具有大约10
Figure A20071000672700093
的厚度，第三金属层由TaN形成并且具有大约20
Figure A20071000672700094
的厚度。
第四个例子是根据本发明的半导体器件的示例性实施例，其中由三个金属层和多晶硅形成的栅极电极沉积在由HfSiO形成的栅极氧化物层上。在这个例子中，第一金属层由HfN形成，其具有和栅极氧化物层材料共同的金属元素。由HfN形成的第一金属层具有大约20
Figure A20071000672700095
的厚度，第二金属层由AlN形成并且具有大约10
Figure A20071000672700096
的厚度，第三金属层由TaN形成并且具有大约20
Figure A20071000672700097
的厚度。
第一到第四例子的成分列表如下：
表1
Figure A20071000672700098
图3A是根据表1中示出的各例子的半导体器件的C-V特性的图形表示。纵轴是电容，并且横轴为电压水平。半导体器件的C-V特性根据电压水平可分为积累区(accumulation area)、耗尽区(depletion area)、和反型区(inversion area)；在这些区域中，半导体器件的操作在反型区内受影响。
与使用单金属层的第一和第二例子相比，或者与不考虑栅极氧化物层选择用于第一金属层的材料的第三例子相比，根据本发明的示例性半导体器件的第四例子，采用了具有与栅极氧化物层材料共同的金属元素的材料用于第一金属层，并且对半导体器件提供更高电容。
图3B是表1中所列的半导体器件的泄漏电流密度-电压特性的图形表示。纵轴为泄漏电流密度，横轴为电压水平。如图3B所示，通过形成根据本发明的第一金属层131，在栅极氧化物层120和第一金属层131之间的界面层的产生减少，并且泄漏电流密度减小。
图3C是表1中所列的半导体器件在特定电压下的泄漏电流和CET特性的图形表示。如图3C所示，通过彼此之上堆叠多个金属层，并根据本发明形成它们中的一个为接触栅极氧化物层，CET得到改善并且泄漏电流密度减少。结果，从该半导体器件中可预期改善的绝缘。
如上所述，根据本发明的示例性实施例，栅极电极通过在栅极氧化物层上堆叠多个金属层形成，其中接触栅极氧化物层的金属层由具有与栅极氧化物层的材料共同的金属元素的材料形成。因此，栅极氧化物层和金属层之间的任何反应被控制，CET得到改善，并且泄漏电流减少。结果，可提供具有改进的绝缘的半导体器件。
尽管本发明参照前面的示例性实施例进行了描述，这些示例性实施例不是用来限制本发明的范围。因此，本领域技术人员将理解，在所附权利要求定义的本发明的精神和范围内的可进行各种变化和改动。

Claims (17)

1.一种半导体器件，包括
衬底；
栅极氧化物层，其沉积在所述衬底上，并且由高k电介质材料形成；
第一金属层，其沉积在所述栅极氧化物层上，并且由所述栅极氧化物层的所述高k电介质材料的金属的氮化物形成；
第二金属层，其沉积在所述第一金属层上；
第三金属层，其沉积在所述第二金属层上；及
材料层，其沉积在所述第三金属层上，其中所述材料层与所述第一。第二、和第三金属层一起形成栅极电极。
2.如权利要求1的半导体器件，其中所述栅极氧化物层由SiO2和/或具有大于或等于大约3.9的介电常数的材料形成。
3.如权利要求2的半导体器件，其中所述栅极氧化物层还包括氮化物。
4.如权利要求1的半导体器件，其中所述第一金属层由选择HfN、ZrN、AlN、TiN、LaN、YN、GdN和TaN组成的组中的一种或更多成分形成。
5.如权利要求4的半导体器件，其中所述第一金属层还包括含硅成分或者含铝成分。
6.如权利要求1的半导体器件，其中所述第二金属层由包含选自W、Mo、Ti、Ta、Al、Hf、La、Gd、Y、Pr、Dy、Er和Zr构成的组的一种或更多元素的金属氮化物形成。
7、如权利要求6的半导体器件，其中所述第二金属层还包括含硅成分或含铝成分。
8.如权利要求1的半导体器件，其中所述第三金属层由金属和/或金属氮化物形成，包含选自W、Mo、Ti、Ta、Al、Hf和Zr构成的组的一种或更多元素。
9.如权利要求8的半导体器件，其中所述第三金属层还包括含硅成分或含铝成分。
10.如权利要求1的半导体器件，其中所述栅极氧化物层由HfSiO形成并且所述第一金属层由HfN形成。
11.如权利要求1的半导体器件，其中所述第二金属层由AlN形成并且第三金属层由TaN形成。
12.如权利要求1的半导体器件，其中所述第一金属层具有大约1埃到大约100埃的平均厚度。
13.如权利要求1的半导体器件，其中所述第二金属层具有大约1埃到大约100埃的平均厚度。
14.如权利要求1的半导体器件，其中所述第三金属层具有大约1埃到大约1000埃的平均厚度。
15.如权利要求1的半导体器件，其中沉积在所述第三金属层上的所述材料层由多晶硅、W、WN和WSi之一形成。
16.一种方法，包括：
在衬底上沉积包括高k电介质的栅极氧化物层；
在所述栅极氧化物层上沉积第一金属层，其中所述第一金属层由所述栅极氧化物层的所述高k电介质材料的金属的氮化物形成；
在所述第一金属层上沉积至少再一金属层；及
在所述至少再一金属层上沉积材料层，其中所述材料层与所有的所述金属层一起形成栅极电极。
17.如权利要求16的方法，其中在所述第一金属层上沉积至少再一金属层包括：
在所述第一金属层上沉积第二金属层；及
在所述第二金属层上沉积第三金属层。
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SE01 Entry into force of request for substantive examination
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WD01 Invention patent application deemed withdrawn after publication

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