CN102104024A - 一种制作CMOSFETs器件结构的方法 - Google Patents
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Abstract
本发明公开了一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法。该方法是在多层高k栅介质层内部沉积数层带电导电层，该数层带电导电层之间会在高K介质内部形成电压降分布，利用该电压降分布来调节CMOSFETs器件的阈值电压。利用本发明，在几乎不增加器件的等效氧化层厚度的情况下，可以有效地控制CMOSFETs器件的阈值电压。
Description
技术领域
本发明涉及纳米工艺中的CMOS技术领域，尤其涉及一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件结构的方法。
背景技术
作为微电子技术核心的CMOS技术已经成为现代电子产品中的支撑力量。随着CMOS器件特征尺寸的不断减小，作为CMOS器件栅介质材料的SiO2的物理厚度已逐渐临近极限。同时，由多晶硅栅电极引起的多晶硅耗尽效应、过高的栅电阻、掺杂硼原子扩散等问题也变的越来越严重。这些问题都将有待新材料、新工艺、及新器件结构的开发与优化来解决。
Intel共同创始人高登·摩尔说，采用高介电常数栅介质材料和金属栅电极材料，标志着从推出多晶硅栅MOS晶体管以来，晶体管技术的一个最大的突破，具有里程碑作用。高k栅介质材料的引入可以保证在同等等效氧化层厚度(EOT)的情况下，有效地增加栅介质的物理厚度，这可使得隧穿电流得到有效的抑制；金属栅电极材料的引入不仅消除了多晶硅栅电极的耗尽效应和掺杂原子扩散问题，而且还有效地降低了栅电极的电阻，并解决了高k栅介质材料与多晶硅栅之间的不兼容问题。
目前，有关高k栅介质材料的研究已取得了一定的进展。有研究小组报道，通过界面控制和成膜工艺优化，可以获得超薄(EOT：0.5nm，物理厚度：2.4nm)、低漏电流(Jg：10A/cm2)的HfO2高k栅介质绝缘膜。单纯从高k栅介质薄膜制备工艺的角度来说，这一成果已处于国际领先地位。然而通过器件性能测试发现，随着EOT的极度减小(～0.5nm)，平带电压(Vfb)非常明显地向硅的带隙中间值附近偏移，这主要是由于高k栅介质和金属栅电极的兼容性问题和热稳定性问题造成的，并会极大的增加器件的功耗。有研究小组报道，Vfb的异常偏移现象是由于栅电极/高k栅介质间的特殊界面特性造成的，例如，多晶硅栅/HfO2界面处Si-Hf键的形成引起的费米能级钉扎效应、金属栅/高k栅介质界面及高k栅介质/SiO2界面处偶极子的形成引起的费米能级钉扎效应等。显然，金属栅/高k栅介质结构CMOS器件的阈值电压控制技术研究并不只是和金属栅材料本身的功函数有关，而是要把金属栅/高k栅介质结构作为一个整体来研究。要求nMOS和pMOS器件的阈值电压在保持绝对值大致相等的前提下，还要尽可能的降低阈值电压的数值。利用合适的材料和结构来调节有效功函数，进而降低器件阈值电压是目前最直接、可行和有效的方法。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的是提供一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件结构的方法。
(二)技术方案
为达到上述目的，本发明提供了一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，该方法是在多层高k栅介质层内部沉积数层带电导电层，该数层带电导电层之间会在高K介质内部形成电压降分布，利用该电压降分布来调节CMOSFETs器件的阈值电压。
本发明提供的这种制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，具体包括：
步骤1：在已做好前期工艺处理的半导体衬底101上生长第一绝缘界面层102，半导体衬底101被分为左右对称的第一区域和第二区域两个部分；
步骤2：在第一绝缘界面层102上沉积第一绝缘介质层103；
步骤3：在第一绝缘介质层103上沉积一层第一导电层104，并使第一导电层104带电；
步骤4：在第一导电层104上沉积第二绝缘介质层105；
步骤5：在第二绝缘介质层105上淀积第二导电层106，并使得第二导电层106带有与第一导电层104电性相异的电荷；
步骤6：在第二导电层106上沉积第三绝缘介质层107；
步骤7：去除半导体衬底101第二区域上的第一绝缘介质层103、第一导电层104、第二绝缘介质层105、第二导电层106和第三绝缘介质层107，得到第一半导体衬底外延片1；
步骤8：在第一半导体衬底外延片1上沉积第四绝缘介质层203；
步骤9：在第四绝缘介质层203上沉积第三导电层204，并使第三导电层204带电；
步骤10：在第三导电层204上沉积第五绝缘介质层205；
步骤11：在第五绝缘介质层205上淀积第四导电层206，并使得第四导电层206带有与第三导电层204相异的电荷；
步骤12：在第四导电层206上沉积第六绝缘介质层207，得到第二半导体衬底外延片2；
步骤13：对第二半导体衬底外延片2进行化学机械研磨抛光，去除半导体衬底101第一区域上的第四绝缘介质层203、第三导电层204、第五绝缘介质层205、第四导电层206和第六绝缘介质层207，得到第三半导体衬底外延片3，并在第三半导体衬底外延片3上淀积金属栅电极层301；
步骤14：在金属栅电极层301上进行CMOS后续工艺，完成CMOSFETs器件的制成。
上述方案中，所述半导体衬底101为Si衬底、Ge衬底或GaAs衬底。
上述方案中，所述第一绝缘界面层102包括SiO2和SiON。
上述方案中，所述第一绝缘介质层103、第二绝缘介质层105、第三绝缘介质层107、第四绝缘介质层203、第五绝缘介质层205和第六绝缘介质层207均为高k介质层，引入的高k栅介质层为三层或者更多层结构，而且在第一层高k栅介质层上沉积带电导电层，通过带电导电层的引入，可在带电导电层之间形成电压降，通过电压降的极性及大小调节可以有效地控制器件的阈值电压。
上述方案中，所述高k介质层由以下材料中的至少一种构成：HfO2、HfSiOx、HfON、HfSiON、HfAlOx、Al2O3、ZrO2、ZrSiOx、Ta2O5、La2O3、HfLaOx、LaAlOx、LaSiOx、Y2O3、AlN、上述材料的氮化物、上述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、SiNx、SiON、以及上述材料的组合。
上述方案中，所述第一导电层104、第二导电层106、第三导电层204和第四导电层206均为带电导体层，引入的带电导电层为两层或者更多层结构，而且在第一层高k栅介质层上沉积带电导电层，通过带电导电层的引入，可在带电导电层之间形成电压降，通过电压降的极性及大小调节可以有效地控制器件的阈值电压。
上述方案中，所述第一绝缘介质层103、第二绝缘介质层105、第三绝缘介质层107、第四绝缘介质层203、第五绝缘介质层205或第六绝缘介质层207，以及第一导电层104、第二导电层106、第三导电层204或第四导电层206采用物理沉积PVD、化学气相沉积CVD或原子层沉积ALD进行沉积。
上述方案中，所述金属栅电极层301采用一层栅电极结构或多层栅电极结构。
上述方案中，所述金属栅电极层301采用以下材料中的至少一种：TiN、TaN、MoN、HfN、TaAlN、TiAlN、MoAlN、HfAlN、TaYbN、TaErN、TaTbN、TaC、HfC、TaSiC、HfSiC、Pt、Ru、Ir、W、Mo、Re、RuOx、RuTax、HfRux、多晶硅和金属硅化物，及其上述材料的组合。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1)、利用本发明，可以大大提高阈值电压控制范围，充分满足纳米尺度CMOS器件阈值电压的要求。
2)、由于带电导电层材料为导体，几乎不增加等效氧化层厚度。
附图说明
图1至图14是本发明制作利用带电导电层控制阈值电压特性的CMOSFETs器件的工艺流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的制作利用带电导电层控制阈值电压特性的CMOSFETs器件结构的方法，是在CMOSFETs器件的多层高k栅介质层内部插入数层带电导电层，利用该带电导电层在高k栅介质层内部形成的电压降分布来调节器件的阈值电压。具体方法是，在多层高k栅介质层内部沉积数层极薄的带电导电层，该数层带电导电层之间会在高K介质内部形成电压降分布，对于nMOS和pMOS形成不同的电压降方向，利用该电压降分布来调节器件的阈值电压，这样在不明显增加器件EOT的情况下，可以有效地优化CMOS器件的阈值电压。
图1至图14示出了本发明制作利用带电导电层控制阈值电压特性的CMOSFETs器件的工艺流程图，具体包括以下步骤：
步骤1：如图1所示，在已做好前期工艺处理的半导体衬底101上生长第一绝缘界面层102，半导体衬底101被分为左右对称的第一区域和第二区域两个部分；
步骤2：如图2所示，在第一绝缘界面层102上沉积第一绝缘介质层103；
步骤3：如图3所示，在第一绝缘介质层103上沉积一层第一导电层104，并使第一导电层104带电；
步骤4：如图4所示，在第一导电层104上沉积第二绝缘介质层105；
步骤5：如图5所示，在第二绝缘介质层105上淀积第二导电层106，并使得第二导电层106带有与第一导电层104电性相异的电荷；
步骤6：如图6所示，在第二导电层106上沉积第三绝缘介质层107；
步骤7：如图7所示，去除半导体衬底101第二区域上的第一绝缘介质层103、第一导电层104、第二绝缘介质层105、第二导电层106和第三绝缘介质层107，得到第一半导体衬底外延片1；
步骤8：如图8所示，在第一半导体衬底外延片1上沉积第四绝缘介质层203；
步骤9：如图9所示，在第四绝缘介质层203上沉积第三导电层204，并使第三导电层204带电；
步骤10：如图10所示，在第三导电层204上沉积第五绝缘介质层205；
步骤11：如图11所示，在第五绝缘介质层205上淀积第四导电层206，并使得第四导电层206带有与第三导电层204相异的电荷；
步骤12：如图12所示，在第四导电层206上沉积第六绝缘介质层207，得到第二半导体衬底外延片2；
步骤13：如图13所示，对第二半导体衬底外延片2进行化学机械研磨抛光，去除半导体衬底101第一区域上的第四绝缘介质层203、第三导电层204、第五绝缘介质层205、第四导电层206和第六绝缘介质层207，得到第三半导体衬底外延片3，并在第三半导体衬底外延片3上淀积金属栅电极层301；
步骤14：如图14所示，在金属栅电极层301上进行CMOS后续工艺，完成CMOSFETs器件的制成。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，该方法是在多层高k栅介质层内部沉积数层带电导电层，该数层带电导电层之间会在高K介质内部形成电压降分布，利用该电压降分布来调节CMOSFETs器件的阈值电压。
2.根据权利要求1所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，该方法包括：
步骤1：在已做好前期工艺处理的半导体衬底(101)上生长第一绝缘界面层(102)，半导体衬底(101)被分为左右对称的第一区域和第二区域两个部分；
步骤2：在第一绝缘界面层(102)上沉积第一绝缘介质层(103)；
步骤3：在第一绝缘介质层(103)上沉积一层第一导电层(104)，并使第一导电层(104)带电；
步骤4：在第一导电层(104)上沉积第二绝缘介质层(105)；
步骤5：在第二绝缘介质层(105)上淀积第二导电层(106)，并使得第二导电层(106)带有与第一导电层(104)电性相异的电荷；
步骤6：在第二导电层(106)上沉积第三绝缘介质层(107)；
步骤7：去除半导体衬底(101)第二区域上的第一绝缘介质层(103)、第一导电层(104)、第二绝缘介质层(105)、第二导电层(106)和第三绝缘介质层(107)，得到第一半导体衬底外延片(1)；
步骤8：在第一半导体衬底外延片1上沉积第四绝缘介质层(203)；
步骤9：在第四绝缘介质层(203)上沉积第三导电层(204)，并使第三导电层(204)带电；
步骤10：在第三导电层(204)上沉积第五绝缘介质层(205)；
步骤11：在第五绝缘介质层(205)上淀积第四导电层(206)，并使得第四导电层(206)带有与第三导电层(204)相异的电荷；
步骤12：在第四导电层(206)上沉积第六绝缘介质层(207)，得到第二半导体衬底外延片(2)；
步骤13：对第二半导体衬底外延片(2)进行化学机械研磨抛光，去除半导体衬底(101)第一区域上的第四绝缘介质层(203)、第三导电层(204)、第五绝缘介质层(205)、第四导电层(206)和第六绝缘介质层(207)，得到第三半导体衬底外延片(3)，并在第三半导体衬底外延片(3)上淀积金属栅电极层(301)；
步骤14：在金属栅电极层(301)上进行CMOS后续工艺，完成CMOSFETs器件的制成。
3.根据权利要求2所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述半导体衬底(101)为Si衬底、Ge衬底或GaAs衬底。
4.根据权利要求2所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述第一绝缘界面层(102)包括SiO2和SiON。
5.根据权利要求2所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述第一绝缘介质层(103)、第二绝缘介质层(105)、第三绝缘介质层(107)、第四绝缘介质层(203)、第五绝缘介质层(205)和第六绝缘介质层(207)均为高k介质层，引入的高k栅介质层为三层或者更多层结构，而且在第一层高k栅介质层上沉积带电导电层，通过带电导电层的引入，可在带电导电层之间形成电压降，通过电压降的极性及大小调节可以有效地控制器件的阈值电压。
6.根据权利要求5所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述高k介质层由以下材料中的至少一种构成：HfO2、HfSiOx、HfON、HfSiON、HfAlOx、Al2O3、ZrO2、ZrSiOx、Ta2O5、La2O3、HfLaOx、LaAlOx、LaSiOx、Y2O3、AlN、上述材料的氮化物、上述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、SiNx、SiON、以及上述材料的组合。
7.根据权利要求2所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述第一导电层(104)、第二导电层(106)、第三导电层(204)和第四导电层(206)均为带电导体层，引入的带电导电层为两层或者更多层结构，而且在第一层高k栅介质层上沉积带电导电层，通过带电导电层的引入，可在带电导电层之间形成电压降，通过电压降的极性及大小调节可以有效地控制器件的阈值电压。
8.根据权利要求5或7所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述第一绝缘介质层(103)、第二绝缘介质层(105)、第三绝缘介质层(107)、第四绝缘介质层(203)、第五绝缘介质层(205)或第六绝缘介质层(207)，以及第一导电层(104)、第二导电层(106)、第三导电层(204)或第四导电层(206)采用物理沉积PVD、化学气相沉积CVD或原子层沉积ALD进行沉积。
9.根据权利要求2所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述金属栅电极层(301)采用一层栅电极结构或多层栅电极结构。
10.根据权利要求9所述的制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，其特征在于，所述金属栅电极层(301)采用以下材料中的至少一种：TiN、TaN、MoN、HfN、TaAlN、TiAlN、MoAlN、HfAlN、TaYbN、TaErN、TaTbN、TaC、HfC、TaSiC、HfSiC、Pt、Ru、Ir、W、Mo、Re、RuOx、RuTax、HfRux、多晶硅和金属硅化物，及其上述材料的组合。
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| CN2009102427602A Pending CN102104024A (zh) | 2009-12-16 | 2009-12-16 | 一种制作CMOSFETs器件结构的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102104024A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102064111A (zh) * | 2010-12-06 | 2011-05-18 | 复旦大学 | 一种利用等离子体释放费米能级钉扎的方法 |
-
2009
- 2009-12-16 CN CN2009102427602A patent/CN102104024A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102064111A (zh) * | 2010-12-06 | 2011-05-18 | 复旦大学 | 一种利用等离子体释放费米能级钉扎的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20110622 |