CN101002329A - Soi垂直的双极型功率器件 - Google Patents

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Abstract

一种垂直的SOI器件，其适于功率应用，其中器件具有垂直的漂移区和发射极构型，其以根据SOI(绝缘体上的硅)工艺的结构方式借助隔离沟槽来实施。任务是，实现在将功率器件(IGBT器件和二极管器件)集成到基于SOI晶片的电路中时面积的获得。为此，我们推荐一种带有隔离沟槽的SOI器件，该隔离沟槽确定了一个来自漂移区。具有被掩埋的绝缘层，该隔离沟槽延伸直到该绝缘层；具有发射载流子的电极区，其被构造得与该绝缘层相邻接并且与漂移区接触，其中电极区具有带有第一掺杂类型的第一条形区域和带有与第一掺杂类型相反的第二掺杂类型的第二条形区域；具有第一掺杂类型的第一侧壁掺杂，它被设置在该隔离沟槽的第一侧壁上。

Description

SOI垂直的双极型功率器件
本发明涉及一种垂直的SOI器件，它适合于功率应用，例如IGBT(绝缘栅双极晶体管)或者大功率二极管，其中SOI器件具有垂直的漂移区和发射极构型，其以根据SOI(绝缘体上的硅)工艺的结构方式借助隔离沟槽来实施。
由于不仅使用正的载流子而且使用负的载流子，IGBT提供了尤其是在大约600伏特起的较高的电压范围中相比于单极型DMOS晶体管的、在较小的正向电阻(Durchgangswiderstandes)方面的明显的优点。在此，例如与单极型的垂直NDMOS晶体管相比通常附加的正载流子由一个特别构造的背面被发射到该器件中。然而，为了能够控制载流子浓度，需要的是，非常准确地调节出电激活并有效的杂质分布作为所述的背面发射极的深度的函数。
在分立器件的情况下，在晶片加工过程的末尾进行高掺杂的背面发射极的制造。由此，与正面晶片过程以及这里尤其是与高温步骤的不希望的相互影响的程度明显被减少或者被避免，其中在高温步骤中可能会发生背面掺杂的不希望的扩散并且从而发生扩散剖面图的改变或者说背面发射极的电特性的改变。
将这样的垂直IGBT集成到SOI半导体晶片中导致，该背面发射极被设置在晶片体积中。由此，背面发射极通常不再能够在过程末尾被处理，因为例如借助离子注入的、至在其上要构造背面发射极的晶片的较深体积的掺杂与大的缺点相联系并且因此通常被取消。因此，背面发射极通常在过程开始、即在将器件晶片和载体晶片连接成SOI衬底之前被引入。然而在此情况下必须连同考虑用于形成器件的另外的高温步骤，因为它们影响背面发射极的形成。因此，通常横向设置的IGBT被集成在SOI衬底中。在横向的布置中，发射极不再被设置在该体积中，而是被设置在正面上并且因此可以以通常的扩散过程来制造。然而晶体管的横向的布置有如下的缺点，即对相同电阻的晶体管需要比在相应的垂直布置的情况下大的SOI晶片上面积。
垂直的IGBT通常具有经过整个的背面的均匀的掺杂。然而在现有技术中公开了这样的器件，其中背面发射极局部不同地被掺杂。例如由US6,259,123公开了一种结构，其中背面结构由高n掺杂的岛区构成，它们被设置在高p掺杂的连续的区域内部。
由B.Jayant Baliga的“Power Semiconductor Devices”(PWS出版公司，Bosten，1995年)第180页公开了一种二极管结构，其中阳极也被变换地不仅n+导电而且P+导电地实施为背面掺杂。
在所述结构中有利的是，借助光刻技术方法、即基本上借助n+与P+区的面积比可以以比可能地通过控制杂质分布更简单的方式调节发射极效率。由此相应的结构对于实际的半导体制造工艺中的高温步骤显著地不敏感。缺点是，这些发射极结构不被集成在SOI衬底中，因为在SOI衬底的体积中的n+和P+区不同时接触。
因此，本发明的任务在于，实现在将器件和尤其是功率器件、如IGBT器件和二极管器件集成到基于SOI晶片的电路中时面积的获得，即实现垂直的漂移区结构，其中使得至SOI晶片中的集成成为可能。
根据本发明，该任务通过具有隔离沟槽的SOI器件解决，该隔离沟槽确定一个垂直的漂移区，其中该器件还具有一个被掩埋的绝缘层，该隔离沟槽延伸直到该绝缘层。还设置有一个发射载流子的电极区，它与该绝缘层相邻接地被构造并且与该漂移区相接触，其中该电极区具有带有第一掺杂类型的第一条形区域和带有与第一相反的、第二掺杂类型的第二条形区域。还设置有第一掺杂类型的第一侧壁掺杂，它被构造在该隔离沟槽的第一侧壁上，并且还设置有一个第二掺杂类型的第二侧壁掺杂，它被构造在该隔离沟槽的第二侧壁上，其中带有第一侧壁掺杂的第一条形区域和带有第二侧壁掺杂的第二条形区域是接触的。
由此，根据本发明，给出了一种SOI器件结构，在其中具有不同地掺杂的被掩埋的发射极区的垂直的漂移区被这样地构造，使得可实现至SOI硅晶片中的集成，而基本不会如以前的参照所述两种已公开的装置所阐述的那样，由此产生这些实际半导体制造工艺的显著的相互作用对发射极特性的影响。这通过这样的方式实现，即所述被掩埋的发射极结构、即第一和第二条形区域通过相应的侧壁掺杂可从表面出发被电隔离地接触。
以这种方式，可以节约在SOI器件中在半导体晶片上的贵的集成面积，其中尤其是为了漂移区的垂直布置的优点对于该电路的功能总归需要的结构元件、即隔离沟槽也还被用于接触，并且由此提供了总体上有效的SOI结构，它与传统的制造方法好地兼容。
在另一种有利的实施形式中，第一和第二条形区域形成一个连接区。以这种方式实现了半导体面积的进一步的有效的利用。
在另一种有利的实施形式中，第一侧壁和第二侧壁彼此相对并且基本平行。以这种方式，至少对于隔离沟槽的产生接触的侧壁可使用与传统的隔离沟槽布置兼容的形式。
在另一种实施形式中，设置有两个第一和两个第二侧壁。由此，形成一个对于被掩埋的发射极区基本上矩形的结构，使得基本上现存的设计可用于具有相应隔离沟槽的传统的SOI器件。
在另一种实施形式中，每个第一和第二条形区域分别与第一和第二侧壁接触。基于这种结构可实现被掩埋的电极区的高的面积利用，因为由于侧壁的特定的掺杂即使在通过相应的第一和第二区域同时接触时也可实现合适的电连接。
在另一种实施形式中，该绝缘结构具有四个基本上直角地设置的侧壁，及第一和第二条形区域彼此平行并且平行于由这些侧壁所确定的基面的对角线地被设置。借助这种构型，可以实现传统的隔离沟槽结构，其中相应地对角线地(diagonal)设置的条形区域可以实现在同时相应地电接触时可使用的面积的优化利用。
在一个有利的构型中，该器件代表IGBT。在另一个实施形式中，该器件代表二极管。
在借助附图的条件下借助具有两个半导体晶片的实施例阐述并补充说明本发明。
图1是已知的分立的IGBT结构的剖面图，其中背面发射极由n掺杂的岛区构成，这些岛区在较大的面积部分的高p掺杂区内部。
图2是具有被划分为规则地交替的高n掺杂和高p掺杂区域的发射极的IGBT结构；
图3是在SOI晶片的体积中的发射极的接触结构，该发射极具有根据图2的n+区和P+区，其中考虑到导电类型，按照本发明在一个关联沟槽(Relationsgrabens)的相对的侧壁上设置不同的掺杂。
图4是具有该隔离沟槽的被掩埋的发射极区按照图3中的剖面线A-A的视图。
要指出，在图中相同的或相近的元件全部地被分别设置以同样的参考标号。此外，参照前面的附图描述过的相应元件在后面的描述中不再被详细阐述。
图1示出了一个IGBT器件，其在一个带有低n掺杂的Si衬底1中被实现。在该衬底1中设置了一个弱p掺杂的槽区5，在其中构造有强n掺杂的源区以及强p掺杂的槽接触区。在该槽区5和衬底1上构造有一个栅绝缘层3，一个由多晶硅构成的栅电极4紧接着它。在该衬底1的背面上设置有一个连续地构造的p掺杂的背面发射极区21，在其中构造有n+掺杂的岛区22。
图2示出了一个IGBT器件，其也被制造在硅衬底1中，该硅衬底可被用于制造根据本发明的SOI衬底，其中具有在衬底1的背面上的彼此相反的掺杂的条形区域31和32构成相应的电极区。
图3示出了根据本发明的SOI器件的构造，在其中，由条形区域31和32构成的电极区与一个被掩埋的绝缘层42相邻接地被设置。该绝缘层42被构造在衬底41上，该衬底可以以硅衬底或类似物的形式被设置。此外，该器件还具有隔离沟槽43，它确定了垂直的漂移区46，该漂移区例如可相应于在衬底例如图1和2中的硅衬底中的弱掺杂的硅区。在隔离沟槽43的彼此向着然而相对着的侧壁上构造相应的侧壁掺杂44、45，它们在其掺杂类型上不同并且从而代表彼此相反的导电类型。
在将带有垂直的漂移区的、如IGBT的器件集成到SOI晶片中时，其中发射极结构、即条形区域31和32存在于晶片体积中，如在例如图2中对于衬底1所示出的一样，首先将它们条状地引入第一低n掺杂的硅晶片的表面中。接着，具有在其上制造有绝缘层42的衬底41可与载有发射极结构31和32的半导体晶片1相连接，其中所述绝缘层42例如被设计为氧化层。然后，该晶片结合体(Scheibenverbund)从第一硅晶片1被薄化并且抛光到所需要的程度。接着，进行所有的另外的用于构建集成电路的步骤，如它们在SOI晶片中通常进行的一样，在其中也包括隔离沟槽43的制造。在此，如其例如在图1和2中所描述的一样，用于形成IGBT的相应的结构，即弱p掺杂的槽区5、强n掺杂的源区6、强p掺杂的槽接触区7、栅绝缘层3和栅多晶硅4——如图1和2中所示的——也被制造。如其在图3中示出的一样，n+和P+条31和32的电连接通过隔离沟槽43的不同地掺杂的侧壁掺杂区44和45来实现。当发射极条31和32以合适的方式被对角线地实施并且这些隔离沟槽分别设置有在沟槽的两个侧上在导电类型方面不同的侧壁掺杂时，可实现高的面积利用，其中这些发射极条31和32经过相应的侧壁掺杂区44和45被从器件表面电接触。以这种方式，这些条31和32分别在一侧上与隔离沟槽43的一个相应的侧壁掺杂区44或45接触，即与相同导电类型的一个区域接触。
图4示出了一个具有隔离沟槽43的基本上直角的结构和由隔离沟槽所确定的矩形的基面的相应的面积优化的构型，在基面中这些条形区域31和32基本上与该基本区域的对角线平行地被设置。如果如其在图中所示地一样，在相同的侧壁掺杂的情况下从左上至右下地导向所述条31和32，则这些条的一半不被连接。
在图2至4中所示的SOI器件，该器件在该实施形式中代表IGBT结构，可以基于改善的发射极结构而被实施在SOI晶片上的智能功率电路中。基于漂移区46的垂直定向，在给定的器件正向电阻的情况下可实现小得多的面积需求。
在另一个实施形式中，描述了一种具有至SOI晶片的集成能力的功率元件，其中发射载流子的相关的电极区与垂直的漂移区相邻接地被设置，该电极区由不同导电类型的条形区域构成，并且该电极区在有源的半导体层的体积中与SOI布置的绝缘的层相邻接，其中这些区域具有至表面上的接触的电连接。
该器件的特点在于，在导电类型方面不同地掺杂的条形区域从晶片的表面出发通过隔离沟槽的相应地不同的侧壁掺杂进行电连接，其中电的线路这样被制造，即一个沟槽区段的两个相对的侧壁被这样掺杂，使得所述一侧具有与所述另一侧相反的导电类型并且器件的条形区域被这样地定向，使得每个所述区域在一侧上连接着相同导电类型的隔离沟槽区并且在另一侧上碰到相反的导电类型的区域。
在此，有利地涉及IGBT，其中被掩埋的发射极的条形区域相对于矩形地或者直角地延伸的隔离沟槽对角线地被设置并且被具有相应的沿着隔离沟槽的相互的界限的侧壁掺杂区接触。
在一种另外的实施形式中，所述功率器件为一个二极管。
几个参考标号
垂直的漂移区46，漂移区域  46
栅多晶硅                  4
绝缘层                    3
强p掺杂的槽接触区         7
n掺杂的源区               6
条形区域                  31和32
隔离沟槽                  43

Claims (8)

1.SOI器件，它具有
一个隔离沟槽(43)，该隔离沟槽确定了一个垂直的漂移区(46)，
一个被掩埋的绝缘层(42)，该隔离沟槽(43)延伸直到该绝缘层(42)，
一个发射载流子的电极区(31，32)，它被构造得与该绝缘层(42)相邻接并且与该漂移区(46)接触，其中该电极区(31，32)具有带有第一掺杂类型的第一条形区域(31)和带有与第一掺杂类型相反的第二掺杂类型的第二条形区域(32)，
所述第一掺杂类型的一个第一侧壁掺杂(44)，它被设置在该隔离沟槽(43)的一个第一侧壁上，
所述第二掺杂类型的一个第二侧壁掺杂(45)，它被设置在该隔离沟槽(43)的一个第二侧壁上，
其中带有所述第一侧壁掺杂(44)的这些第一条形区域(31)和带有所述第二侧壁掺杂(45)的这些第二条形区域(32)是接触的。
2.根据权利要求1的SOI器件，其特征在于，这些第一和第二条形区域形成一个连接区。
3.根据权利要求2的SOI器件，其特征在于，所述隔离沟槽，所述第一侧壁和所述第二侧壁彼此相对并且基本上彼此平行。
4.根据权利要求3的SOI器件，其特征在于，设置有两个第一和两个第二侧壁。
5.根据权利要求1的SOI器件，其特征在于，这些第一和第二条形区域的每个分别与该第一和该第二侧壁接触。
6.根据权利要求5的SOI器件，其特征在于，该隔离沟槽具有四个基本上直角地设置的侧壁，这些第一和第二条形区域彼此平行并且平行于一个由这些侧壁所确定的基面的对角线地延伸。
7.根据权利要求1至6中至少之一的SOI器件，其特征在于，该器件包括一个IGBT。
8.根据权利要求1至6中至少之一的SOI器件，其特征在于，该器件包括一个二极管。
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