CN112201688A - 逆导型igbt芯片 - Google Patents

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Abstract

本公开提供一种逆导型IGBT芯片，包括第一导电类型衬底；若干间隔设置于所述衬底下方且与所述集电区相邻接的第一导电类型短路区；其中，所述短路区位于以芯片中心为中心的第一预设范围外；在所述第一预设范围外且于第二预设范围内，所述短路区的总面积与所述集电区的面积的比值为第一预设阈值；在所述第二预设范围外且于第三预设范围内，所述短路区的总面积与所述集电区的面积的比值为第二预设阈值；在所述第三预设范围外且于所述芯片边缘范围内，所述短路区的总面积与所述集电区的面积的比值为第三预设阈值。不仅解决了逆导型IGBT芯片的初次和二次电压折回现象，还降低了芯片的终端区的注入效率，从而降低了器件的高温漏电流。

Description

逆导型IGBT芯片
技术领域
本公开涉及半导体器件技术领域，具体涉及一种逆导型IGBT芯片。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)芯片，无逆向导通能力，所以在实际应用时，通常需要反并联相应规格的快速恢复二极管(FastRecovery Diode,FRD)以做续流保护，一般会将IGBT与FRD封装成一个模块，这样会造成封装成本、模块面积以及芯片散热等方面的问题。因此为改进这一缺陷、降低成本、提高芯片功率密度，通常将IGBT和FRD通过工艺集成到一个芯片上，形成逆导型IGBT。
传统的逆导型IGBT 100的结构如图1所示，包括衬底101、漂移层102、集电区103和短路区104，其中，漂移层102包括元胞区1021和终端区1022。在正向导通初期由于集电区和衬底之间的PN结短路，集电区不能向漂移层注入空穴，所以此时体内只有电子电流，导通电阻非常大，器件工作在垂直双扩散金属氧化物半导体场效应晶体管(Vertical Double-diffused Metal Oxide Semiconductor Field Effect Transistor，VDMOS)模式下，随着电压的增加，PN结正偏，集电区开始向漂移层注入空穴，形成电导调制，器件工作在IGBT模式，从而出现电流逐渐增大而电压却降低的现象，即电压折回(snap-back)现象，甚至出现二次电压折回现象。
发明内容
针对上述问题，本公开提供了一种逆导型IGBT芯片，解决了现有技术中逆导型IGBT芯片存在电压回折现象的技术问题。
本公开提供一种逆导型IGBT芯片，包括：
第一导电类型衬底；
位于所述衬底上方的第一导电类型漂移层；其中，所述漂移层包括元胞区和位于所述元胞区周围的终端区；
位于所述衬底下方的第二导电类型集电区；
若干间隔设置于所述衬底下方且与所述集电区相邻接的第一导电类型短路区；
其中，所述短路区位于以芯片中心为中心的第一预设范围外；在所述第一预设范围外且于以所述芯片中心为中心的第二预设范围内，所述短路区的总面积与所述集电区的面积的比值为第一预设阈值；在所述第二预设范围外且于以所述芯片中心为中心的第三预设范围内，所述短路区的总面积与所述集电区的面积的比值为第二预设阈值；在所述第三预设范围外且于所述芯片边缘范围内，所述短路区的总面积与所述集电区的面积的比值为第三预设阈值；所述第一预设阈值小于所述第二预设阈值，所述第二预设阈值小于所述第三预设阈值。
根据本公开的实施例，优选地，
所述第一预设范围的尺寸被选择成能够消除所述芯片的初次电压折回现象；
所述第二预设范围和第三预设范围的尺寸，以及所述第一预设阈值、所述第二预设阈值和所述第三预设阈值的大小被选择成能够消除所述芯片的二次电压折回现象。
根据本公开的实施例，优选地，
所述芯片为正方形芯片；
所述第一预设范围、所述第二预设范围和所述第三预设范围为正方形。
根据本公开的实施例，优选地，
所述第一预设范围的边长通过以下计算式计算：
Figure BDA0002649173940000021
其中，a为所述第一预设范围的边长，W为所述第一预设范围的边长的一半，C为常数，C为
Figure BDA0002649173940000022
至
Figure BDA0002649173940000023
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的边长通过以下计算式计算：
Figure BDA0002649173940000024
其中，b为所述第二预设范围的边长，X为所述芯片的边长的一半；
所述第三预设范围的边长通过以下计算式计算：
Figure BDA0002649173940000025
其中，c为所述第三预设范围的边长。
根据本公开的实施例，优选地，
所述第一预设范围的边长通过以下计算式计算：
Figure BDA0002649173940000031
其中，a为所述第一预设范围的边长，W为所述第一预设范围的边长的一半，C为常数，C为
Figure BDA0002649173940000032
至
Figure BDA0002649173940000033
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的边长通过以下计算式计算：
Figure BDA0002649173940000034
其中，b为所述第二预设范围的边长，X为所述芯片的边长的一半；
所述第三预设范围的边长通过以下计算式计算：
Figure BDA0002649173940000035
其中，c为所述第三预设范围的边长。
根据本公开的实施例，优选地，
所述芯片为正方形芯片；
所述第一预设范围、所述第二预设范围和所述第三预设范围为圆形。
根据本公开的实施例，优选地，
所述第一预设范围的半径通过以下计算式计算：
Figure BDA0002649173940000036
其中，W为所述第一预设范围的半径，C为常数，C为
Figure BDA0002649173940000037
至
Figure BDA0002649173940000038
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的半径通过以下计算式计算：
Figure BDA0002649173940000039
其中，b为所述第二预设范围的半径，X为所述芯片的边长的一半；
所述第三预设范围的半径通过以下计算式计算：
Figure BDA00026491739400000310
其中，c为所述第三预设范围的半径。
根据本公开的实施例，优选地，
所述第一预设范围的半径通过以下计算式计算：
Figure BDA0002649173940000041
其中，W为所述第一预设范围的半径，C为常数，C为
Figure BDA0002649173940000042
至
Figure BDA0002649173940000043
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的半径通过以下计算式计算：
Figure BDA0002649173940000044
其中，b为所述第二预设范围的半径，X为所述芯片的边长的一半；
所述第三预设范围的半径通过以下计算式计算：
Figure BDA0002649173940000045
其中，c为所述第三预设范围的半径。
根据本公开的实施例，优选地，所述第一预设阈值为0.1至0.3。
根据本公开的实施例，优选地，
所述第二预设阈值为：
s＝K×r；
其中，s为所述第二预设阈值，K为常数，K为1.1至2.0，r为所述第一预设阈值；
所述第三预设阈值为：
t＝K2×r；
其中，t为所述第三预设阈值。
采用上述技术方案，至少能够达到如下技术效果：
(1)通过在芯片中心位置设置大面积的集电区，使得器件在导通初期电流电压很小的条件下就可以导通，从而有效消除初次电压折回现象；
(2)通过合理设计不同预设范围的尺寸及其对应的短路区与集电区的面积比值的大小，可以保证导通过程中空穴注入区连续扩展，从而消除二次电压折回现象，还能控制器件中IGBT部分与FRD部分的比例，从而降低器件在不同工作模式(IGBT模式和FRD模式)下的总损耗，改善器件的安全工作区和皮实性；
(3)芯片终端区(靠近芯片边缘位置)下方对应位置处短路区总面积的增大，可以有效降低阳极注入效率，减少寄生的PNP晶体管，降低双极增益，从而降低器件的高温漏电，提升器件可靠性。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是传统的沟槽栅结构的逆导型IGBT芯片的剖面结构和背面结构示意图；
图2是本公开一示例性实施例示出的一种逆导型IGBT芯片的背面结构示意图；
图3是本公开一示例性实施例示出的另一种逆导型IGBT芯片的背面结构示意图；
图4是本公开一示例性实施例示出的另一种逆导型IGBT芯片的背面结构示意图；
图5是本公开一示例性实施例示出的另一种逆导型IGBT芯片的背面结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。
为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
实施例一
如图2所示，本公开实施例提供一种逆导型IGBT芯片200，包括衬底(图中未示出)、漂移层(图中未示出)、集电区201和短路区202。
逆导型IGBT芯片200为正方形芯片。
示例性地，衬底为第一导电类型的碳化硅衬底，当第一导电类型为N型时，掺杂的离子可以为氢、磷、锶或者硫。
漂移层为第一导电类型的漂移层，位于衬底上方。根据芯片耐压能力不同，调整漂移层的离子掺杂浓度和厚度。
漂移层包括元胞区(图中未示出)和终端区(图中未示出)，终端区位于元胞区周围。
集电区201为第二导电类型的集电区201，集电区201设置于衬底下方。
短路区202为第一导电类型的短路区202，若干短路区202间隔设置于衬底下方，且集电区201和短路区202相邻接。短路区202的形状为圆形、正多边形或长方形，短路区202的尺寸小于200μm。
短路区202位于以芯片中心O为中心的第一预设范围203外，即第一预设范围203内(即区域①)没有短路区202。
在第一预设范围203外且于以芯片中心O为中心的第二预设范围204内(即区域②)，短路区202的总面积与集电区201的面积的比值为第一预设阈值r。
在第二预设范围204外且于以芯片中心O为中心的第三预设范围205内(即区域③)，短路区202的总面积与集电区201的面积的比值为第二预设阈值s。
在第三预设范围205外且于芯片边缘206范围内(即区域④)，短路区202的总面积与集电区201的面积的比值为第三预设阈值t。
第一预设阈值r小于第二预设阈值s，第二预设阈值s小于第三预设阈值t，即第一预设阈值r＜第二预设阈值s＜第三预设阈值t。
具体的，第一预设范围203的尺寸被选择成能够消除芯片的初次电压折回现象。第二预设范围204和第三预设范围205的尺寸，以及第一预设阈值、第二预设阈值和第三预设阈值的大小被选择成能够消除芯片的二次电压折回现象。
本实施例中，第一预设范围203、第二预设范围204、第三预设范围205均为正方形。
第一预设范围203的边长通过以下计算式计算：
Figure BDA0002649173940000071
其中，a为第一预设范围203的边长，W为第一预设范围203的边长的一半，C为常数，C为
Figure BDA0002649173940000072
至
Figure BDA0002649173940000073
L为芯片的厚度，Q为衬底的离子注入剂量(单位为cm-2)，ND为漂移层的离子掺杂浓度(单位为cm-3)。这个尺寸的第一预设范围203可以消除芯片导通过程中的初次电压折回现象。设置于芯片中心O位置的大面积的集电区201(无短路区202)，形成主IGBT区(即pilot(引导)区)这样，在导通初期，主IGBT区首先导通，产生电导调制，电流密度增大，使得器件在导通初期电流电压很小的条件下就可以导通，从而有效消除初次电压折回现象。
第二预设范围204的边长通过以下计算式计算：
Figure BDA0002649173940000074
其中，b为第二预设范围204的边长，X为芯片的边长的一半。
第三预设范围205的边长通过以下计算式计算：
Figure BDA0002649173940000081
其中，c为第三预设范围205的边长。
也就是说，本实施例中，第一预设范围203至第二预设范围204的距离，第二预设范围204至第三预设范围205的距离，以及第三预设范围205至芯片边缘206的距离是相等的。
第一预设阈值r(即区域②中短路区202的总面积与集电区201的面积的比值)为0.1至0.3。
第二预设阈值s(即区域③中短路区202的总面积与集电区201的面积的比值)为：
s＝K×r；
其中，s为第二预设阈值，K为常数，K为1.1至2.0，r为第一预设阈值。
第三预设阈值t(即区域④中短路区202的总面积与集电区201的面积的比值)为：
t＝K2×r；
其中，t为第三预设阈值。
也就是说，从区域②、区域③至区域④，短路区202的总面积与集电区201的面积的比值是成比例增加的。
本实施例中通过合理设计不同预设范围的尺寸和预设阈值(短路区202与集电区201面积的比值)的大小，可以保证导通过程中空穴注入区连续扩展，从而消除二次电压折回现象(空穴注入区的突变式扩展导致的)的同时，还能控制器件中IGBT部分与FRD部分的比例，从而降低器件在不同工作模式(IGBT模式和FRD模式)下的总损耗，改善器件的安全工作区和皮实性。
除此之外，第三预设范围205外且于芯片边缘206范围内(即区域④)，短路区202的总面积与集电区201的面积的比值(第三预设阈值t)比中间区域(即区域②和③)的短路区202的总面积与集电区201的面积的比值(第一预设阈值r和第二预设阈值s)大。也就是说，芯片终端区(靠近芯片边缘206位置)下方对应位置处短路区202面积的增大，可以有效降低阳极注入效率，减少寄生的PNP晶体管，降低双极增益，从而降低器件的高温漏电，提升器件可靠性。甚至可以直接在终端下方的集电区域引入短路区202布局，即终端区下方不设置集电区201，只设置短路区202。
在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
本实施例提供一种逆导型IGBT芯片，通过合理且优化的逆导型IGBT芯片的背面结构设计，实现IGBT区域与FRD区域的均匀分布，降低器件在不同工作模式(IGBT模式和FRD模式)下总损耗，改善器件的安全工作区和皮实性。不仅解决了逆导型IGBT芯片的初次电压折回和二次电压折回现象，还降低了逆导型IGBT芯片的终端区的注入效率，从而降低了器件的高温漏电流。
实施例二
如图3所示，本公开实施例提供一种逆导型IGBT芯片300，包括衬底(图中未示出)、漂移层(图中未示出)、集电区301和短路区302。
逆导型IGBT芯片300为正方形芯片。
示例性地，衬底为第一导电类型的碳化硅衬底，当第一导电类型为N型时，掺杂的离子可以为氢、磷、锶或者硫。
漂移层为第一导电类型的漂移层，位于衬底上方。根据芯片耐压能力不同，调整漂移层的离子掺杂浓度和厚度。
漂移层包括元胞区(图中未示出)和终端区(图中未示出)，终端区位于元胞区周围。
集电区301为第二导电类型的集电区301，集电区301设置于衬底下方。
短路区302为第一导电类型的短路区302，若干短路区302间隔设置于衬底下方，且集电区301和短路区302相邻接。短路区302的形状为圆形、正多边形或长方形，短路区302的尺寸小于200μm。
短路区302位于以芯片中心O为中心的第一预设范围303外，即第一预设范围303内(即区域①)没有短路区302。
在第一预设范围303外且于以芯片中心O为中心的第二预设范围304内(即区域②)，短路区302的总面积与集电区301的面积的比值为第一预设阈值r。
在第二预设范围304外且于以芯片中心O为中心的第三预设范围305内(即区域③)，短路区302的总面积与集电区301的面积的比值为第二预设阈值s。
在第三预设范围305外且于芯片边缘306范围内(即区域④)，短路区302的总面积与集电区301的面积的比值为第三预设阈值t。
第一预设阈值r小于第二预设阈值s，第二预设阈值s小于第三预设阈值t，即第一预设阈值r＜第二预设阈值s＜第三预设阈值t。
具体的，第一预设范围303的尺寸被选择成能够消除芯片的初次电压折回现象。第二预设范围304和第三预设范围305的尺寸，以及第一预设阈值、第二预设阈值和第三预设阈值的大小被选择成能够消除芯片的二次电压折回现象。
本实施例中，第一预设范围303、第二预设范围304、第三预设范围305均为正方形。
第一预设范围303的边长通过以下计算式计算：
Figure BDA0002649173940000101
其中，a为第一预设范围303的边长，W为第一预设范围303的边长的一半，C为常数，C为
Figure BDA0002649173940000102
至
Figure BDA0002649173940000103
L为芯片的厚度，Q为衬底的离子注入剂量(单位为cm-2)，ND为漂移层的离子掺杂浓度(单位为cm-3)。这个尺寸的第一预设范围303可以消除芯片导通过程中的初次电压折回现象。设置于芯片中心O位置的大面积的集电区301(无短路区302)，形成主IGBT区(即pilot(引导)区)这样，在导通初期，主IGBT区首先导通，产生电导调制，电流密度增大，使得器件在导通初期电流电压很小的条件下就可以导通，从而有效消除初次电压折回现象。
第二预设范围304的边长通过以下计算式计算：
Figure BDA0002649173940000104
其中，b为第二预设范围304的边长，X为芯片的边长的一半。
第三预设范围305的边长通过以下计算式计算：
Figure BDA0002649173940000105
其中，c为第三预设范围305的边长。
也就是说，本实施例中，第一预设范围303至第二预设范围304的距离，第二预设范围304至第三预设范围305的距离，以及第三预设范围305至芯片边缘306的距离是逐渐减小的。
第一预设阈值r(即区域②中短路区302的总面积与集电区301的面积的比值)为0.1至0.3。
第二预设阈值s(即区域③中短路区302的总面积与集电区301的面积的比值)为：
s＝K×r；
其中，s为第二预设阈值，K为常数，K为1.1至2.0，r为第一预设阈值。
第三预设阈值t(即区域④中短路区302的总面积与集电区301的面积的比值)为：
t＝K2×r；
其中，t为第三预设阈值。
也就是说，从区域②、区域③至区域④，短路区302的总面积与集电区301的面积的比值是成比例增加的。
本实施例中通过合理设计不同预设范围的尺寸和预设阈值(短路区302与集电区301面积的比值)的大小，可以保证导通过程中空穴注入区连续扩展，从而消除二次电压折回现象(空穴注入区的突变式扩展导致的)的同时，还能控制器件中IGBT部分与FRD部分的比例，从而降低器件在不同工作模式(IGBT模式和FRD模式)下的总损耗，改善器件的安全工作区和皮实性。
除此之外，第三预设范围305外且于芯片边缘306范围内(即区域④)，短路区302的总面积与集电区301的面积的比值(第三预设阈值t)比中间区域(即区域②和③)的短路区302的总面积与集电区301的面积的比值(第一预设阈值r和第二预设阈值s)大。也就是说，芯片终端区(靠近芯片边缘306位置)下方对应位置处短路区302面积的增大，可以有效降低阳极注入效率，减少寄生的PNP晶体管，降低双极增益，从而降低器件的高温漏电，提升器件可靠性。甚至可以直接在终端下方的集电区域引入短路区302布局，即终端区下方不设置集电区301，只设置短路区302。
在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
本实施例提供一种逆导型IGBT芯片，通过合理且优化的逆导型IGBT芯片的背面结构设计，实现IGBT区域与FRD区域的均匀分布，降低器件在不同工作模式(IGBT模式和FRD模式)下总损耗，改善器件的安全工作区和皮实性。不仅解决了逆导型IGBT芯片的初次电压折回和二次电压折回现象，还降低了逆导型IGBT芯片的终端区的注入效率，从而降低了器件的高温漏电流。
实施例三
如图4所示，本公开实施例提供一种逆导型IGBT芯片400，包括衬底(图中未示出)、漂移层(图中未示出)、集电区401和短路区402。
逆导型IGBT芯片400为正方形芯片。
示例性地，衬底为第一导电类型的碳化硅衬底，当第一导电类型为N型时，掺杂的离子可以为氢、磷、锶或者硫。
漂移层为第一导电类型的漂移层，位于衬底上方。根据芯片耐压能力不同，调整漂移层的离子掺杂浓度和厚度。
漂移层包括元胞区(图中未示出)和终端区(图中未示出)，终端区位于元胞区周围。
集电区401为第二导电类型的集电区401，集电区401设置于衬底下方。
短路区402为第一导电类型的短路区402，若干短路区402间隔设置于衬底下方，且集电区401和短路区402相邻接。短路区402的形状为圆形、正多边形或长方形，短路区402的尺寸小于200μm。
短路区402位于以芯片中心O为中心的第一预设范围403外，即第一预设范围403内(即区域①)没有短路区402。
在第一预设范围403外且于以芯片中心O为中心的第二预设范围404内(即区域②)，短路区402的总面积与集电区401的面积的比值为第一预设阈值r。
在第二预设范围404外且于以芯片中心O为中心的第三预设范围405内(即区域③)，短路区402的总面积与集电区401的面积的比值为第二预设阈值s。
在第三预设范围405外且于芯片边缘406范围内(即区域④)，短路区402的总面积与集电区401的面积的比值为第三预设阈值t。
第一预设阈值r小于第二预设阈值s，第二预设阈值s小于第三预设阈值t，即第一预设阈值r＜第二预设阈值s＜第三预设阈值t。
具体的，第一预设范围403的尺寸被选择成能够消除芯片的初次电压折回现象。第二预设范围404和第三预设范围405的尺寸，以及第一预设阈值、第二预设阈值和第三预设阈值的大小被选择成能够消除芯片的二次电压折回现象。
本实施例中，第一预设范围403、第二预设范围404、第三预设范围405均为圆形。
第一预设范围403的半径通过以下计算式计算：
Figure BDA0002649173940000131
其中，W为第一预设范围403的边长的半径，C为常数，C为
Figure BDA0002649173940000132
至
Figure BDA0002649173940000133
L为芯片的厚度，Q为衬底的离子注入剂量(单位为cm-2)，ND为漂移层的离子掺杂浓度(单位为cm-3)。这个尺寸的第一预设范围403可以消除芯片导通过程中的初次电压折回现象。设置于芯片中心O位置的大面积的集电区401(无短路区402)，形成主IGBT区(即pilot(引导)区)这样，在导通初期，主IGBT区首先导通，产生电导调制，电流密度增大，使得器件在导通初期电流电压很小的条件下就可以导通，从而有效消除初次电压折回现象。
第二预设范围404的半径通过以下计算式计算：
Figure BDA0002649173940000134
其中，b为第二预设范围404的半径，X为芯片的边长的一半。
第三预设范围405的半径通过以下计算式计算：
Figure BDA0002649173940000135
其中，c为第三预设范围405的半径。
也就是说，本实施例中，第一预设范围403至第二预设范围404的距离，第二预设范围404至第三预设范围405的距离，以及第三预设范围405至芯片边缘406的距离(最小距离)是相等的。
第一预设阈值r(即区域②中短路区402的总面积与集电区401的面积的比值)为0.1至0.3。
第二预设阈值s(即区域③中短路区402的总面积与集电区401的面积的比值)为：
s＝K×r；
其中，s为第二预设阈值，K为常数，K为1.1至2.0，r为第一预设阈值。
第三预设阈值t(即区域④中短路区402的总面积与集电区401的面积的比值)为：
t＝K2×r；
其中，t为第三预设阈值。
也就是说，从区域②、区域③至区域④，短路区402的总面积与集电区401的面积的比值是成比例增加的。
本实施例中通过合理设计不同预设范围的尺寸和预设阈值(短路区402与集电区401面积的比值)的大小，可以保证导通过程中空穴注入区连续扩展，从而消除二次电压折回现象(空穴注入区的突变式扩展导致的)的同时，还能控制器件中IGBT部分与FRD部分的比例，从而降低器件在不同工作模式(IGBT模式和FRD模式)下的总损耗，改善器件的安全工作区和皮实性。
除此之外，第三预设范围405外且于芯片边缘406范围内(即区域④)，短路区402的总面积与集电区401的面积的比值(第三预设阈值t)比中间区域(即区域②和③)的短路区402的总面积与集电区401的面积的比值(第一预设阈值r和第二预设阈值s)大。也就是说，芯片终端区(靠近芯片边缘406位置)下方对应位置处短路区402面积的增大，可以有效降低阳极注入效率，减少寄生的PNP晶体管，降低双极增益，从而降低器件的高温漏电，提升器件可靠性。甚至可以直接在终端下方的集电区域引入短路区402布局，即终端区下方不设置集电区401，只设置短路区402。
在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
本实施例提供一种逆导型IGBT芯片，通过合理且优化的逆导型IGBT芯片的背面结构设计，实现IGBT区域与FRD区域的均匀分布，降低器件在不同工作模式(IGBT模式和FRD模式)下总损耗，改善器件的安全工作区和皮实性。不仅解决了逆导型IGBT芯片的初次电压折回和二次电压折回现象，还降低了逆导型IGBT芯片的终端区的注入效率，从而降低了器件的高温漏电流。
实施例四
如图5所示，本公开实施例提供一种逆导型IGBT芯片500，包括衬底(图中未示出)、漂移层(图中未示出)、集电区501和短路区502。
逆导型IGBT芯片500为正方形芯片。
示例性地，衬底为第一导电类型的碳化硅衬底，当第一导电类型为N型时，掺杂的离子可以为氢、磷、锶或者硫。
漂移层为第一导电类型的漂移层，位于衬底上方。根据芯片耐压能力不同，调整漂移层的离子掺杂浓度和厚度。
漂移层包括元胞区(图中未示出)和终端区(图中未示出)，终端区位于元胞区周围。
集电区501为第二导电类型的集电区501，集电区501设置于衬底下方。
短路区502为第一导电类型的短路区502，若干短路区502间隔设置于衬底下方，且集电区501和短路区502相邻接。短路区502的形状为圆形、正多边形或长方形，短路区502的尺寸小于200μm。
短路区502位于以芯片中心O为中心的第一预设范围503外，即第一预设范围503内(即区域①)没有短路区502。
在第一预设范围503外且于以芯片中心O为中心的第二预设范围504内(即区域②)，短路区502的总面积与集电区501的面积的比值为第一预设阈值r。
在第二预设范围504外且于以芯片中心O为中心的第三预设范围505内(即区域③)，短路区502的总面积与集电区501的面积的比值为第二预设阈值s。
在第三预设范围505外且于芯片边缘506范围内(即区域④)，短路区502的总面积与集电区501的面积的比值为第三预设阈值t。
第一预设阈值r小于第二预设阈值s，第二预设阈值s小于第三预设阈值t，即第一预设阈值r＜第二预设阈值s＜第三预设阈值t。
具体的，第一预设范围503的尺寸被选择成能够消除芯片的初次电压折回现象。第二预设范围504和第三预设范围505的尺寸，以及第一预设阈值、第二预设阈值和第三预设阈值的大小被选择成能够消除芯片的二次电压折回现象。
本实施例中，第一预设范围503、第二预设范围504、第三预设范围505均为圆形。
第一预设范围503的边长通过以下计算式计算：
Figure BDA0002649173940000151
其中，W为第一预设范围503的半径，C为常数，C为
Figure BDA0002649173940000152
至
Figure BDA0002649173940000153
L为芯片的厚度，Q为衬底的离子注入剂量(单位为cm-2)，ND为漂移层的离子掺杂浓度(单位为cm-3)。这个尺寸的第一预设范围503可以消除芯片导通过程中的初次电压折回现象。设置于芯片中心O位置的大面积的集电区501(无短路区502)，形成主IGBT区(即pilot(引导)区)这样，在导通初期，主IGBT区首先导通，产生电导调制，电流密度增大，使得器件在导通初期电流电压很小的条件下就可以导通，从而有效消除初次电压折回现象。
第二预设范围504的半径通过以下计算式计算：
Figure BDA0002649173940000161
其中，b为第二预设范围504的半径，X为芯片的边长的一半。
第三预设范围505的半径通过以下计算式计算：
Figure BDA0002649173940000162
其中，c为第三预设范围505的半径。
也就是说，本实施例中，第一预设范围503至第二预设范围504的距离，第二预设范围504至第三预设范围505的距离，以及第三预设范围505至芯片边缘506的距离(最小距离)是逐渐减小的。
第一预设阈值r(即区域②中短路区502的总面积与集电区501的面积的比值)为0.1至0.3。
第二预设阈值s(即区域③中短路区502的总面积与集电区501的面积的比值)为：
s＝K×r；
其中，s为第二预设阈值，K为常数，K为1.1至2.0，r为第一预设阈值。
第三预设阈值t(即区域④中短路区502的总面积与集电区501的面积的比值)为：
t＝K2×r；
其中，t为第三预设阈值。
也就是说，从区域②、区域③至区域④，短路区502的总面积与集电区501的面积的比值是成比例增加的。
本实施例中通过合理设计不同预设范围的尺寸和预设阈值(短路区502与集电区501面积的比值)的大小，可以保证导通过程中空穴注入区连续扩展，从而消除二次电压折回现象(空穴注入区的突变式扩展导致的)的同时，还能控制器件中IGBT部分与FRD部分的比例，从而降低器件在不同工作模式(IGBT模式和FRD模式)下的总损耗，改善器件的安全工作区和皮实性。
除此之外，第三预设范围505外且于芯片边缘506范围内(即区域④)，短路区502的总面积与集电区501的面积的比值(第三预设阈值t)比中间区域(即区域②和③)的短路区502的总面积与集电区501的面积的比值(第一预设阈值r和第二预设阈值s)大。也就是说，芯片终端区(靠近芯片边缘506位置)下方对应位置处短路区502面积的增大，可以有效降低阳极注入效率，减少寄生的PNP晶体管，降低双极增益，从而降低器件的高温漏电，提升器件可靠性。甚至可以直接在终端下方的集电区域引入短路区502布局，即终端区下方不设置集电区501，只设置短路区502。
在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
本实施例提供一种逆导型IGBT芯片，通过合理且优化的逆导型IGBT芯片的背面结构设计，实现IGBT区域与FRD区域的均匀分布，降低器件在不同工作模式(IGBT模式和FRD模式)下总损耗，改善器件的安全工作区和皮实性。不仅解决了逆导型IGBT芯片的初次电压折回和二次电压折回现象，还降低了逆导型IGBT芯片的终端区的注入效率，从而降低了器件的高温漏电流。
以上仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。虽然本公开所公开的实施方式如上，但的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种逆导型IGBT芯片，其特征在于，包括：
第一导电类型衬底；
位于所述衬底上方的第一导电类型漂移层；其中，所述漂移层包括元胞区和位于所述元胞区周围的终端区；
位于所述衬底下方的第二导电类型集电区；
若干间隔设置于所述衬底下方且与所述集电区相邻接的第一导电类型短路区；
其中，所述短路区位于以芯片中心为中心的第一预设范围外；在所述第一预设范围外且于以所述芯片中心为中心的第二预设范围内，所述短路区的总面积与所述集电区的面积的比值为第一预设阈值；在所述第二预设范围外且于以所述芯片中心为中心的第三预设范围内，所述短路区的总面积与所述集电区的面积的比值为第二预设阈值；在所述第三预设范围外且于所述芯片边缘范围内，所述短路区的总面积与所述集电区的面积的比值为第三预设阈值；所述第一预设阈值小于所述第二预设阈值，所述第二预设阈值小于所述第三预设阈值。
2.根据权利要求1所述的逆导型IGBT芯片，其特征在于，
所述第一预设范围的尺寸被选择成能够消除所述芯片的初次电压折回现象；
所述第二预设范围和第三预设范围的尺寸，以及所述第一预设阈值、所述第二预设阈值和所述第三预设阈值的大小被选择成能够消除所述芯片的二次电压折回现象。
3.根据权利要求2所述的逆导型IGBT芯片，其特征在于，
所述芯片为正方形芯片；
所述第一预设范围、所述第二预设范围和所述第三预设范围为正方形。
4.根据权利要求3所述的逆导型IGBT芯片，其特征在于，
所述第一预设范围的边长通过以下计算式计算：
Figure FDA0002649173930000011
其中，a为所述第一预设范围的边长，W为所述第一预设范围的边长的一半，C为常数，C为
Figure FDA0002649173930000021
至
Figure FDA0002649173930000022
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的边长通过以下计算式计算：
Figure FDA0002649173930000023
其中，b为所述第二预设范围的边长，X为所述芯片的边长的一半；
所述第三预设范围的边长通过以下计算式计算：
Figure FDA0002649173930000024
其中，c为所述第三预设范围的边长。
5.根据权利要求3所述的逆导型IGBT芯片，其特征在于，
所述第一预设范围的边长通过以下计算式计算：
Figure FDA0002649173930000025
其中，a为所述第一预设范围的边长，W为所述第一预设范围的边长的一半，C为常数，C为
Figure FDA0002649173930000026
至
Figure FDA0002649173930000027
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的边长通过以下计算式计算：
Figure FDA0002649173930000028
其中，b为所述第二预设范围的边长，X为所述芯片的边长的一半；
所述第三预设范围的边长通过以下计算式计算：
Figure FDA0002649173930000029
其中，c为所述第三预设范围的边长。
6.根据权利要求2所述的逆导型IGBT芯片，其特征在于，
所述芯片为正方形芯片；
所述第一预设范围、所述第二预设范围和所述第三预设范围为圆形。
7.根据权利要求6所述的逆导型IGBT芯片，其特征在于，
所述第一预设范围的半径通过以下计算式计算：
Figure FDA0002649173930000031
其中，W为所述第一预设范围的半径，C为常数，C为
Figure FDA0002649173930000032
至
Figure FDA0002649173930000033
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的半径通过以下计算式计算：
Figure FDA0002649173930000034
其中，b为所述第二预设范围的半径，X为所述芯片的边长的一半；
所述第三预设范围的半径通过以下计算式计算：
Figure FDA0002649173930000035
其中，c为所述第三预设范围的半径。
8.根据权利要求6所述的逆导型IGBT芯片，其特征在于，
所述第一预设范围的半径通过以下计算式计算：
Figure FDA0002649173930000036
其中，W为所述第一预设范围的半径，C为常数，C为
Figure FDA0002649173930000037
至
Figure FDA0002649173930000038
L为所述芯片的厚度，Q为所述衬底的离子注入剂量，ND为所述漂移层的离子掺杂浓度；
所述第二预设范围的半径通过以下计算式计算：
Figure FDA0002649173930000039
其中，b为所述第二预设范围的半径，X为所述芯片的边长的一半；
所述第三预设范围的半径通过以下计算式计算：
Figure FDA00026491739300000310
其中，c为所述第三预设范围的半径。
9.根据权利要求2所述的逆导型IGBT芯片，其特征在于，所述第一预设阈值为0.1至0.3。
10.根据权利要求2所述的逆导型IGBT芯片，其特征在于，
所述第二预设阈值为：
s＝K×r；
其中，s为所述第二预设阈值，K为常数，K为1.1至2.0，r为所述第一预设阈值；
所述第三预设阈值为：
t＝K2×r；
其中，t为所述第三预设阈值。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022042481A1 (zh) * 2020-08-25 2022-03-03 株洲中车时代半导体有限公司 逆导型igbt芯片
CN117954482A (zh) * 2023-10-31 2024-04-30 海信家电集团股份有限公司 半导体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4394883A1 (en) * 2022-12-30 2024-07-03 Hitachi Energy Ltd Reverse-conducting insulated gate bipolar transistor and method for producing a reverse-conducting insulated gate bipolar transistor
CN116544231B (zh) * 2023-07-06 2023-09-29 上海埃积半导体有限公司 一种压接式igbt器件结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877352A (zh) * 2009-04-29 2010-11-03 Abb技术有限公司 反向导通半导体器件
US20180226487A1 (en) * 2017-02-09 2018-08-09 Kabushiki Kaisha Toshiba Semiconductor device and electrical apparatus
CN110400834A (zh) * 2019-08-15 2019-11-01 电子科技大学 一种无Snapback效应逆导IGBT及其制造方法
US20200091141A1 (en) * 2018-09-19 2020-03-19 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137472B (zh) * 2011-11-25 2016-06-08 上海华虹宏力半导体制造有限公司 结合快复管的igbt器件制造方法
JP6383971B2 (ja) * 2013-12-27 2018-09-05 良孝 菅原 半導体装置
CN108389902B (zh) * 2018-04-28 2020-06-26 四川大学 一种含有背面槽栅的逆导型igbt
CN109728085B (zh) * 2018-12-29 2021-10-22 安建科技(深圳)有限公司 一种逆导型绝缘栅双极性晶体管
CN112201688B (zh) * 2020-08-25 2023-04-07 株洲中车时代半导体有限公司 逆导型igbt芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877352A (zh) * 2009-04-29 2010-11-03 Abb技术有限公司 反向导通半导体器件
US20180226487A1 (en) * 2017-02-09 2018-08-09 Kabushiki Kaisha Toshiba Semiconductor device and electrical apparatus
US20200091141A1 (en) * 2018-09-19 2020-03-19 Kabushiki Kaisha Toshiba Semiconductor device
CN110400834A (zh) * 2019-08-15 2019-11-01 电子科技大学 一种无Snapback效应逆导IGBT及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022042481A1 (zh) * 2020-08-25 2022-03-03 株洲中车时代半导体有限公司 逆导型igbt芯片
CN117954482A (zh) * 2023-10-31 2024-04-30 海信家电集团股份有限公司 半导体装置

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