CN100565706C - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN100565706C
CN100565706C CNB2007100918051A CN200710091805A CN100565706C CN 100565706 C CN100565706 C CN 100565706C CN B2007100918051 A CNB2007100918051 A CN B2007100918051A CN 200710091805 A CN200710091805 A CN 200710091805A CN 100565706 C CN100565706 C CN 100565706C
Authority
CN
China
Prior art keywords
data
storage unit
bit line
node
reading
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007100918051A
Other languages
English (en)
Other versions
CN101042932A (zh
Inventor
大泽隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN101042932A publication Critical patent/CN101042932A/zh
Application granted granted Critical
Publication of CN100565706C publication Critical patent/CN100565706C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Abstract

本发明涉及一种半导体存储器件，其包括：包括处在电浮动状态的浮动体的存储单元，用来按照浮动体内多数载流子的数目存储数据；接到存储单元的栅极上的字线；接到存储单元上的第一位线，用来发送数据；发送用来检测存储在存储单元内的数据的基准数据的第二位线；分别发送存储在存储单元内的数据和基准数据的第一读出节点和第二读出节点；配置在第一读出节点与第二读出节点之间的第一短路开关；以及在数据读取操作期间向存储单元施加负载电流和放大由于使第一短路开关截断而在第一读出节点与第二读出节点之间产生的电位差的第一触发器。

Description

半导体存储器件
相关申请交叉参考
本申请基于在2006年3月24日提交的在先日本专利申请No.2006-83189，要求该申请的优先权，该申请的全部内容在这里列为参考予以引用。
技术领域
本发明涉及半导体存储器件，并涉及例如用于FBC(浮动体单元)的读出放大器。
背景技术
用于传统FBC-DRAM的读出放大器包括与一对读出节点连接的电流负载电路和CMOS锁存电路。包括电流负载电路和CMOS锁存电路的读出放大器可以有利地保证精确检测数据，即可以有利地针对构成读出放大器的各晶体管间门限电压的不规则性而稳健。然而，由于配置了电流负载电路和CMOS锁存电路两者，读出放大器的电路规模就比较大，这是不利的。读出放大器的大电路规模显著地影响到整个半导体存储器件的尺寸，特别是在读出放大器按位线对配置的情况下更是如此。
此外，这样的读出放大器需要等到读出节点对之间的电位差超过晶体管间门限电压的不规则性。因此，这种读出放大器具有使数据检测速度降低的缺点。
电流负载电路通过读出节点和位线将直通电流加到每个存储单元上，直到充分形成一个信号。这不利地增加了传统读出放大器的电流消耗。
发明内容
按照本发明的一个实施例的半导体存储器件包括：包括处在电浮动状态的浮动体的第一存储单元，用来按照浮动体内多数载流子的数目存储数据；接到第一存储单元的栅极上的字线；接到第一存储单元上的第一位线，用来发送存储在第一存储单元内的数据；发送用来检测存储在第一存储单元内的数据的基准数据的第二位线；分别发送存储在第一存储单元内的数据和基准数据的第一读出节点和第二读出节点；配置在第一读出节点与第二读出节点之间的第一短路开关；以及在数据读取操作期间向第一存储单元施加负载电流和检测由于使第一短路开关截断而在第一读出节点与第二读出节点之间产生的电位差的第一触发器。
按照本发明的另一个实施例的半导体存储器件包括：包括处在电浮动状态的浮动体的第一存储单元，用来按照浮动体内多数载流子的数目存储数据；接到第一存储单元的栅极上的字线；接到第一存储单元上的第一位线，用来发送存储在第一存储单元内的数据；发送用来检测存储在第一存储单元内的数据的基准数据的第二位线；配置在第一位线与第二位线之间的第一短路开关；以及在数据读取操作期间向第一存储单元施加负载电流和检测由于使第一短路开关截断而在第一位线与第二位线之间产生的电位差的第一触发器。
附图说明
图1为按照本发明的第一实施例的FBC存储器件的配置的电路图；
图2为按照第一实施例的每个存储单元MC的结构的剖面图；
图3为按照第一实施例的读出放大器S/Ai的配置的电路图；
图4为示出按照第一实施例的FBC存储器件执行的数据读取操作的定时图；
图5为示出按照第一实施例的FBC存储器件执行的数据写入操作的定时图；
图6为按照第一实施例的变型的读出放大器S/A的电路图；
图7示出了按照第一实施例的变型的读出放大器S/A的操作的定时图；
图8为按照本发明的第二实施例的读出放大器S/A的电路图；
图9为示出按照第二实施例的FBC存储器件执行的数据读取操作的定时图；
图10为按照本发明的第三实施例的读出放大器S/A的电路图；
图11为示出按照第三实施例的FBC存储器件执行的数据读取操作的定时图；
图12为按照本发明的第四实施例的读出放大器S/A的电路图；
图13为按照本发明的第五实施例的FBC存储器件的电路图；
图14为按照第五实施例的读出放大器S/Ai的电路图；
图15为示出按照第五实施例的读出放大器S/A执行的数据读取操作的定时图；
图16为通过将第五实施例与第二实施例组合在一起而得到的读出放大器S/A的配置的电路图；
图17为通过将第五实施例与第三实施例组合在一起而得到的读出放大器S/A的配置的电路图；
图18为通过将第五实施例与第四实施例组合在一起而得到的读出放大器S/A的配置的电路图；
图19为按照本发明的第六实施例的FBC存储器件的配置的电路图；
图20为按照第六实施例的读出放大器S/Ai的配置的电路图；
图21为示出按照第六实施例的读出放大器S/Ai执行的数据读取操作的定时图；
图22为按照第六实施例的变型的读出放大器S/A的电路图；
图23示出了按照第六实施例的变型的读出放大器S/A的操作的定时图；
图24为按照本发明的第七实施例的读出放大器S/Ai的配置的电路图；
图25为示出按照第七实施例的读出放大器S/Ai执行的数据读取操作的定时图；
图26为按照本发明的第八实施例的读出放大器S/Ai的配置的电路图；
图27为示出按照第八实施例的读出放大器S/Ai执行的数据读取操作的定时图；
图28A为按照本发明的第九实施例的读出放大器S/Ai的配置的电路图；
图28B和28C为定时反相器的电路图；以及
图29为示出按照第九实施例的读出放大器S/Ai执行的数据读取操作的定时图。
具体实施方式
下面将结合附图对本发明的实施例进行说明。本发明并不局限于这些实施例。
(第一实施例)
图1为按照本发明的第一实施例的FBC存储器件的配置的电路图。FBC存储器件包括：存储单元MC，读出放大器S/Ai(其中i为整数)(下面也通标为“S/A”)，字线WLLi和WLRi(下面也通标为“WL”)，位线BLLi和BLRi(下面也通标为“BL”)，均衡线EQLL和EQLR(下面也通标为“EQL”)，均衡晶体管TEQL和TEQR(下面也通标为“TEQ”)，基准电位线VREF，基准晶体管TREFL和TREFR(下面也通标为“TREF”)，以及伪字线DWLL和DWLR(下面也通标为“DWL”)。应注意的是，“基准电位”是指在检测数据“1”或“0”时用以与数据“1”或“0”比较的电压。
这些存储单元MC排列成一个矩阵，由这些存储单元MC构成存储单元阵列MCAL和MCAR(下面也通标为“MCA”)。字线WL沿行方向延伸，接到每个存储单元MC的栅极上。在第一实施例中，在读出放大器S/A的左右侧各设置了256根字线。在图1中，读出放大器S/A左侧的字线分别标为WLL0至WLL255，而读出放大器S/A右侧的字线分别标为WLR0至WLR255。位线BL沿列方向延伸，接到每个存储单元MC的源极或漏极上。在读出放大器S/A的左右侧各设置了1024根位线BL。在图1中，读出放大器S/A左侧的位线分别标为BLL0至BLL1023，而读出放大器S/A右侧的位线分别标为BLR0至BLR1023。字线WL和位线BL相互垂直，存储单元MC配置在字线WL与位线BL的相应交点处。行方向和列方向可以互换。
伪字线DWL、基准晶体管TREF和基准电位线VREF用来将基准电位VREF传送给读出放大器。基于基准电位VREF的电流由电流镜施加给每个存储单元MC，而存储在存储单元MC内的数据发送给读出放大器S/A内的读出节点。读出放大器S/A根据读出放大器S/A内数据侧读出节点的电位是高于还是低于基准侧读出节点的电位，确定数据的逻辑值是“0”还是“1”。伪字线DWL与字线WL平行地沿行方向延伸，接到每个基准晶体管TREF的栅极上。在读出放大器S/A的左右侧各设置了一根伪字线DWL。
均衡线EQL接到每个均衡晶体管TEQ的栅极上。每个均衡晶体管TEQ接在每根位线BL与地之间。通过将位线BL接地执行均衡，从而均衡晶体管TEQ使每根位线BL的电位等于地电位。
图2为每个存储单元MC的结构的剖面图。存储单元MC设置在包括支持基底10、BOX层20和SOI层30的SOI基底上。源极60和漏极40设置在SOI层30内。SOI层30内在源极60与漏极40之间形成浮动体50。浮动体50是导电类型与源极60和漏极40相反的半导体。在第一实施例中，存储单元MC为N型FET。由于被源极60、漏极40、BOX层20、栅极绝缘膜70和STI(浅槽隔离)区(未示出)包围，浮动体50处在电浮动状态。FBC存储器可以按照在各存储单元MC的浮动体50内所积累的多数载流子的数目存储数据。
例如，假设存储单元MC为N型MISFET。定义在浮动体50内积累有大量空穴的状态为存储单元MC存储了数据“1”的状态。还定义在浮动体50内积累有少量空穴的状态为存储单元MC存储了数据“0”的状态。
为了将数据“1”写入存储单元MC，在饱和状态下操作存储单元MC。例如，将字线WL偏置到1.5伏和将位线BL偏置到1.5伏。将源极的电压设置为等于地电位GND(0伏)。通过这样设置，在漏极附近就发生冲击电离，从而产生许多电子空穴对。冲击电离所产生的电子传送到漏极，而空穴积累在具有低电位的浮动体内。当在通过冲击电离产生空穴期间所施加的电流等于浮动体与源极之间的pn结处的正向电流时，体电压达到平衡状态。该体电压在平衡状态为0.7伏左右。
为了将数据“0”写入存储单元MC，将位线BL的电位降低到负电压。例如，将位线BL的电位降低到-1.5伏。通过将位线BL的电位降低到负电压的操作，浮动体50与漏极40之间的pn结被显著地正向偏置。浮动体50内所积累的空穴发射给漏极40，从而将数据“0”存储在存储单元MC内。
在数据读取操作中，字线WL以与数据写入操作类似的方式激活，但将位线BL的电位设置为低于在写入数据“1”期间所设置的电位。例如，将字线WL的电位设置到1.5伏，而将位线BL的电位设置到0.2伏。在线性区中操作存储单元MC。存储数据“0”的存储单元MC在门限电压上与存储数据“1”的存储单元MC不同，因为在浮动体50内所积累的空穴的数目不同。通过检测存储单元MC之间的门限电压差别，判别数据是“1”还是“0”。在数据读取操作期间将位线BL的电位设置为低电压的原因如下。如果将位线BL的电压设置为高而使存储单元MC被偏置到饱和状态，在从存储单元MC读取数据“0”时由于冲击电离就会使数据“0”改变为数据“1”。
图3为读出放大器S/Ai的配置的电路图。读出放大器S/Ai接到分别设置在读出放大器S/Ai的左侧和右侧的位线BLLi和BLRi上，并配置成与成对位线BLLi和BLRi相应。因此，在第一实施例中采用的是开放位线配置。这样，在数据读取操作时，成对位线BLLi和BLRi中的一根位线发送数据而另一根位线发送基准数据。
读出放大器S/Ai包括一对读出节点SNLi(下面也通标为“SNL”)和SNRi(下面也通标为“SNR”)。例如，读出节点SNLi为第一读出节点，读出节点SNRi为第二读出节点。读出节点SNL通过用作第一传输门的传输门TGL1接到位线BLL上，通过传输门TGR2接到位线BLR上。读出节点SNR通过用作第二传输门的传输门TGR1接到位线BLR上，通过传输门TGL2接到位线BLL上。
传输门TGL1和TGR1由信号Φt控制成导通或截断。传输门TGL2为一个配置成使一个PMOS晶体管与一个NMOS晶体管并联的CMOS传输门，由信号FBL和BFBL控制成导通或截断。传输门TGR2也是一个CMOS传输门，由信号FBR和BFBR控制成导通或截断。
例如，如果在位线BLL上检测到数据“1”，就将N型存储单元MC的门限电压设置为低电压，从而读出节点SNL的电位成为低于读出节点SNR的电位。为了将数据“1”回写到存储单元MC，必须将高电位加到位线BLL上。因此，通过使传输门TGL2导通，就使处在高电位的读出节点SNR接到位线BLL上。
读出放大器S/A还包括交叉耦合的动态锁存电路(下面也称为“触发器”)FF1和FF2。触发器FF1包括两个p型晶体管TP1和TP2，串联在读出节点SNL与SNR之间。晶体管TP1的栅极接到读出节点SNR上，而晶体管TP2的栅极接到读出节点SNL上。也就是说，晶体管TP1和TP2的栅极分别与读出节点SNR和SNL交叉耦合。触发器FF2包括两个n型晶体管TN1和TN2，串联在读出节点SNL与SNR之间。晶体管TN1的栅极接到读出节点SNR上，而晶体管TN2的栅极接到读出节点SNL上。也就是说，晶体管TN1和TN2的栅极类似地分别与读出节点SNR和SNL交叉耦合。触发器FF1和FF2分别通过激活信号SAP和BSAN驱动。触发器FF1和FF2放大和锁存成对读出节点SNLi和SNRi之间的电位差。
用作短路开关的p型晶体管TP3接在读出节点SNL和SNR之间，受信号BSHORT控制。晶体管TP3在读/写操作前通过将读出节点SNL与SNR相互短路均衡读出节点SNL和SNR的电位。
n型晶体管TN3接在DQ线与读出节点SNL之间，而n型晶体管TN4接在BDQ线与读出节点SNR之间。晶体管TN3和TN4的栅极接到列选择线CSLi(下面也通标为“CSL”)上。DQ线和BDQ线接到DQ缓存器(未示出)上。DQ缓存器在数据读取操作期间暂时存储来自存储单元MC的数据，以将数据输出给外部。此外，DQ缓存器在数据写入操作期间暂时存储来自外部的数据，以将数据发送给读出放大器S/A。因此，列选择线CSL在从外部读数据或将数据写到外部时被激活，从而使读出节点SNL和SNR能接到DQ缓存器上。
应注意的是，按照第一实施例的读出放大器S/A与传统技术不同，它不包括电流镜型的电流负载电路。在第一实施例中，触发器FF1不仅起着包括反馈环路的放大器电路和保存数据的锁存电路的作用，而且还起着向存储单元施加电流的电流负载电路的作用。读出放大器S/A按位线对配置。这意味着为两个存储单元阵列MCA配置了1024个读出放大器S/A。因此，如果使读出放大器S/A的电路规模减小，就可以大大减小整个FBC存储器件的芯片尺寸。
以下，“激活”是指使元件或电路导通或得到驱动，而“去活”是指使元件或电路截断或停止。因此，要注意的是，有时HIGH(高电位电平)信号起着激活信号的作用，而有时LOW(低电位电平)信号起着激活信号的作用。例如，NMOS晶体管通过将它的栅极设置为HIGH而被激活。PMOS晶体管通过将它的栅极设置为LOW而被激活。
图4为示出按照第一实施例的FBC存储器件执行的数据读取操作的定时图。在定时t1前，信号EQLL和EQLR被激活到HIGH，从而使位线BL均衡到地电位。此外，传输门TGL1、TGR1、TGL2和TGR2都被激活，从而使读出节点SNL和SNR接到位线BLL和BLR上。因此，将位线和读出节点预充电到地电位。
在定时t1，通过将信号EQLL和EQLR去活到LOW，结束对位线和读出节点的预充电。同时，信号SAP被激活，从而使构成触发器FF1的晶体管TP1和TP2导通。触发器FF1因此向读出节点SNL和SNR施加电流。在此定时，由于信号BSHORT为激活(LOW)，因此使读出节点SNL与SNR短路。这样，来自触发器FF1的电流同等地施加给读出节点SNL和SNR。结果，使这对读出节点SNLi和SNRi的电位电平从等于存储单元的源极的电位的预充电电位电平升高。此外，在定时t1，传输门TGL2和TGR2被截断。在此定时，传输门TGL1和TGR1保持导通。因此，读出节点SNLi和SLRi分别与位线BLRi和BLLi断开，而与位线BLLi和BLRi保持连接。
在定时t2，选择一根字线和一根伪字线。在第一实施例中，选择读出放大器S/A左侧的存储单元阵列MCAL内的字线WLL0和读出放大器S/A右侧的存储单元阵列MCAR内的伪字线DWLR。通过激活所选择的字线WLL0，就将存储在接到所选择的字线WLL0上的每个存储单元MC内的数据通过用作第一位线的位线BLLi发送给用作第一读出节点的读出节点SNLi。而且，通过激活伪字线DWLR，将基准数据通过用作第二位线的位线BLRi发送给用作第二读出节点的读出节点SNRi。
在定时t1到t3期间，将存储在每个存储单元MC内的数据发送给读出节点SNLi，而将基准数据发送给读出节点SNRi。然而，由于读出节点SNLi与SNRi被短路，读出节点SNLi和SNRi在电位上几乎相等。然而，要注意的是，在定时t2到t3期间由于存储在存储单元MC内的数据在读出节点SNLi和SNRi之间在某种程度上产生电位差，因为晶体管TP3即使在导通时也有寄生电阻。
在成对读出节点SNLi和SNRi之间产生某种程度的电位差后，在定时t3将信号BSHORT去活到HIGH。晶体管TP3因此被截断，从而使读出节点SNLi与读出节点SNRi断开。在定时t3，在读出节点SNLi与读出节点SNRi断开时，由于流到存储单元MC的电流与流到基准晶体管TREF的电流之间的差别，在读出节点SNLi与SNRi之间迅速地产生了电位差。由于在触发器FF1内形成由PMOS晶体管TP1和TP2构成的反馈环路，触发器FF1相当迅速地将这个电位差放大。
理想地，读出节点SNLi与SNRi是对称的。然而，实际上由于制造的不规则性，读出节点SNLi与SNRi不完全对称。例如，传输门TGL1的门限电压可能与传输门TGR1的不同。如果在定时t1断开读出节点SNLi与SNRi之间的短路，触发器FF1可能检测到由于传输门TGL1和TGR1之间在特性上的差别而产生的电位差。
因此，在第一实施例中，使成对读出节点SNLi和SNRi保持短路，直到在成对读出节点SNLi和SNRi之间电位差放大到某种程度，从而将触发器FF1的环路增益抑制成低。读出放大器S/A因此可以精确放大数据。此外，在成对读出节点SNLi与SNRi之间的电位差放大到某种程度后将读出节点SNLi与读出节点SNRi断开。读出放大器S/A从而可以高速地检测读出节点SNLi与SNRi之间的电位差。
如果减小用作短路开关的晶体管TP3的尺寸(W/L)，就会增大晶体管TP3的寄生电阻。结果，在定时t1到t3期间，读出节点SNLi与SNRi之间的电位差迅速增大。因此，优选的是减小晶体管TP3的尺寸(W/L)，以便使晶体管TP3截断的定时较接近定时t1，以提高数据读取速度。然而，如果晶体管TP3的尺寸(W/L)过小，触发器FF1在定时t2到t3的环路增益就过大，从而可能出现故障。因此，必须最佳地设置晶体管TP3的尺寸(W/L)。
在第一实施例中，可以使将晶体管TP3截断的定时等于定时t2。这是在将制造工艺管理成使诸如构成读出放大器电路S/A的晶体管之类的器件间的不规则性小于存储单元的信号量时达到的。此外，如果可以将器件间制造的不规则性抑制到足够小而且如果可以保证存储单元MC的信号量足够大，就可以使激活信号SAP的定时t1、激活字线WL的定时t2和去活信号BSHORT的定时t3都相等。通过将定时t1、t2、t3设置成相等(t1＝t2＝t3)，可以进一步提高读出放大器电路SA的工作速度。此外，通过降低制造的不规则性和增大信号量，读出放大器S/A可以与t1、t2和t3的次序无关地精确放大数据。
在定时t4，信号Φt被去活。传输门TGL1和TGR1因此截断，从而使成对读出节点SNLi和SNRi与成对位线BLLi和BLRi断开。
在定时t5，信号BSAN被激活到LOW。触发器FF2因此进一步检测读出节点SNLi和SNRi之间的电位差。触发器FF1和FF2将检测到的数据存储在读出节点SNLi和SNRi内。
在定时t6，用作第一传输门的传输门TGL2和用作第二传输门的传输门TGR2被激活，将读出节点SNRi接到位线BLLi上。所读取的数据从而回写到存储单元MC。
在定时t7，列选择线CSLi被激活。与所选择的列相应的读出节点SNLi和SNRi从而分别接到DQ线和BDQ线上。DQ线和BDQ线接到DQ缓存器(未示出)上。数据暂时存储在DQ缓存器内，然后从DQ缓存器输出给外部。
最后，在定时t8，信号EQLL和EQLR被激活，从而使读出放大器S/A成为预充电状态。
图5为示出按照第一实施例的FBC存储器件执行的数据写入操作的定时图。由于在定时t1到t7期间的数据写入操作与图4中所示的在定时t1到t7期间的数据读取操作相同，因此在这里不再加以说明。在数据写入操作中，将从外部输入的数据暂时存储在DQ缓存器内。在定时t7a到t8期间，将暂时存储的数据通过读出节点和位线写到存储单元MC。
在第一实施例中，触发器FF1不仅用作触发器而且还用作电流负载电路。因此，在传统技术中所需的电流负载电路就可以省去。从而可以减小读出放大器S/A的电路规模和整个FBC存储器件的芯片尺寸。
在第一实施例中，可以通过调整构成读出放大器S/A的每个电路元件的尺寸提高数据读取速度。按照传统技术，数据读取速度按照构成读出放大器S/A的电路元件间特性的不规则性设置。在第一实施例中，数据读取速度仍然取决于构成读出放大器S/A的电路元件间特性的不规则性。然而，可以通过改变短路晶体管(TP3)的尺寸(W/L)来减小数据读取速度取决于电路元件间特性不规则性的程度。
(第一实施例的变型)
图6为按照第一实施例的变型的读出放大器S/A的电路图。在图7中示出了它的操作的定时图。如这个变型中所示，可以将读出放大器S/A直接接到一对位线上并放大位线上的信号。也就是说，读出放大器S/A没有读出节点SNL、SNR和传输门TGL1、TGL2、TGR1、TGR2。变型的其他构件与第一实施例的相同。
如图7所示，这个变型内的触发器FF1在短路开关TNS将位线BLL与位线BLR短路的情况下放大数据。然后，短路开关TNS在数据放大之后或同时将位线BLL与位线BLR断开。这个操作与第一实施例的操作相同。
结果，这个变型可以获得与上面所说明的第一实施例的相同的优点。
(第二实施例)
图8为按照本发明的第二实施例的读出放大器S/A的电路图。按照第二实施例的读出放大器S/A与按照第一实施例的读出放大器不同的是：读出放大器S/A包括由PMOS晶体管TP10和TP11构成的第一触发器FF11和由PMOS晶体管TP12和TP13构成的第二触发器FF12，用来代替触发器FF1。按照第二实施例的读出放大器S/A的其他配置可以与按照第一实施例的那些相同。
晶体管TP10和TP11串联在读出节点SNL与SNR之间。晶体管TP12和TP13串联在读出节点SNL与SNR之间。晶体管TP10和TP12的栅极共同接到读出节点SNR上。晶体管TP11和TP13的栅极共同接到读出节点SNL上。也就是说，晶体管TP10和TP12的栅极和晶体管TP11和TP13的栅极与读出节点SNL和SNR交叉耦合。
信号SAP_SENSE输入到在晶体管TP10和TP11之间的节点。信号SAP_RESTORE输入到在晶体管TP12和TP13之间的节点。
通常，如果晶体管的尺寸(W/L)较大，晶体管的电流驱动能力就较大。然而，如果晶体管的尺寸(W/L)大于构成存储单元的晶体管的尺寸(W/L)，门限电压不规则性的影响就要增大。因此，如果增大构成触发器FF11的每个PMOS晶体管的尺寸(W/L)，就可以在数据写入操作期间增强PMOS晶体管的电流驱动能力。然而，同时可能在数据读取操作期间出现对数据的错误检测。
因此，在第二实施例中，在数据放大和检测期间只使用晶体管TP10至TP13中的晶体管TP10和TP11，而在数据写入操作期间才使用晶体管TP10至TP13中的所有晶体管。这样，在数据放大和检测期间，可以通过将触发器的环路增益抑制到低来防止对数据的错误检测。在数据写入操作期间，可以通过增强触发器的电流驱动能力保证将数据回写到存储单元MC。应注意的是，晶体管TP10和TP11设计成尺寸相等，而晶体管TP12和TP13设计成尺寸相等。此外，晶体管TP10和TP11与晶体管TP12和TP13在尺寸上可以相同也可以不同。为了改善防止数据错误检测和增强电流驱动能力的效果，优选的是使晶体管TP10和TP11的尺寸(W/L)小于晶体管TP12和TP13的尺寸。
图9为示出按照第二实施例的FBC存储器件执行的数据读取操作的定时图。信号SAP_SENSE与图4中所示的信号SAP类似地动作。因此，晶体管TP10和TP11与图3中所示的晶体管TP1和TP2类似地进行工作。也就是说，由晶体管TP10和TP11构成的锁存电路既用于数据读取操作也用于数据写入操作。
信号SAP_RESTORE在定时t6激活，使得在定时t6晶体管TP12和TP13工作。结果，在数据读取操作期间，晶体管TP10和TP11可以精确地放大和检测数据。在数据写入操作期间，晶体管TP10至TP13可以用它们的高电流驱动能力将数据写入存储单元MC。此外，第二实施例呈现为具有与第一实施例的相同的优点。
应注意的是，示出数据写入操作的定时图与在图5中所示的定时图相同，只是在图5中所示的信号SAP由在图9中所示的信号SAP_SENSE和SAP_RESTORE代替。由于该数据写入操作可以很容易从图5和7类推，在这里就不再加以说明。
在第二实施例中，如果制造工艺被管理成使构成读出放大器S/A的晶体管间不规则性足够小，定时t1、t2和t3的次序可以与第一实施例类似地按需要设置。当然，可以将定时t1、t2和t3设置成相等的，即t1＝t2＝t3。
(第三实施例)
图10为按照本发明的第三实施例的读出放大器S/A的电路图。按照第三实施例的读出放大器S/A与按照第二实施例的读出放大器不同的是：按照第三实施例的读出放大器S/A包括用作第一短路开关的PMOS晶体管TP30和用作第二短路开关的PMOS晶体管TP31，用来代替图8中所示的PMOS晶体管TP3。按照第三实施例的读出放大器S/A的其他配置可以与按照第二实施例的那些相同。可以将晶体管TP30和TP31的尺寸(W/L)之和设置成几乎等于按照第一和第二实施例的晶体管TP3的尺寸(W/L)。晶体管TP30的尺寸(W/L)必须足够大，以在预充电(在t1前和在t8后)期间迅速均衡成对读出节点。然而，不应使晶体管TP31的尺寸(W/L)太大，因为在某种程度上它足以保证触发器FF11的环路增益。虽然晶体管TP30和TP31的具体尺寸取决于规格，但优选的是晶体管TP31在尺寸上小于晶体管TP30。
晶体管TP30和TP31接在读出节点SNL与SNR之间。信号BSHT_PRCH输入到晶体管TP30的栅极，而信号BSHT_SENSE输入到晶体管TP31的栅极。
图11为示出按照第三实施例的FBC存储器件执行的数据读取操作的定时图。在定时t1前，晶体管TP30和TP31都导通，从而使读出节点SNLi与SNRi之间短路。在定时t1，信号BSHT_PRCH为HIGH。因此，与图8中所示的晶体管TP3类似，在触发器FF11检测数据时晶体管TP30将读出节点SNLi与SNRi相互断开。触发器FF11因此检测在读出节点SNLi和SNRi之间产生的电位差。另一方面，晶体管TP31在定时t1到t3期间导通。在触发器FF11将数据放大到某种程度后，晶体管TP31在定时t3将读出节点SNLi与SNRi相互断开。也就是说，晶体管TP30和TP31逐步将读出节点SNLi与SNRi断开。
如上面所说明的，必须将触发器FF11和FF12的环路增益抑制到低，直到存储在存储单元MC内的数据在成对读出节点SNLi与SNRi之间所产生的电位差超过由于读出放大器的不对称而引起的不规则性。在第二实施例中，为了在数据读取操作期间将触发器FF11和FF12的环路增益抑制到低，在定时t1到t6期间使晶体管TP10和TP11工作而不使触发器FF12工作。
在第三实施例中，为了在数据读取操作期间进一步将触发器的环路增益抑制到低，在数据读取操作的定时t1到t3期间使用作第一短路晶体管的晶体管TP30截断，而用作第二短路晶体管的晶体管TP31保持在导通状态。读出节点SNLi与SNRi从而被弱短路处在较高电阻的状态，而没有将读出节点SNLi与SNRi完全断开。与第二实施例相比较，在第三实施例中，在数据读取操作期间可以大大减小触发器FF11的环路增益。而且，第三实施例可以呈现为具有与第二实施例的相同的优点。
在第三实施例中，将第二实施例中的短路晶体管TP3分成两个短路晶体管。或者，在第三实施例中，可以将第一实施例中的短路晶体管分成两个短路晶体管。在这个可选方案中，第三实施例也可以呈现为具有与第一实施例的相同的优点。
应注意的是，示出数据写入操作的定时图除了以下方面之外与在图5中所示的定时图相同。图5中所示的信号SAP由图9中所示的信号SAP_SENSE和SAP_RESTORE代替。此外，图5中所示的信号BSHORT由图11中的信号BSHT_PRCH和BSHT_SENSE代替。由于该数据写入操作很容易可从图5、7和9类推，在这里就不再加以说明。
(第四实施例)
图12为按照本发明的第四实施例的读出放大器S/A的电路图。按照第四实施例的读出放大器S/A与图3中所示的读出放大器不同的是：按照第四实施例的读出放大器S/A不包括将第一读出节点SNLi接到第二位线BLRi上的传输门TGR2和将第二读出节点SNRi接到第一位线BLLi上的传输门TGL2。此外，按照第四实施例的读出放大器S/A包括第一定时反相器CINL和第二定时反相器CINR。第一定时反相器CINL与第一传输门TGL1并联地接在第一位线BLLi与第一读出节点SNLi之间。第二定时反相器CINR与第二传输门TGR1并联地接在第二位线BLRi与第二读出节点SNRi之间。按照第四实施例的读出放大器S/A的其他配置可以与按照第一实施例的那些相同。
第一定时反相器CINL包括串联在用于写入数据“1”的电源VBLH与用于写入数据“0”的电源VBLL之间的PMOS晶体管TP40、TP41和NMOS晶体管TN40、TN41。晶体管TP41和TN40的栅极共同接到读出节点SNLi上。信号BFBL和FBL分别输入到晶体管TP40和TN41的栅极。晶体管TP41与TN40之间的节点接到位线BLLi上。
第二定时反相器CINR包括串联在电源VBLH与电源VBLL之间的PMOS晶体管TP42、TP43和NMOS晶体管TN42、TN43。晶体管TP43和TN42的栅极共同接到读出节点SNRi上。信号BFBR和FBR分别输入到晶体管TP42和TN43的栅极。晶体管TP43与TN42之间的节点接到位线BLRi上。
按照第四实施例的FBC存储器件执行的数据读取操作和数据写入操作基本上与按照第一实施例的FBC存储器件执行的分别在图4和5中所示的相同。然而，在第四实施例中与第一实施例不同的是，不是用成对读出节点SNLi与SNRi之间的电位差而是用定时反相器CINL和CINR将数据回写到存储单元MC。因此，信号FBL和BFBL与按照第一实施例的信号FBL和BFBL类似地动作。然而，信号FBL和BFBL控制的是定时反相器CINL和CINR而不是CMOS传输门TGL2和TGR2。
触发器FF1和FF2只用于数据读取操作。在将数据回写到存储单元MC时，触发器FF1和FF2只是用来切换晶体管TP41、TN40、TP43和TN42，而不直接用来写入数据。因此，与第一到第三实施例相比较，可以将触发器FF1和FF2内的晶体管TP1、TP2、TN1和TN2的尺寸设置得比较小。结果，可以将晶体管TP1、TP2、TN1和TN2的尺寸设置成适合触发器FF1和FF2在数据读取操作期间必需的环路增益。
与按照第一实施例的读出放大器S/A相比较，按照第四实施例的读出放大器S/A内多包括约四个晶体管。然而，由于可以将晶体管TP1、TP2、TN1和TN2各自的尺寸都设置得较小，因此整个芯片面积不会如此增大，而是可以做得几乎与第一实施例的相等。
第四实施例可以与第二或第三实施例组合在一起。在这种情况下，第四实施例可以呈现为具有与第二或第三实施例的相同的优点。
在第四实施例中，如果制造工艺被管理成使构成读出放大器S/A的晶体管间不规则性足够小，定时t1、t2和t3的次序可以与第一实施例类似地按需要设置。当然，可以将定时t1、t2和t3设置成相等的，即t1＝t2＝t3。
(第五实施例)
图13为按照本发明的第五实施例的FBC存储器件的电路图。按照第五实施例的FBC存储器件包括：伪单元DC，伪字线DWLL和DWLR，平均晶体管TAVL和TAVR，以及平均信号线AVGL和AVGR。伪字线DWLL和DWLR几乎与字线WLL和WLR平行沿行方向延伸，接到每个伪单元DC的栅极上。这些伪单元DC沿着伪字线DWLL和DWLR分别交替地存储数据“1”和“0”。
在数据读取操作中，存储单元阵列MCAL和MCAR中的一个存储单元阵列将数据发送给读出放大器S/A，而另一个存储单元阵列产生基准电位。例如，如果位线BLRi产生基准电位，伪字线DWLR就被激活，而没有字线WLR被激活。此外，通过激活平均信号线AVGR，平均晶体管TAVR将所有的位线BLR短路。存有数据“0”的伪单元DC因此被接到存有数据“1”的伪单元DC上，从而产生处在数据“0”与数据“1”之间的中间电位。以下将这种通过使存有数据“0”的伪单元DC与存有数据“1”的伪单元DC短路来产生基准电位的方法称为“伪单元方法”。
图14为按照第五实施例的读出放大器S/Ai的电路图。在第五实施例中，读出放大器S/Ai包括电流镜CML和CMR。电流镜CML和CMR分别设置在位线BLLi与读出节点SNLi之间和位线BLRi与读出节点SNRi之间，以保证基准电位的稳定。由电流镜CML和CMR将位线BLLi和BLRi与读出节点SNLi和SNRi隔开。
电流镜CML包括PMOS晶体管TP50至TP52。晶体管TP52受信号BLOADON的控制，起着电流镜CML的开关的作用。晶体管TP50和TP51的栅极共同接到位线BLLi上。尺寸(W/L)几乎相等的晶体管TP50和TP51向位线BLLi和读出节点SNLi施加相等的来自电源VBLH的电流。或者，晶体管TP51可以做成比晶体管TP50大，以放大需通过读出节点SNLi和SNRi施加给存储单元MC的电流。这样可以提高读出放大器S/A的读出速度。电流镜CMR包括PMOS晶体管TP53至TP55。晶体管TP55受信号BLOADON的控制，起着电流镜CMR的开关的作用。晶体管TP53和TP54的栅极共同接到位线BLRi上。尺寸(W/L)几乎相等的晶体管TP53和TP54向位线BLRi和读出节点SNRi施加相等的来自电源VBLH的电流。与电流镜CML类似，在电流镜CMR内，晶体管TP54在尺寸上可以做得比晶体管TP53大。这样可以提高读出放大器S/A的读出速度。
电流镜CML和CMR被配置成分别在位线BLLi和BLRi为LOW/HIGH时将HIGH/LOW发送给读出节点SNLi和SNRi。也就是说，在第五实施例中，读出节点SNLi不存储存储在存储单元MC内的数据的反相信号而存储它的非反相信号。因此，传输门TGL2接在位线BLLi与读出节点SNLi之间，而传输门TGR2接在位线BLRi与读出节点SNRi之间。
在伪单元方法中，如果读出节点如在第一至第四实施例中所说明的那样在数据读取操作期间接到位线上，触发器FF1的放大就会导致读出节点SNLi和SNRi的电位改变。这可能影响施加给伪单元DC的电流。这还导致基准电位不稳定的缺点。
因此，在第五实施例中，读出节点SNLi和SNRi与位线BLLi和BLRi隔开，电流镜CML和CMR根据位线BLLi和BLRi的电位向读出节点SNLi和SNRi施加电流。这样，读出节点SNLi和SNRi的电位改变就不会发送到位线BLLi和BLRi上。结果，即使是基于按照第五实施例的伪单元方法的读出放大器S/A也可以使基准电位保持稳定。
图15为示出按照第五实施例的读出放大器S/A执行的数据读取操作的定时图。在数据读取操作中，信号BLOADON在定时t1到t6期间被激活到LOW。信号BLOADON从而在数据读取操作期间驱动电流镜CML和CMR。在除数据读取操作之外的操作期间，电流镜CML和CMR不激活。
信号SAP和BSAN分别与图4中所示的信号BSAN和SAP类似地进行动作。
应注意的是，示出第五实施例的数据写入操作的定时图与在图5中所示的定时图相同，只是增添了图15中所示的信号BLOADON和平均线AVGL和AVGR，而且图5中所示的信号SAP、BSAN和读出节点SNLi、SNRi被图15中所示的代替。由于该数据写入操作可以很容易从图5和13类推，在这里就不再加以说明。
按照第五实施例的读出放大器S/A包括比按照第一至第四实施例的读出放大器S/A多一些的元件。按照第五实施例的读出放大器S/A比按照第一至第四实施例的读出放大器S/A有利的是可以采用伪单元方法。按照伪单元方法，伪单元DC具有与存储单元MC相同的FBC结构。因此，伪单元DC的特性随由于工作温度的改变、工作电压的改变和工艺的不规则性而引起的存储单元MC的特性的改变而改变。也就是说，伪单元DC的特性自校准地与存储单元MC的相应。结果，读出放大器S/A可以为存储单元MC提供精确的基准电流。
在以上这些实施例中，用作短路晶体管的晶体管为PMOS晶体管。或者，也可以用NMOS晶体管作为短路晶体管。在这种可供选择的方案中，将作为信号BSHORT的反相信号的信号SHORT输入到短路晶体管的栅极。
第五实施例可以如下与第二至第四实施例中任一组合在一起。第五实施例从而可以呈现为具有与第二至第四实施例中任一的相同的优点。
图16为通过将第五实施例与第二实施例组合在一起而得到的读出放大器S/A的配置的电路图。与第五实施例类似，在图16中所示的读出放大器S/A内，极性上分别与位线BLLi和BLRi的电位相同的电位分别发送给读出节点SNLi和SNRi。因此，构成图16中所示的触发器FF1、FF11和FF12的晶体管在导电类型上与构成图8中所示的触发器FF1、FF11和FF12的晶体管相反。图16中所示的触发器FF1、FF11和FF12受给图8中所示的触发器FF2、FF11和FF12的控制信号的反相信号控制。数据读取操作和数据写入操作的定时图可以很容易从第二和第五实施例类推，因此在这里就不再加以说明。图16中所示的读出放大器S/A的配置使伪单元方法可用于第二实施例。
图17为通过将第五实施例与第三实施例组合在一起而得到的读出放大器S/A的配置的电路图。图17中所示的读出放大器S/Ai与图16中所示的读出放大器不同的是用了两个NMOS晶体管TN30和TN31来代替图16中所示的短路晶体管TN5。晶体管TN30和TN31受图10中的信号BSHT_PRCH和BSHT_SENSE的反相信号控制。图17中所示的实施例的数据读取操作和数据写入操作的定时图可以很容易从第三和第五实施例类推，因此在这里就不再加以说明。图17中所示的读出放大器S/A的配置使伪单元方法可用于第三实施例。
图18为通过将第五实施例与第四实施例组合在一起而得到的读出放大器S/A的配置的电路图。图18中所示的读出放大器S/Ai不包括传输门TGR2和TGL2。此外，图18中所示的读出放大器S/Ai还包括第一定时反相器CINL和第二定时反相器CINR。第一定时反相器CINL与第一传输门TGL1并联地接在第一位线BLLi与第一读出节点SNLi之间。第二定时反相器CINR与第二传输门TGR1并联地接在第二位线BLRi与第二读出节点SNRi之间。图18中所示的读出放大器S/A的其他配置可以与按照第五实施例的那些相同。图18中所示的实施例的数据读取操作和数据写入操作的定时图可以很容易从第四和第五实施例类推，因此在这里就不再加以说明。图18中所示的读出放大器S/A的配置使伪单元方法可用于第四实施例。
在第五实施例中，如果制造工艺被管理成使构成读出放大器S/A的晶体管间不规则性足够小，定时t1、t2和t3的次序可以与第一实施例类似地按需要设置。当然，可以将定时t1、t2和t3设置成相等的，即t1＝t2＝t3。
(第六实施例)
图19为按照本发明的第六实施例的FBC存储器件的配置的电路图。按照第六实施例的FBC存储器件与按照以上实施例的不同之处是采用了2单元/位的结构。“2单元/位结构”是指通过将互补数据写入接到成对位线BLLi和BBLLi或成对位线BLRi和BBLRi上、在同一字线上彼此相邻的两个存储单元MC来存储一位数据的结构。“互补数据”是指两个在极性上相反的数据，具有在数据“0”与数据“1”之间的关系。在数据读取操作中，互补数据中的一个数据设置为相对另一个数据的基准数据，而另一个数据设置为相对这一个数据的基准数据。
图20为按照第六实施例的读出放大器S/Ai的配置的电路图。按照第六实施例的读出放大器S/Ai与按照第一实施例的读出放大器不同的是读出放大器S/Ai包括传输门TGL61至TGL64和TGR61至TGR64。按照第六实施例的读出放大器S/A的其他配置可以与按照第五实施例的那些相同。传输门TGL61接在位线BLLi和读出节点SNi之间。传输门TGL62接在位线BBLLi与读出节点BSNi之间。传输门TGL63接在位线BLLi与读出节点BSNi之间。传输门TGL64接在位线BBLLi与读出节点SNi之间。传输门TGR61接在位线BLRi和读出节点SNi之间。传输门TGR62接在位线BBLLi与读出节点BSNi之间。传输门TGR63接在位线BLLi与读出节点BSNi之间。传输门TGR64接在位线BBLRi与读出节点SNi之间。
图21为示出按照第六实施例的读出放大器S/Ai执行的数据读取操作的定时图。在定时t11前，读出放大器S/Ai处在预充电状态。在定时t12，在选择了字线WLL0时，信号ΦtL保持激活，而信号ΦtR为非激活。从而，传输门TGR61和TGR62被截断。
在定时t11到t14期间，在数据检测后，信号ΦtL被去活，如在第一实施例中所说明的那样。读出节点SNi和BSNi从而与位线BLLi、BBLLi、BLRi和BBLRi断开。
在定时t13后，读出放大器S/Ai与按照第一实施例的类似地进行工作。
由于按照第六实施例的读出放大器S/Ai执行的数据写入操作可以很容易从图5和19类推，因此在这里不再加以说明。
在第六实施例中，如果制造工艺被管理成使构成读出放大器S/A的晶体管间不规则性足够小，定时t11、t12和t13的次序可以与第一实施例类似地按需要设置。当然，定时t11、t12和t13可以设置成相等的，即t11＝t12＝t13。
(第六实施例的变型)
图22为按照第六实施例的变型的读出放大器S/A的配置的电路图。图23示出了它的操作的定时图。如这个变型中所示，可以将读出放大器直接接到一对位线上并放大位线上的信号。也就是说，读出放大器S/A没有读出节点SN、SNB和传输门TGL1、TGL2、TGR1、TGR2。
此外，这个变型与第六实施例不同的是这个变型的读出放大器S/A接到它的一侧的位线BL和它的另一侧的位线BBL上。然而，读出放大器S/A用位线BBL上的数据作为基准来检测位线BL上的数据，而用位线BL上的数据作为基准来检测位线BBL上的数据。因此，这个变型具有与第六实施例相同的2单元/位结构。
如图23所示，这个变型中的触发器FF1在短路开关TNS将位线BL与位线BBL短路的情况下放大数据。然后，短路开关TNS在数据放大之后或同时将位线BL与位线BBL断开。这个操作与第六实施例的操作相同。
结果，这个变型可以获得与上面所说明的第六实施例的相同的优点。
(第七实施例)
图24为按照本发明的第七实施例的读出放大器S/Ai的配置的电路图。第七实施例为第六与第二实施例的组合。按照第七实施例的读出放大器S/Ai与按照第六实施例的读出放大器不同的是：读出放大器S/Ai包括第一触发器FF11和第二触发器FF12，用来代替图20中所示的触发器FF1。按照第七实施例的读出放大器S/A的其他配置可以与按照第六实施例的那些相同。
图25为示出按照第七实施例的读出放大器S/Ai执行的数据读取操作的定时图。由于图25中所示的数据读取操作可以很容易从图7和19类推，因此在这里不再加以说明。
在第七实施例中，如果制造工艺被管理成使构成读出放大器S/A的晶体管间不规则性足够小，定时t1、t2和t3的次序可以与第一实施例类似地按需要设置。当然，可以将定时t1、t2和t3设置成相等的，即t1＝t2＝t3。
(第八实施例)
图26为按照本发明的第八实施例的读出放大器S/Ai的配置的电路图。第八实施例为第七与第三实施例的组合。按照第八实施例的读出放大器S/Ai与按照第七实施例的读出放大器不同的是：读出放大器S/Ai包括用作第一短路开关的PMOS晶体管TP30和用作第二短路开关的PMOS晶体管TP31，用来代替图24中所示的PMOS晶体管TP3。按照第八实施例的读出放大器S/A的其他配置可以与按照第七实施例的那些相同。
图27为示出按照第八实施例的读出放大器S/Ai执行的数据读取操作的定时图。由于图27中所示的数据读取操作可以很容易从图9和19类推，因此在这里不再加以说明。
(第九实施例)
图28A为按照本发明的第九实施例的读出放大器S/Ai的配置的电路图。第九实施例为第六与第四实施例的组合。按照第九实施例的读出放大器S/Ai与图20中所示的读出放大器不同的是：读出放大器S/Ai不包括传输门TGL63、TGL64、TGR63和TGR64。此外，按照第九实施例的读出放大器S/Ai包括定时反相器CINL1、CINL2、CINR1和CINR2。定时反相器CINL1与传输门TGL61并联地接在位线BLLi与读出节点SNi之间。定时反相器CINL2与传输门TGL62并联地接在位线BBLLi与读出节点BSNi之间。定时反相器CINR1与传输门TGR61并联地接在位线BLRi与读出节点SNi之间。定时反相器CINR2与传输门TGL62并联地接在位线BBLRi与读出节点BSNi之间。按照第九实施例的读出放大器S/Ai的其他配置可以与按照图20中所示的第六实施例的那些相同。图28A中所示的读出放大器S/Ai内使用了图28B中所示的定时反相器。图28C中所示的定时反相器为图28B中所示的定时反相器的电路图。
图29为示出按照第九实施例的读出放大器S/Ai执行的数据读取操作的定时图。由于图29中所示的数据读取操作可以很容易从图21和第四实施例类推，因此在这里不再加以说明。
与第六至第九实施例类似，第一至第四实施例可以应用于基于2单元/位结构的FBC存储器件。
在第九实施例中，如果制造工艺被管理成使构成读出放大器S/A的晶体管间的不规则性足够小，定时t11、t12和t13的次序可以与第一实施例类似按需要设置。当然，定时t11、t12和t13可以设置成相等的，即t11＝t12＝t13。

Claims (20)

1.一种半导体存储器件，包括：
包括处在电浮动状态的浮动体的第一存储单元，用来按照浮动体内多数载流子的数目存储数据；
接到第一存储单元的栅极上的字线；
接到第一存储单元上的第一位线，用来发送存储在第一存储单元内的数据；
发送用来检测存储在第一存储单元内的数据的基准数据的第二位线；
分别发送存储在第一存储单元内的数据和所述基准数据的第一读出节点和第二读出节点；
配置在第一读出节点与第二读出节点之间的第一短路开关；以及
在数据读取操作期间向第一存储单元施加负载电流和检测由于使第一短路开关截断而在第一读出节点与第二读出节点之间产生的电位差的第一触发器。
2.一种半导体存储器件，包括：
包括处在电浮动状态的浮动体的第一存储单元，用来按照浮动体内多数载流子的数目存储数据；
接到第一存储单元的栅极上的字线；
接到第一存储单元上的第一位线，用来发送存储在第一存储单元内的数据；
发送用来检测存储在第一存储单元内的数据的基准数据的第二位线；
配置在第一位线与第二位线之间的第一短路开关；以及
在数据读取操作期间向第一存储单元施加负载电流和检测由于使第一短路开关截断而在第一位线与第二位线之间产生的电位差的第一触发器。
3.按照权利要求1所述的半导体存储器件，其中第一触发器在第一短路开关将第一读出节点与第二读出节点短路的情况下放大数据，而第一短路开关在数据放大之后或同时将第一读出节点与第二读出节点断开。
4.按照权利要求2所述的半导体存储器件，其中第一触发器在第一短路开关将第一位线与第二位线短路的情况下放大数据，而第一短路开关在数据放大之后或同时将第一位线与第二位线断开。
5.按照权利要求1所述的半导体存储器件，还包括：
接在第一读出节点与第二读出节点之间的在将数据写入第一存储单元时开始工作的第二触发器。
6.按照权利要求3所述的半导体存储器件，还包括：
接在第一读出节点与第二读出节点之间的在将数据写入第一存储单元时开始工作的第二触发器。
7.按照权利要求1所述的半导体存储器件，还包括：
配置在第一读出节点与第二读出节点之间的第二短路开关，用来在第一触发器开始数据放大操作前将第一读出节点与第二读出节点断开。
8.按照权利要求1所述的半导体存储器件，还包括：
配置在第一位线与第一读出节点之间的第一传输门；
配置在第二位线与第二读出节点之间的第二传输门；
与第一传输门并联地接在第一位线与第一读出节点之间的在数据写入操作期间受到驱动的第一反相器；以及
与第二传输门并联地接在第二位线与第二读出节点之间的在数据写入操作期间受到驱动的第二反相器。
9.按照权利要求3所述的半导体存储器件，还包括：
配置在第一位线与第一读出节点之间的第一传输门；
配置在第二位线与第二读出节点之间的第二传输门；
与第一传输门并联地接在第一位线与第一读出节点之间的在数据写入操作期间受到驱动的第一反相器；以及
与第二传输门并联地接在第二位线与第二读出节点之间的在数据写入操作期间受到驱动的第二反相器。
10.按照权利要求1所述的半导体存储器件，还包括：
产生基准数据的伪单元；
接在第一位线与第一读出节点之间的第一电流镜电路，用来在数据读取操作期间将第一位线上的数据发送给第一读出节点；以及
接在第二位线与第二读出节点之间的第二电流镜电路，用来在数据读取操作期间将第二位线上的数据发送给第二读出节点，
其中，第二位线在数据读取操作期间发送基准数据。
11.按照权利要求3所述的半导体存储器件，还包括：
产生基准数据的伪单元；
接在第一位线与第一读出节点之间的第一电流镜电路，用来在数据读取操作期间将第一位线上的数据发送给第一读出节点；以及
接在第二位线与第二读出节点之间的第二电流镜电路，用来在数据读取操作期间将第二位线上的数据发送给第二读出节点，
其中，第二位线在数据读取操作期间发送基准数据。
12.按照权利要求1所述的半导体存储器件，还包括：
包括处在电浮动状态的浮动体的第二存储单元，用来按照浮动体内多数载流子的数目存储数据，第二存储单元存储极性与存储在第一存储单元内的数据相反的数据，
其中，第二位线发送存储在第二存储单元内的数据，以及
第一触发器在数据读取操作期间向第一存储单元和第二存储单元施加负载电流，并检测由于使第一短路开关截断而在第一读出节点与第二读出节点之间产生的电位差。
13.按照权利要求2所述的半导体存储器件，还包括：
包括处在电浮动状态的浮动体的第二存储单元，用来按照浮动体内多数载流子的数目存储数据，第二存储单元存储极性与存储在第一存储单元内的数据相反的数据，
其中，第二位线发送存储在第二存储单元内的数据，以及
第一触发器在数据读取操作期间向第一存储单元和第二存储单元施加负载电流，并检测由于使第一短路开关截断而在第一位线与第二位线之间产生的电位差。
14.按照权利要求12所述的半导体存储器件，其中第一触发器在第一短路开关将第一读出节点与第二读出节点短路的情况下放大数据，而第一短路开关在数据放大之后或同时将第一读出节点与第二读出节点断开。
15.按照权利要求13所述的半导体存储器件，其中第一触发器在第一短路开关将第一位线与第二位线短路的情况下放大数据，而第一短路开关在数据放大之后或同时将第一位线与第二位线断开。
16.按照权利要求12所述的半导体存储器件，还包括：
接在第一读出节点与第二读出节点之间的在将数据写入第一和第二存储单元时开始工作的第二触发器。
17.按照权利要求14所述的半导体存储器件，还包括：
接在第一读出节点与第二读出节点之间的在将数据写入第一和第二存储单元时开始工作的第二触发器。
18.按照权利要求12所述的半导体存储器件，还包括：
配置在第一读出节点与第二读出节点之间的第二短路开关，用来在第一触发器开始数据放大操作前将第一读出节点与第二读出节点断开。
19.按照权利要求12所述的半导体存储器件，还包括：
配置在第一位线与第一读出节点之间的第一传输门；
配置在第二位线与第二读出节点之间的第二传输门；
与第一传输门并联地接在第一位线与第一读出节点之间的在数据写入操作期间受到驱动的第一反相器；以及
与第二传输门并联地接在第二位线与第二读出节点之间的在数据写入操作期间受到驱动的第二反相器。
20.按照权利要求14所述的半导体存储器件，还包括：
配置在第一位线与第一读出节点之间的第一传输门；
配置在第二位线与第二读出节点之间的第二传输门；
与第一传输门并联地接在第一位线与第一读出节点之间的在数据写入操作期间受到驱动的第一反相器；以及
与第二传输门并联地接在第二位线与第二读出节点之间的在数据写入操作期间受到驱动的第二反相器。
CNB2007100918051A 2006-03-24 2007-03-23 半导体存储器件 Expired - Fee Related CN100565706C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006083189 2006-03-24
JP2006083189A JP2007257786A (ja) 2006-03-24 2006-03-24 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN101042932A CN101042932A (zh) 2007-09-26
CN100565706C true CN100565706C (zh) 2009-12-02

Family

ID=38533198

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100918051A Expired - Fee Related CN100565706C (zh) 2006-03-24 2007-03-23 半导体存储器件

Country Status (3)

Country Link
US (1) US7502270B2 (zh)
JP (1) JP2007257786A (zh)
CN (1) CN100565706C (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7466614B2 (en) * 2006-10-10 2008-12-16 Taiwan Semiconductor Manufacturing Co. Sense amplifier for non-volatile memory
JP2008140505A (ja) * 2006-12-04 2008-06-19 Toshiba Corp 半導体記憶装置
JP5319917B2 (ja) * 2007-12-28 2013-10-16 株式会社東芝 半導体記憶装置
KR101461631B1 (ko) * 2008-11-13 2014-11-20 삼성전자주식회사 미스매치 셀을 이용하는 반도체 메모리 장치
JP5803480B2 (ja) * 2011-09-20 2015-11-04 株式会社ソシオネクスト 半導体記憶装置及びデータ読み出し方法
US8934286B2 (en) * 2013-01-23 2015-01-13 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) dynamic random access memory (DRAM) cell with sense amplifier
KR102354350B1 (ko) * 2015-05-18 2022-01-21 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
CN109119121A (zh) * 2016-04-14 2019-01-01 厦门海存艾匹科技有限公司 双偏置的三维一次编程存储器
JP2019053796A (ja) 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4947376A (en) * 1987-07-02 1990-08-07 Mitsubishi Denki Kabushiki Kaisha Charge-transfer sense amplifier for dram and operating method therefor
CN1171599A (zh) * 1993-03-05 1998-01-28 三星电子株式会社 半导体存储器件
US6285591B1 (en) * 1991-09-24 2001-09-04 Kabushiki Kaisha Toshiba Method for programming an electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
CN1469482A (zh) * 2002-06-18 2004-01-21 ��ʽ���綫֥ 半导体存储器件
CN1702770A (zh) * 2004-05-25 2005-11-30 株式会社日立制作所 半导体集成电路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105137B2 (ja) * 1987-11-17 1995-11-13 日本電気株式会社 半導体メモリ
JPH0766664B2 (ja) * 1988-11-28 1995-07-19 日本電気株式会社 半導体メモリ回路
JPH087573A (ja) * 1994-06-14 1996-01-12 Mitsubishi Electric Corp 半導体記憶装置と、そのデータの読出および書込方法
JP3270294B2 (ja) * 1995-01-05 2002-04-02 株式会社東芝 半導体記憶装置
DE69615483T2 (de) * 1995-06-13 2002-05-29 Samsung Electronics Co Ltd Leseverstärkerschaltung einer nichtflüchtigen Halbleiterspeicheranordnung
JPH10312684A (ja) * 1997-05-13 1998-11-24 Fujitsu Ltd 半導体集積回路
US6205076B1 (en) * 1998-03-27 2001-03-20 Fujitsu Limited Destructive read type memory circuit, restoring circuit for the same and sense amplifier
KR100335119B1 (ko) * 1999-07-21 2002-05-04 박종섭 불휘발성 강유전체 메모리 장치
KR100301822B1 (ko) * 1999-07-21 2001-11-01 김영환 불휘발성 강유전체 메모리 장치의 센싱앰프
JP4110115B2 (ja) 2004-04-15 2008-07-02 株式会社東芝 半導体記憶装置
JP4008907B2 (ja) * 2004-08-24 2007-11-14 株式会社東芝 半導体記憶装置
JP2006338793A (ja) 2005-06-02 2006-12-14 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4947376A (en) * 1987-07-02 1990-08-07 Mitsubishi Denki Kabushiki Kaisha Charge-transfer sense amplifier for dram and operating method therefor
US6285591B1 (en) * 1991-09-24 2001-09-04 Kabushiki Kaisha Toshiba Method for programming an electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
CN1171599A (zh) * 1993-03-05 1998-01-28 三星电子株式会社 半导体存储器件
CN1469482A (zh) * 2002-06-18 2004-01-21 ��ʽ���綫֥ 半导体存储器件
CN1702770A (zh) * 2004-05-25 2005-11-30 株式会社日立制作所 半导体集成电路装置

Also Published As

Publication number Publication date
US20070223272A1 (en) 2007-09-27
CN101042932A (zh) 2007-09-26
US7502270B2 (en) 2009-03-10
JP2007257786A (ja) 2007-10-04

Similar Documents

Publication Publication Date Title
CN100565706C (zh) 半导体存储器件
US7145811B2 (en) Semiconductor storage device
US7027334B2 (en) Semiconductor memory device
US7539043B2 (en) Semiconductor memory device
JP4373986B2 (ja) 半導体記憶装置
US7626879B2 (en) Semiconductor memory device
US7440329B2 (en) Floating body cell (FBC) memory device with a sense amplifier for refreshing dummy cells
JP2005302077A (ja) 半導体記憶装置
CN101022033B (zh) 半导体存储器件及其数据读写方法
EP1120791A1 (en) Semiconductor device
KR100709463B1 (ko) 나노 튜브 셀을 이용한 메모리 장치
JP2008052876A (ja) 半導体記憶装置
US7675793B2 (en) Semiconductor memory device and driving method for the device
JP2009093708A (ja) 半導体記憶装置およびその駆動方法
US20090097337A1 (en) Semiconductor stroage device
JP5134208B2 (ja) 半導体記憶装置
US7978552B2 (en) Semiconductor memory device
JP2007323700A (ja) 半導体記憶装置
US6980474B2 (en) Semiconductor memory device
US7663941B2 (en) Semiconductor memory device
JP2009176331A (ja) 半導体記憶装置
JP2009070508A (ja) 半導体記憶装置およびその駆動方法
JP2009193616A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091202

Termination date: 20140323