CN100552971C - 具有应变的硅沟道的场效应晶体管及其制造方法 - Google Patents

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Abstract

提供场效应晶体管(FET)和制造FET的方法，该FET包括半导体衬底上的结构侧壁上的沟道层，以及至少具有在从半导体衬底延伸的结构侧壁的方向上应变的部分沟道层。该晶体管可以是FinFET，半导体衬底上的结构包括鳍形结构，以及侧壁可以是鳍形结构的侧壁。沟道层可以是Si外延层和可以在包括SiGe和Si的交替层的内鳍形结构上。沟道层可以包括应变的和不应变的部分。应变的和不应变的部分可以是沟道层的侧壁。

Description

具有应变的硅沟道的场效应晶体管及其制造方法
要求的优先权和相关申请的交叉引用
本申请要求2004年9月25日申请的韩国专利申请号10-2004-0077593的优先权，在此将其内容全部引入作为参考。
技术领域
本发明涉及半导体器件，更具体地说，涉及场效应晶体管(FET)及相关的器件。
背景技术
在过去的30年，基于硅的集成电路技术，如包括场效应晶体管(FET和/或MOSFET)金属氧化物-半导体(MOS)器件的发展，在降低成本的同时，提供更快的器件速度、增加的集成度以及增加的器件功能。参考图1A，MOS器件典型地形成在具有重掺杂源/漏区(S/D)区12的衬底10中，源/漏区(S/D)区12被更轻掺杂的沟道区18分开。沟道区18可以被栅电极14控制，栅电极14通过栅介质16与沟道区隔开。
但是，随着更高集成度以及更高性能、更低功耗和更大经济效益的需求增加，可能产生与晶体管性能的退化相关的各种问题。例如，当晶体管的沟道长度被减小时，可能发生诸如穿通现象的短沟道效应、漏区引起的阻挡层降低(DIBL)、亚阈值摆动、结区和衬底之间的寄生电容(即，结电容)增加以及增加漏电流。
已研制了可以解决由常规体MOS半导体器件面对的一些问题的各种晶体管设计。这些晶体管设计包括，例如超薄型体晶体管、双栅晶体管、凹陷的沟道阵列晶体管(RCAT)、FinFET和栅-全-环绕晶体管(GAAT)。
例如，图1B图示了常规超薄型体晶体管。在超薄型体晶体管中，沟道区18可以在绝缘区上的薄膜层中形成。同时，图1C图示了常规双-栅晶体管，在双栅晶体管中，单个沟道区18可以被两个栅极14a和14b控制，栅极14a和14b通过介质16a和16b与沟道区隔开。因而，沟道区的两侧可以被控制。
但是，图1B和1C的器件可能需要更复杂的制造技术，这这可能增加成本和减小成品率。由此，这种器件实际上可能较少用于一般半导体制造。
例如，超薄型体晶体管的制造可能比常规体MOS器件显著地更昂贵。尽管，它们在某些区域可以提供改进的性能，但是超薄型体晶体管可能易受浮体和热传递效应的影响，以及可能具有由体厚度影响的电流限制。
此外，通过从两侧控制沟道，双-栅器件可以显示出改进的泄漏性能。但是，双-栅器件可能需要更复杂的制造工艺，这可能增加费用和降低成品率。特别，在双栅晶体管制造中对准上栅极14a和下栅极14b(如图1C所示)可能是困难的。
例如，在Yu的、名称为“PROCESS FOR FORMING MULTIPLEACTIVELINES AND GATE-ALL-AROUND MOSFET”的美国专利号6,391,782中已经描述了栅-全-环绕晶体管。
FinFET晶体管，其中沟道区形成在半导体材料的垂直地突出的“鳍形”中，可以提供类似于双栅晶体管或好于双栅晶体管的泄漏性能，但是制造可能较不复杂和更廉价。FinFET晶体管(或简单地FinFET)也可以支持亚50nm沟道长度(或许低到10nm)的规模，可以提供集成度和操作速度的附加改进。在Hu等的、名称为“FINFETTRANSISTOR STRUCTURES HAVING A DOUBLE GATE CHANNELEXTENDING VERTICALLY FROM A SUBSTRATE AND METHODSOF MANUFACTURE”的美国专利号6,413,802中描述了FinFET结构。
在FinFET中，如上所述，沟道区可以形成在从半导体衬底突出的垂直地定向的鳍-形有源区中。栅电介质可以形成在鳍形上，以及可以在鳍形周围形成栅电极。可以形成首先沟道区，接着形成源区和漏区。源区/漏区可以比鳍形更高。然后可以使用介质和导电材料形成双和/或三栅器件。
图2A至2D是说明用于形成FinFET的常规方法的半导体衬底的剖面图。
现在参考图2A，在硅衬底10上形成刻蚀掩模图形13。被刻蚀掩模图形13露出的部分硅衬底10被各向异性地刻蚀，以形成硅鳍15。由于各向异性刻蚀，以锐角(即，接近直角)形成硅鳍15的上边缘。刻蚀掩模图形13可以由氮化物形成，以及在氮化物和衬底之间可以形成热氧化物层。为了在相邻硅鳍之间提供电绝缘，形成器件隔离层17，如图2B所示。
现在参考图2C，部分器件隔离层17被除去，露出硅鳍15的侧表面或侧壁。硅鳍15的侧表面可以用作晶体管的沟道区。
参考图2D，在硅鳍15的露出侧壁上形成栅绝缘层19，以及形成栅电极21，以产生双栅FinFET。硅鳍15的两个侧壁都可以被栅电极21控制。
根据用于形成双栅FinFET的常规方法，当部分器件隔离层17被除去时，刻蚀掩模图形13和衬底10之间的粘附力可能被减弱。由于器件隔离层17也可以由氧化物形成，因此部分硅鳍上的刻蚀掩模图形13的热氧化物层可以连同部分器件17一起被除去。硅鳍15的宽度可以被减小到允许更高的器件集成，因此刻蚀掩模图形13将越来越有可能与硅鳍15的上表面隔开。如果刻蚀掩模图形被除去，那么硅鳍15的上表面可以被栅电极21控制，以及可以形成三栅FinFET。由此，在可以同一晶片上形成双栅和三栅FinFET。
再参考图2D，为了形成更高性能的器件，在形成栅绝缘层19之前，可以通过执行热氧化工艺减小硅鳍15的宽度。换句话说，通过使用热氧化工艺，在鳍15的侧壁形成牺牲氧化物层，然后除去牺牲氧化物层，减小硅鳍15的宽度。因而，鳍15可以具有比刻蚀掩模图形13更窄的宽度。由此，可以在刻蚀掩模图形13的下面形成底切区，后续工序过程中导致差的台阶覆盖度，如栅电极材料的淀积。此外，如果牺牲氧化物层被除去，那么刻蚀掩模图形13的热氧化物层也可以被部分地除去。结果，刻蚀掩模图形13可能与硅鳍15隔开，以及可能发生如上所述的问题。
已研制了可以解决这些问题的一些的三栅FinFET。在三栅FinFET中，硅鳍的上表面和两个侧壁被栅电极控制，这可以增加电流驱动容量。
下面将参考图3A至3B描述用于形成三栅FinFET的常规方法。可以用参考图2A至2D如上所述的形成双栅FinFET的常规方法，通过除去刻蚀掩模图形形成三栅FinFET。
如图2B所示，形成硅鳍15和器件隔离层17。然后，如图3A所示，部分器件隔离层17和刻蚀掩模图形13被除去。结果，硅鳍15的两个侧壁和上表面被露出。
参考图3B，在硅鳍15的露出表面(即，两个侧壁和上表面)上形成栅绝缘层19，然后形成栅电极21。
为了增加晶体管性能，也研究了使用应变沟道的增加迁移率晶体管。这些晶体管通常使用厚的外延SiGe层作为应力发生器，或在绝缘体上的锗(SGOI)晶片上使用外延硅。但是，厚SiGe层或SGOI晶片的使用对于制造来说可能是昂贵的。此外，应变的沟道晶体管典型地在平坦结构中实现。例如，在Hoyt等的，″Strained Silicon MOSFETTechnology″，Electron Devices Meeting，2002.IEDM′02.Digest.International，pp.23-26；Ota等的，″Novel Locally Strained ChannelTechnique for High Performance 55nm CMOS″，Electron Devices Meeting，2002.IEDM′02.Digest.International，pp.27-30；Rim等的″Fabrication andMobility Characteristics of Ultra-thin Strained Si Directly on Insulator(SSDOI)MOSFETs″，Electron Devices Meeting，2003.IEDM′03Technical Digest.IEEE International，pp.3.1.1-3.1.4；Takagi等的″ChannelStructure Design，Fabrication and Carrier Transport Properties of Strained-Si/SiCe-On-Insulator(Strained SOI)MOSFETs″，Electron DevicesMeeting，2003.IEDM′03 Technical Digest.IEEE International，pp.3.3.1-3.3.4；Ge等的″Process-Strained Si(PSS)CMOS Technology Featuring 3DStrain Engineering，″Electron Devices Meeting，2003.IEDM′03 TechnicalDigest.IEEE International，pp.3.7.1-3.7.4；以及Ernst等的″Fabrication of anovel strained SiGe：C-channel planar 55nmn MOSFET for High-Performance CMOS″，2002 Symposiumon VLSI Technology Digest ofTechnical Papers中描述了应变的沟道晶体管，在此将其公开内容完全引入作为参考。
发明内容
本发明的某些实施例提供场效应晶体管(FET)及制造FET的方法，包括半导体衬底上的结构侧壁上的沟道层，以及具有在从半导体衬底延伸的结构侧壁的方向上应变的至少部分沟道层。
在本发明的特定实施例中，晶体管包括FinFET，包括鳍形结构的半导体衬底上的结构，以及包括鳍形结构的侧壁的侧壁。沟道层可以包括Si外延层。沟道层可以具有约小于
Figure C20051010751800151
的厚度。在本发明的特定实施例中，衬底包括Si衬底。沟道层可以包括应变的和不应变的部分。应变的和不应变的部分可以包括沟道层的侧壁。
在本发明的再一实施例中，鳍形结构包括多个不同的材料层。多个不同的材料层的每一个包括与衬底相对并基本上平行于衬底的上表面和基本上垂直于衬底的侧壁表面，以及沟道层可以直接在多个不同的材料层的侧壁表面上。
在本发明的某些实施例中，鳍形结构包括Si和SiGe的交替层。交替层可以是外延层。交替层的Si层可以具有约小于的厚度。交替层的SiGe层可以具有约小于
Figure C20051010751800153
的厚度。交替层可以包括不止一个Si层和不止一个SiGe层。此外，交替层的最外层可以是SiGe层。沟道层的一部分可以直接布置在交替层的最外层上。
在本发明的附加实施例中，FinFET包括沟道层上的栅介质、部分栅介质上的栅电极以及栅电极的相对侧上的源区和漏区。沟道层可以包括Si外延层。源区和漏区可以包括Si外延层。鳍形结构和源区和漏区可以包括多个不同的材料层。鳍形结构和源区和漏区可以包括Si和SiGe的交替层。交替层可以包括外延层。栅电极可以包括多晶硅层。在本发明的特定实施例中，沟道层包括在平行于栅宽度的方向上应变的部分。此外，栅介质和栅电极可以包括镶嵌结构。
在本发明的再一实施例中，FinFET包括衬底上的第一介质层和贯穿第一介质层的鳍形结构以及布置在部分鳍形结构上的沟道层，鳍形结构超出第一介质层延伸。鳍形结构可以包括衬底的一部分，在该部分由衬底提供的部分鳍形结构超出第一介质层延伸。另外，鳍形结构可以包括衬底的一部分，在该部分由衬底提供的部分鳍形结构不超出第一介质层延伸。
本发明的某些实施例提供鳍形场效应晶体管(FET)及制造鳍形FET的方法，包括内沟道结构和外沟道层，内沟道结构包括具有从半导体衬底延伸的侧壁的多个不同的材料层，以及外沟道层在内沟道结构的侧壁上。外沟道层也具有侧壁。栅介质层可以设置外沟道层的侧壁和上表面上，以及具有与外沟道层相对的侧壁和上表面。栅电极可以被设置在栅介质层的部分侧壁和上表面上。源区和漏区可以被布置在栅电极的相对侧上。
在本发明的附加实施例中，外沟道层包括Si外延层。此外，多个不同的材料层的每一个可以包括与衬底相对和基本上平行于衬底的上表面和基本上垂直于衬底的侧壁表面。沟道层可以直接在多个不同材料层的侧壁表面上。
在本发明的再一实施例中，内沟道结构包括Si和SiGe的交替层。交替层可以包括外延层。交替层可以包括不止一个Si层和不止一个SiGe层。交替层的最外层可以包括SiGe层。此外，外沟道层的一部分可以直接布置在交替层的最外层上。栅电极可以包括多晶硅层。
在本发明的附加实施例中，第一介质层设置在衬底上。内沟道结构贯穿第一介质层，以及外沟道层布置在超出第一介质层延伸的部分内沟道结构上。内沟道结构可以包括衬底的一部分，通过衬底提供的部分内沟道结构可以超出第一介质层延伸。另外地，内沟道结构可以包括衬底的一部分，以及通过衬底提供的部分内沟道结构不超出第一介质层延伸。
在本发明的再一实施例中，衬底包括Si衬底。外沟道层可以包括在平行于栅宽度的方向上应变的部分。栅介质和栅电极可以包括镶嵌结构。外沟道层可以包括应变的和不应变的部分。应变的和不应变的部分可以包括外沟道层的侧壁。
本发明的某些实施例提供Fin FET和/或制造Fin FET的方法，FinFET包括半导体衬底上的内沟道结构和具有从衬底延伸的侧壁以及与衬底相对的上表面，内沟道结构的侧壁和上表面上的外沟道层以及具有与内沟道结构相对的侧壁和上表面。内沟道结构的侧壁上的至少部分外沟道层被应变。栅介质层设置外沟道层的侧壁和上表面上，以及具有与外沟道层相对的侧壁和上表面。栅电极被设置在栅介质层的部分侧壁和上表面上。源区和漏区被布置在栅电极的相对侧上。
在本发明的再一实施例中，外沟道层包括Si外延层。内沟道结构可以包括多个不同的材料层。此外，多个不同材料层的每一个可以包括与衬底相对和基本上平行于衬底的上表面和基本上垂直于衬底的侧壁表面。外沟道层可以直接在多个不同材料层的侧壁表面上。内沟道结构可以包括Si和SiGe的交替层。交替层可以包括外延层。交替层可以包括不止一个Si层和不止一个SiGe层。交替层的最外层可以包括SiGe层。沟道层的一部分可以直接布置在交替层的最外层上。栅电极可以包括多晶硅层。
在本发明的附加实施例中，第一介质层设置在衬底上。内沟道结构贯穿第一介质层，以及外沟道层布置在超出第一介质层延伸的部分内沟道结构上。内沟道结构可以包括衬底的部分，通过衬底提供的部分内沟道结构超出第一介质层延伸。另外地，内沟道结构包括衬底的一部分，以及通过衬底提供的部分内沟道结构不超出第一介质层延伸。
在本发明的再一实施例中，衬底包括Si衬底。外沟道层可以包括在平行于栅宽度的方向上应变的部分。栅介质和栅电极可以包括镶嵌结构。外沟道层可以包括应变的和不应变的部分。应变的和不应变的部分可以包括外沟道层的侧壁。
附图说明
图1A是说明常规平坦FET的剖面图。
图1B是说明常规超薄型体晶体管的剖面图。
图1C是说明常规双栅FET的剖面图。
图2A至2D是说明形成常规双栅FinFET的常规方法的半导体衬底的剖面图。
图3A至3B是说明形成常规三栅FinFET的常规方法的半导体衬底的剖面图。
图4A是根据本发明的某些实施例的FinFET的剖面图。
图4B是根据本发明的某些实施例鳍FET的沟道和栅极区的等距绘画视域。
图4C是根据本发明的某些实施例的FinFET的平面图。
图5A和5B是根据本发明的某些实施例Fin FET的部分鳍中的晶格结构的示意图。
图6A至6E是说明根据本发明的某些实施例制造FinFET的方法的剖面图。
图7是根据本发明的再一实施例的FinFET的剖面图。
具体实施方式
现在参考附图更完全地描述本发明，其中示出本发明的示例性实施例。但是，本发明应该被认为是局限于在此阐述的实施例。相反地，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在图中，为了清楚放大了层和区域的厚度。在整篇中，相同的数字始终指相同的元件。
应当理解当一个元件例如层、区域或衬底称为在另一元件“上”或在另一个元件“上”延伸时，它可以直接在另一元件上或直接在元件上延伸，或也可以存在插入元件。相反，当一个元件称为直接在另一个元件“上”或直接在另一个元件“上”延伸时，不存在插入元件。应当理解当一个元件称为“连接”或“耦接”到另一个元件时，它可以被直接连接或耦接到另一个元件，或可以存在插入元件。相反，当一个元件称为“直接连接”或“直接耦合”到另一个元件时，不存在插入元件。
还应当理解，尽管在此可以使用术语第一和第二等描述各个元件，但是这些元件不应该受这些术语限制。这些术语仅仅用来使一个元件与其它元件相区别。例如，在不脱离本发明的范围的条件下，下面论述的第一元件可以称为第二元件，同样，第二元件可以称为第一元件。
此外，在此可以使用相对术语，如“下”或“底部”和“上”或“顶部”来描述一个元件与图中所示的其它元件的关系。应当理解相对术语是用来包括除图中描绘的取向之外的器件的不同取向。例如，如果图的元件被翻转，那么描述为在其他元件的“下”侧上的元件将定向在其他元件的“上”侧上。因此根据图的特定取向示例性术语“下”可以包括“下”和“上”两种取向。同样地，如果图中的器件被翻转，那么描述为在其他元件“下面”或“底下”的元件将定向在其他元件“上面”。因此示例性术语“在...下面”或“在...底下”可以包括“在...上面”和“在...下面”的两种取向。
在此，在本发明的说明书中使用的专业词汇是仅仅用于描述特定的实施例，而不打算限制本发明。如本发明的说明书和附加权利要求中使用的单数形式“a”、“an”和“the”也打算包括复数形式，除非上下文另外清楚地表明。还应当理解在此使用的术语“和/或”指和包括一个或多个相关列项的任意和所有可能的组合。
在此参考剖面图描述本发明的实施例，剖面图是本发明的理想化实施例(和中间结构)的示意图。因而，将预想由于制造工艺和/或容差图例形状的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括所得的形状例如由制造产生的偏差。例如，图示为矩形的注入区一般将具有圆润的或弯曲的特点和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间区域中发生某些注入。因此，图中所示的区域本质上是示意性的，且它们的形状不打算图示器件区域的实际形状，以及不打算限制本发明的范围。
除非另外限定，在本发明的公开实施例中使用的所有术语，包括技术和科学术语，具有与本发明所属领域的普通技术人员通常理解相同的意思，以及未必局限于描述本发明时公知的具体定义。由此，这些术语可以包括这种时间之后产生的等效术语。在此提及的所有出版物、专利申请、专利及其他参考文献被全部引入作为参考。
现在将参考图4A至7描述本发明的某些实施例，图4A至7说明鳍形FET结构和制造鳍形FET的方法，鳍形FET具有沟道层，至少部分沟道层被应变。但是，本发明不应该被认为是局限于鳍形FET结构，而是可以用于沟道形成在底下结构的侧壁上的其他结构。因此，例如，可以在除在此描述的鳍形FET结构之外的凹陷沟道阵列晶体管中或栅-全-环绕晶体管中设置应变的沟道。由此，本发明的实施例可以用于结构侧壁上具有沟道层的FET结构，至少部分沟道层在从半导体衬底延伸的结构侧壁的方向上应变。
图4A说明根据本发明的某些实施例的部分鳍形FET的剖面图。图4B是图4A的鳍形FET的栅和沟道区的等距图。如图4A和4B所示，衬底110具有内鳍形结构400，包括与外鳍形结构410晶格匹配和晶格失配的层，外鳍形结构410提供沟道层，以便至少部分外鳍形结构410在垂直于外鳍形结构410中的电流流动方向上应变(例如，在图4A和4B所示的垂直方向上)。如下面论述，如果两个层的晶格常数的差异不足以引起充分的应变，为了增加载流子迁移率，在此使用的层可以是晶格匹配的，以及如果两个层的晶格常数的差异足以引起充分的应变，为了增加载流子迁移率，在此使用的层可以是晶格失配的。在本发明的特定实施例中，半导体衬底110可以是体Si衬底和/或绝缘体上的硅(SOI)衬底。此外，内鳍形结构400可以包括SiGe层120和Si层140，每个可以是外延层。此外，外鳍形结构410可以是通过在侧壁上选择性外延生长形成的Si层160，以及在某些实施例中，直接在内鳍形结构400的侧壁上，以便Si层160直接形成在SiGe层120和Si层140上。在某些实施例中，内鳍形结构400的最外层是SiGe层120。
在本发明的特定实施例中，栅介质层180设置在外鳍形结构410上，以及栅电极220设置在栅介质层180上。在本发明的某些实施例中，可以通过多晶硅层提供栅电极180。图4A和4B所示的第一介质层200是，部分内鳍形结构400贯穿第一介质层200。栅介质层180可以是适合的栅介质层或可以适合于鳍形FET结构中使用的层，包括例如，氧化物如二氧化硅。同样，第一介质层200可以是任意适合的介质材料，包括例如，二氧化硅。在图4A和4B所示的实施例中，由衬底110提供的部分内鳍形结构400基本上不延伸超出第一介质层200。但是，在选择性的实施例中，如图7所示，衬底110′和第一介质层200′可以提供，由衬底110′提供的部分内鳍形结构400′延伸超出第一介质层200′，以及外鳍形结构410′设置在从第一介质层200′突出的部分衬底110′上。
图4C说明源区和漏区300(在图4A，4B和7中未示出)，源区和漏区300也可以被设置在栅电极220的相对侧上。源区和漏区300与内鳍形结构400或外鳍形结构410相比可以被更重地掺杂。用来掺杂源区和漏区300的特定掺杂剂取决于是否提供nMOS或pMOS器件。在某些实施例中，源区和漏区300可以通过SiGe 120和Si140的交替层来提供。源区和漏区300也可以通过Si外延层160来提供。源区和漏区300也可以通过Si或SiGe的区域来提供。与如果在源区和漏区中仅仅提供Si相比，源区和漏区中提供的SiGe可以被更重地掺杂。此外，可以通过离子注入的反掺杂区限定源区和漏区300，以限定源区和漏区。
在本发明的某些实施例中，Si层140和SiGe层120被设为外延层。SiGe层120可以包括约30％Ge，30％Ge在SiG层120和Si外延层160之间可以提供1.2％的晶格常数差值。SiGe层120可以尽可能的厚，但是不厚到通过SiGe层中的位错缺陷显著的减小SiGe层120的质量。SiGe层120的特定厚度可以取决于层中的Ge量，但是，在某些实施例中，对于具有约30％Ge的SiGe层，可以提供高达约20nm的厚度。在某些实施例中，Si层140具有约5nm的厚度和SiGe层120具有约20nm的厚度。硅层140和SiGe层120的数目可以取决于内鳍形结构400的总高度和单层的厚度。但是，在某些实施例中，可以提供不止一个Si层和不止一个SiGe层。在本发明的特定实施例中，Si层140具有约小于的厚度和SiGe层具有约小于
Figure C20051010751800222
的厚度。在本发明的某些实施例，内鳍形结构400的总高度从约100nm至约150nm。此外，交替层的最外层可以是SiGe层，如图4A所示。
外鳍形结构410可以通过形成在内鳍形结构400上的Si外延层160来提供。Si外延层160可以具有至少器件的预期沟道深度的厚度。但是，在某些实施例中，Si外延层160可以具有小于器件沟道的预期深度的厚度，以便在工作中，沟道延伸到内鳍形结构400。在形成栅氧化物180之前，Si外延层160可以生长至约
Figure C20051010751800223
至约
Figure C20051010751800224
的厚度，但是可以使用其他厚度。栅氧化物180可以通过热氧化来形成，以及可以消耗部分Si外延层160。在热氧化过程中大约45％的Si外延层160可能被消耗，以提供栅氧化物180。在形成栅氧化物180之后，至少约
Figure C20051010751800225
的Si外延层160可以剩下。如果栅氧化物180的形成使用其他技术，如淀积，那么Si外延层160生长的厚度可以不同。
因此，如图4A和4B所示，内沟道结构由内鳍形结构400提供以及包括多个不同材料层和具有从半导体衬底110延伸的侧壁。多个不同材料层具有与衬底110相对和基本上平行于衬底的上表面和基本上垂直于衬底110的侧壁表面。多个不同的材料层可以被设为多个不同的半导体材料层的叠层。外沟道层由外鳍形结构410提供以及在内沟道结构的侧壁上。外沟道层也具有侧壁和可以直接在内沟道结构的多个不同的材料层的侧壁上。内沟道结构的侧壁上的至少部分外沟道层被应变。栅介质层180设置外沟道层的侧壁和上表面上，以及具有与外沟道层相对的侧壁和上表面。栅电极220设置在栅介质层180的部分侧壁和上表面上。
图5A和5B示意地说明根据本发明的某些实施例提供沟道层的内鳍形结构400和外鳍形结构410的晶格结构。如图5A和5B所示，内鳍形结构400包括在(100)面与Si层基本上晶格匹配和在(110)面与外鳍形结构的Si层失配的SiGe层。因此，外鳍形结构410提供沟道层，该沟道层在内鳍形结构400的SiGe层上形成的外鳍形结构410的地方应变，以及在内鳍形结构400的Si层上形成的外鳍形结构410地方不应变。在此使用的术语晶格失配和晶格匹配指两种材料的晶格常数差值。此外，如果该差值导致在一个层中引起应变，该应变足以增加载流子迁移率，至少部分地由于层中引起的应变，那么实质性考虑晶格常数的差值。
如图5B所示，由于内鳍形结构和外鳍形结构之间的晶格失配，提供沟道层的外鳍形结构可以包括应变的和不应变的部分。因为应变处于图5B的图中的垂直方向，以及电流流入或流出鳍形FET结构中的页面，所以应变的方向平行于栅/沟道的宽度。因为与Si层相比，SiGe层具有大的晶格常数，SiGe层上的Si层中的应变将是张力。根据Ge等的、″Process-Strained Si(PSS)CMOS Technology Featuring 3D StrainEngineering″，Electron Devices Meeting，2003.IEDM′03 Technical Digest.IEEE International，pp.3.7.1-3.7.4，张力应变垂直于电流的流动和栅宽度可以增加nMOS和pMOS器件的性能。由此，根据本发明的实施例的鳍形结构适合用于nMOS和pMOS器件。
图6A至6E说明根据本发明的某些实施例制造具有应变的沟道层的FET的方法。如图6A所示，在Si衬底310上形成SiGe 312和Si 314的交替层。SiGe 312和Si 314的交替层可以通过外延生长来形成，以及形成具有如上所述的尺寸。选择性地，如果在图6A的所得结构上执行反掺杂注入，那么在Si衬底310和SiGe 312和Si 314的交替层之间可以设置缓冲层(未示出)，如氧化物层。另外，在图6A的所得结构上可以执行覆盖离子注入，因此使反掺杂没有必要。
如图6B所示，可以通过SiGe 312和Si 314的交替层刻蚀图6A的结构以及进入衬底310，以提供衬底110，形成图4A和4B的内鳍形结构400，SiGe层120和Si层140形成内鳍形结构。在内鳍形结构上可以设置SiN层322，以及SiN层322可以用作刻蚀掩模。此外，在衬底110上可以形成氧化物层320，如SiO2，以围绕鳍形结构。在本发明的某些实施例中，在形成鳍形结构之后，在该结构上形成氧化物层，以及氧化物层中刻蚀的沟槽对应于鳍形结构，以设置氧化物层320。然后通过SiN层填充沟槽，以及进行化学机械抛光工序，以在沟槽中提供SiN层322。如上所述，在氧化物层320的后续深刻蚀过程中SiN层322可以用作掩模。
图6C说明提供氧化物层200的氧化物层320的深刻蚀。如图6C所示，氧化物层320可以被凹陷至衬底110或，在图7所示的某些实施例中，可以被凹陷至超出形成部分鳍形结构的部分衬底110。选择性地，鳍形结构可以被修整或减薄，以便鳍形结构的宽度被减小。
图6D说明在内鳍形结构400上形成Si层160。可以通过在SiGe层120和Si层140上选择性外延生长Si层形成提供外鳍形结构410的Si层160，以便在内鳍形结构400的侧壁上形成Si层160。也可以通过在内鳍形结构400上形成非晶硅层，然后退火该非晶层，以将该层转变为晶体的固相外延形成Si层160。
图6E图示了栅氧化层180和栅电极220的形成。如上所述，可以通过层160的热氧化来形成栅氧化物180。可以使用常规栅构图方法形成和构图栅电极220。选择性地，在栅电极220的形成和构图之后，可以通过在源区和漏区中选择性外延生长放大的源区和漏区。
在本发明的某些实施例中，通过镶嵌工艺形成栅极结构，以提供镶嵌栅极结构。在这种实施例中，可以在环绕鳍形结构的凹部中形成栅极以及可以进行栅材料的覆盖淀积，接着进行CMP或其他平面化，以除去不在凹部中的栅材料。在此情况下，可以不必扩大源区和漏区。
在附图和说明书中，已公开了本发明的典型实施例，尽管使用了专用术语，但是它们已经用于一般的和描述性的，并非限制，本发明的范围被阐述在下面的权利要求中。

Claims (59)

1.一种场效应晶体管(FET)，包括：
半导体衬底上的具有侧壁的结构；
沟道层，所述沟道层位于所述结构的所述侧壁上，并且具有在从半导体衬底延伸的所述结构的所述侧壁方向上应变的至少部分沟道层，
其中，所述结构包括Si和SiGe的交替层，以及
其中，所述交替层包括不止一个Si层以及不止一个SiGe层。
2.根据权利要求1的场效应晶体管，其中晶体管包括FinFET，其中该结构包括鳍形结构，以及其中侧壁包括鳍形结构的侧壁。
3.根据权利要求2的场效应晶体管，其中沟道层包括Si外延层。
4.根据权利要求3的场效应晶体管，其中沟道层具有小于的厚度。
5.根据权利要求2的场效应晶体管，其中鳍形结构包括多个不同的材料层。
6.根据权利要求5的场效应晶体管，其中多个不同材料层的每一个包括与衬底相对和平行于衬底的上表面和垂直于衬底的侧壁表面，以及
其中外沟道层直接在多个不同材料层的侧壁表面上。
7.根据权利要求1的场效应晶体管，其中交替层包括外延层。
8.根据权利要求1的场效应晶体管，其中交替层的Si层具有小于
Figure C2005101075180002C2
的厚度。
9.根据权利要求1的场效应晶体管，其中交替层的SiGe层具有小于
Figure C2005101075180003C1
的厚度。
10.根据权利要求1的场效应晶体管，其中交替层的最外层包括SiGe层。
11.根据权利要求10的场效应晶体管，其中沟道层的一部分直接布置在交替层的最外层上。
12.根据权利要求2的场效应晶体管，还包括：
沟道层上的栅介质；
部分栅介质上的栅电极；以及
栅电极的相对侧上的源区和漏区。
13.根据权利要求12的场效应晶体管，其中沟道层包括Si外延层。
14.根据权利要求13的场效应晶体管，其中源区和漏区包括Si外延层。
15.根据权利要求12的场效应晶体管，其中鳍形结构和源区和漏区包括多个不同的材料层。
16.根据权利要求12的场效应晶体管，其中鳍形结构和源区和漏区包括Si和SiGe的交替层。
17.根据权利要求16的场效应晶体管，其中交替层包括外延层。
18.根据权利要求12的场效应晶体管，其中栅电极包括多晶硅层。
19.根据权利要求2的场效应晶体管，还包括衬底上的第一介质层，其中鳍形结构贯穿第一介质层，以及沟道层布置在超出第一介质层延伸的部分鳍形结构上。
20.根据权利要求19的场效应晶体管，其中鳍形结构包括衬底的一部分，以及其中通过衬底提供的部分鳍形结构超出第一介质层延伸。
21.根据权利要求19的场效应晶体管，其中鳍形结构包括衬底的一部分，以及其中通过衬底提供的部分鳍形结构不超出第一介质层延伸。
22.根据权利要求2的场效应晶体管，其中衬底包括Si衬底。
23.根据权利要求12的场效应晶体管，其中沟道层包括在平行于栅宽度方向上应变的部分。
24.根据权利要求12的场效应晶体管，其中栅介质和栅电极包括镶嵌结构。
25.根据权利要求2的场效应晶体管，其中外沟道层包括应变的和不应变的部分。
26.根据权利要求25的场效应晶体管，其中应变的和不应变的部分包括沟道层的侧壁。
27.一种鳍形场效应晶体管(FET)，包括：
包括多个不同的材料层的内沟道结构，多个不同的材料层具有从半导体衬底延伸的侧壁；以及
内沟道结构的侧壁上的外沟道层，外沟道层具有侧壁，
其中，所述内沟道结构包括Si和SiGe的交替层，
其中，所述交替层包括不止一个Si层以及不止一个SiGe层。
28.根据权利要求27的鳍形场效应晶体管，还包括：
外沟道层的侧壁和上表面上的栅介质层，以及栅介质层具有与外沟道层相对的上表面和侧壁；
栅介质层的部分侧壁和上表面上的栅电极。
布置在栅电极的相对侧上的源区和漏区。
29.根据权利要求28的鳍形场效应晶体管，其中外沟道层包括Si外延层。
30.根据权利要求28的鳍形场效应晶体管，其中多个不同材料层的每一个包括与衬底相对和平行于衬底的上表面和垂直于衬底的侧壁表面，以及
其中沟道层直接在多个不同的材料层的侧壁表面上。
31.根据权利要求27的鳍形场效应晶体管，其中交替层包括外延层。
32.根据权利要求27的鳍形场效应晶体管，其中交替层的最外层包括SiGe层。
33.根据权利要求32的鳍形场效应晶体管，其中外沟道层的一部分直接布置在交替层的最外层上。
34.根据权利要求28的鳍形场效应晶体管，其中栅电极包括多晶硅层。
35.根据权利要求28的鳍形场效应晶体管，还包括衬底上的第一介质层，其中内沟道结构贯穿第一介质层，以及外沟道层布置在超出第一介质层延伸的部分内沟道结构上。
36.根据权利要求35的鳍形场效应晶体管，其中内沟道结构包括衬底的一部分，以及通过衬底提供的部分内沟道结构超出第一介质层延伸。
37.根据权利要求35的鳍形场效应晶体管，其中内沟道结构包括衬底的一部分，以及通过衬底提供的部分内沟道结构不超出第一介质层延伸。
38.根据权利要求28的鳍形场效应晶体管，其中衬底包括Si衬底。
39.根据权利要求28的鳍形场效应晶体管，其中外沟道层包括在平行于栅宽度的方向上应变的部分。
40.根据权利要求28的鳍形场效应晶体管，其中栅介质和栅电极包括镶嵌结构。
41.根据权利要求28的鳍形场效应晶体管，其中外沟道层包括应变的和不应变的部分。
42.根据权利要求41的鳍形场效应晶体管，其中应变的和不应变的部分包括外沟道层的侧壁。
43.一种鳍形场效应晶体管(FET)，包括：
半导体衬底上的内沟道结构，内沟道结构具有从衬底延伸的侧壁和与衬底相对的上表面；
内沟道结构的侧壁和上表面上的外沟道层，外沟道层具有与内沟道结构相对的侧壁和上表面，以及其中内沟道结构的侧壁上的至少部分外沟道层是应变的；
外沟道层的侧壁和上表面上的栅介质层，栅介质层具有与外沟道层相对的侧壁和上表面；
在栅介质层的部分侧壁和上表面上的栅电极。
布置在栅电极的相对侧上的源区和漏区，
其中，所述内沟道结构包括Si和SiGe的交替层，以及
其中，所述交替层包括不止一个Si层以及不止一个SiGe层。
44.根据权利要求43的鳍形场效应晶体管，其中外沟道层包括Si外延层。
45.根据权利要求43的鳍形场效应晶体管，其中内沟道结构包括多个不同的材料层。
46.根据权利要求45的鳍形场效应晶体管，其中多个不同材料层的每一个包括与衬底相对和平行于衬底的上表面和垂直于衬底的侧壁表面，以及
其中外沟道层直接在多个不同材料层的侧壁表面上。
47.根据权利要求43的鳍形场效应晶体管，其中交替层包括外延层。
48.根据权利要求43的鳍形场效应晶体管，其中交替层的最外层包括SiGe层。
49.根据权利要求48的鳍形场效应晶体管，其中部分沟道层直接布置在交替层的最外层上。
50.根据权利要求43的鳍形场效应晶体管，其中栅电极包括多晶硅层。
51.根据权利要求43的鳍形场效应晶体管，还包括衬底上的第一介质层，其中内沟道结构贯穿第一介质层，以及外沟道层布置在超出第一介质层延伸的部分内沟道结构上。
52.根据权利要求51的鳍形场效应晶体管，其中内沟道结构包括衬底的一部分，以及通过衬底提供的部分内沟道结构超出第一介质层延伸。
53.根据权利要求51的鳍形场效应晶体管，其中内沟道结构包括衬底的一部分，以及通过衬底提供的部分内沟道结构不超出第一介质层延伸。
54.根据权利要求43的鳍形场效应晶体管，其中衬底包括Si衬底。
55.根据权利要求43的鳍形场效应晶体管，其中外沟道层包括在平行于栅宽度的方向上应变的部分。
56.根据权利要求43的鳍形场效应晶体管，其中栅介质和栅电极包括镶嵌结构。
57.根据权利要求43的鳍形场效应晶体管，其中外沟道层包括应变的和不应变的部分。
58.根据权利要求57的鳍形场效应晶体管，其中应变的和不应变的部分包括外沟道层的侧壁。
59.一种制造场效应晶体管(FET)的方法，包括：
在半导体衬底上形成具有侧壁的结构；以及
在所述结构的所述侧壁上形成沟道层，其中沟道层至少具有在从半导体衬底延伸的所述结构的所述侧壁方向上应变的部分，
其中，所述结构包括Si和SiGe的交替层，以及
其中，所述交替层包括不止一个Si层以及不止一个SiGe层。
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Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070235763A1 (en) * 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
US8734583B2 (en) * 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US8354311B2 (en) 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US7491995B2 (en) * 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
KR100814376B1 (ko) 2006-09-19 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
KR100772114B1 (ko) 2006-09-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
US7671418B2 (en) * 2007-09-14 2010-03-02 Advanced Micro Devices, Inc. Double layer stress for multiple gate transistors
US7696604B2 (en) * 2007-10-23 2010-04-13 International Business Machines Corporation Silicon germanium heterostructure barrier varactor
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
US8288756B2 (en) 2007-11-30 2012-10-16 Advanced Micro Devices, Inc. Hetero-structured, inverted-T field effect transistor
US7982269B2 (en) * 2008-04-17 2011-07-19 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US7964465B2 (en) * 2008-04-17 2011-06-21 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
US8455860B2 (en) 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8455929B2 (en) 2010-06-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of III-V based devices on semiconductor substrates
TWI565078B (zh) * 2011-03-25 2017-01-01 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US9761666B2 (en) 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
CN102903750B (zh) * 2011-07-27 2015-11-25 中国科学院微电子研究所 一种半导体场效应晶体管结构及其制备方法
CN103000686B (zh) * 2011-09-08 2016-02-24 中国科学院微电子研究所 半导体器件及其制造方法
CN103000664B (zh) * 2011-09-08 2015-12-16 中国科学院微电子研究所 半导体器件及其制造方法
KR101805634B1 (ko) * 2011-11-15 2017-12-08 삼성전자 주식회사 Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
CN103123899B (zh) * 2011-11-21 2015-09-30 中芯国际集成电路制造(上海)有限公司 FinFET器件制造方法
CN103988308B (zh) 2011-12-09 2016-11-16 英特尔公司 晶体管中的应变补偿
JP5726770B2 (ja) * 2012-01-12 2015-06-03 株式会社東芝 半導体装置及びその製造方法
US8994002B2 (en) 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
CN102646599B (zh) * 2012-04-09 2014-11-26 北京大学 一种大规模集成电路中FinFET的制备方法
US9735239B2 (en) * 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
CN103515420B (zh) * 2012-06-26 2016-06-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN103579295B (zh) * 2012-07-25 2016-12-28 中国科学院微电子研究所 半导体器件及其制造方法
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US20140054646A1 (en) * 2012-08-24 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Multiple Gate Transistors
US8765563B2 (en) 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
CN103811340B (zh) * 2012-11-09 2017-07-14 中国科学院微电子研究所 半导体器件及其制造方法
US9029835B2 (en) * 2012-12-20 2015-05-12 Intel Corporation Epitaxial film on nanoscale structure
US9202917B2 (en) 2013-07-29 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Buried SiGe oxide FinFET scheme for device enhancement
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9306069B2 (en) 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9087902B2 (en) 2013-02-27 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385234B2 (en) 2013-02-27 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385198B2 (en) * 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
US10181532B2 (en) * 2013-03-15 2019-01-15 Cree, Inc. Low loss electronic devices having increased doping for reduced resistance and methods of forming the same
US8916932B2 (en) 2013-05-08 2014-12-23 International Business Machines Corporation Semiconductor device including FINFET structures with varied epitaxial regions, related method and design structure
CN104183488A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种FinFET半导体器件及其制备方法
US8987082B2 (en) * 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Method of making a semiconductor device using sacrificial fins
US9466671B2 (en) 2013-08-19 2016-10-11 SK Hynix Inc. Semiconductor device having fin gate, resistive memory device including the same, and method of manufacturing the same
KR20150020848A (ko) 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 동작 전류가 개선된 수직 채널 pmos 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 pmos 트랜지스터의 제조방법
US9496397B2 (en) * 2013-08-20 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFet device with channel epitaxial region
CN104425601B (zh) * 2013-08-30 2018-02-16 中国科学院微电子研究所 半导体器件及其制造方法
US20150069327A1 (en) * 2013-09-11 2015-03-12 International Business Machines Corporation Fin field-effect transistors with superlattice channels
KR102099195B1 (ko) * 2013-09-27 2020-04-09 인텔 코포레이션 다층형 순응성 기판들을 갖는 비-평면형 반도체 디바이스들
CN106030810B (zh) * 2013-09-27 2019-07-16 英特尔公司 经由用于硅上异质集成的模板工程的改进的包覆层外延
KR101451257B1 (ko) 2013-10-25 2014-10-15 경북대학교 산학협력단 질화물 반도체 다이오드 및 그 제조방법
US9425257B2 (en) * 2013-11-20 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Non-planar SiGe channel PFET
US20150162435A1 (en) * 2013-12-09 2015-06-11 Globalfoundries Inc. Asymmetric channel growth of a cladding layer over fins of a field effect transistor (finfet) device
US9196710B2 (en) * 2014-02-11 2015-11-24 GlobalFoundries, Inc. Integrated circuits with relaxed silicon / germanium fins
US9236474B2 (en) 2014-02-21 2016-01-12 Stmicroelectronics, Inc. Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
US9660080B2 (en) 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
WO2015190852A1 (en) * 2014-06-11 2015-12-17 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel fets and methods of fabricating the same
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US20160005849A1 (en) * 2014-07-01 2016-01-07 Qualcomm Incorporated Method and apparatus for 3d concurrent multiple parallel 2d quantum wells
KR102255174B1 (ko) 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102266615B1 (ko) * 2014-11-17 2021-06-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR102309324B1 (ko) * 2014-12-22 2021-10-07 인텔 코포레이션 서브채널 누설 전류의 방지
US9472574B2 (en) * 2015-01-29 2016-10-18 Globalfoundries Inc. Ultrathin body (UTB) FinFET semiconductor structure
US9576979B2 (en) * 2015-05-27 2017-02-21 International Business Machines Corporation Preventing strained fin relaxation by sealing fin ends
US9773871B2 (en) * 2015-11-16 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9761722B1 (en) 2016-06-24 2017-09-12 International Business Machines Corporation Isolation of bulk FET devices with embedded stressors
US10062782B2 (en) 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
TWI611579B (zh) * 2017-06-20 2018-01-11 國立成功大學 具有超薄主動層之環繞式閘極場效電晶體及其製造方法
DE102017126225B4 (de) * 2017-08-31 2025-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
US10672742B2 (en) * 2017-10-26 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11302535B2 (en) 2018-06-27 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Performing annealing process to improve fin quality of a FinFET semiconductor
US11257908B2 (en) * 2018-10-26 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with stacked semiconductor layers as channels
KR102728510B1 (ko) * 2019-01-03 2024-11-12 삼성전자주식회사 복수의 채널층을 갖는 반도체 소자 및 그 제조 방법
KR102737508B1 (ko) * 2019-06-03 2024-12-05 삼성전자주식회사 반도체 장치
US11355363B2 (en) 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
KR102819838B1 (ko) * 2019-11-05 2025-06-12 삼성전자주식회사 반도체 소자
US11903221B2 (en) 2020-08-17 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional semiconductor device with memory stack
US12207458B2 (en) * 2021-03-05 2025-01-21 Applied Materials, Inc. Methods and apparatus for hierarchical bitline for three-dimensional dynamic random-access memory
CN113611743B (zh) * 2021-06-11 2022-06-07 联芯集成电路制造(厦门)有限公司 半导体晶体管结构及其制作方法
CN118380387B (zh) * 2024-06-25 2024-08-30 杭州积海半导体有限公司 场效应晶体管及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4212228B2 (ja) 1999-09-09 2009-01-21 株式会社東芝 半導体装置の製造方法
DE10025264A1 (de) * 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US6391782B1 (en) * 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US6458662B1 (en) 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
JP2003006563A (ja) * 2001-06-20 2003-01-10 Sanyo Special Steel Co Ltd 鋼製品の仕様書作成装置
EP1415331A2 (en) * 2001-08-06 2004-05-06 Massachusetts Institute Of Technology Formation of planar strained layers
JP3782021B2 (ja) 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6686231B1 (en) * 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
KR100483425B1 (ko) 2003-03-17 2005-04-14 삼성전자주식회사 반도체소자 및 그 제조 방법
US6943407B2 (en) * 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
KR100487566B1 (ko) 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
KR100596508B1 (ko) * 2003-12-26 2006-07-05 한국전자통신연구원 ＦｉｎＦＥＴ 및 Fin 채널 제조방법
US6888181B1 (en) * 2004-03-18 2005-05-03 United Microelectronics Corp. Triple gate device having strained-silicon channel
US6972461B1 (en) * 2004-06-30 2005-12-06 International Business Machines Corporation Channel MOSFET with strained silicon channel on strained SiGe

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KR20060028575A (ko) 2006-03-30
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