CN100539138C - 半导体器件 - Google Patents

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Abstract

本发明提供一种用于制造半导体器件的方法，通过该方法提供包含有源层、与有源层接触的栅极绝缘膜、和与有源层相交迭的栅电极、其间有栅极绝缘膜的晶体管；通过从一个倾斜的方向将杂质添加到有源层，将杂质添加到有源层中与栅电极相交迭且其间具有栅极绝缘膜的第一区的部分、和有源层中除了第一区外的第二区；且第二区位于相对于第一区的一个方向中。

Description

半导体器件
技术领域
本发明涉及一种用于制造晶体管，特别是具有LDD区的薄膜晶体管的方法，并且还涉及一种利用该制造方法的半导体器件。
背景技术
由于随着分辨率变得更高，用于安装需要的像素部分的外围区域(框架区域)在基板中占用了更多面积，因此不能容易地使通过利用廉价的玻璃基板形成的半导体显示器件小型化。因此，认为在玻璃基板上安装通过使用单晶硅晶片形成的集成电路的方法存在限制。为此，现在关注于提供有像素部分的玻璃基板之上整体地形成包含驱动器电路的集成电路的技术，即称作板上系统(System On Panel)。
然而，形成于玻璃基板之上的集成电路具有比形成于单晶硅晶片之上的集成电的更低的集成度。因此，一个重要的目的是使在实际应用将半导体元件小型化。根据半导体元件的小型化，形成于玻璃基板之上的集成电路可以高度集成，由此促使半导体显示器件小型化、重量减轻、而且低功耗和高速。另外，根据半导体元件以及集成电路的小型化，在像素部分中也可以实现高的清晰度。
在像素部分中使用非晶半导体膜提供有薄膜晶体管(TFT)的半导体显示器件，具有高生产量和低成本的优点。然而，使用非晶半导体膜的TFT具有低迁移率的缺点。因此，认为使用非晶半导体膜的薄膜晶体管不适合于需要高速操作的驱动器电路，例如用于选择像素的扫描线驱动器电路或用于给选择的像素提供视频信号的信号线驱动器电路。因此，通常采用其中通过利用单晶硅晶片包含驱动器电路来制造IC芯片，以及通过TAB(带式自动键合)或COG(玻璃上芯片)在像素部分的外围区域上安装IC芯片的模式。
然而，硅晶片的单位成本高于玻璃基板的单位成本，且硅晶片不适合于提供廉价的IC芯片。使用非晶半导体膜的半导体显示器件的低成本优点的特性不能被充分地利用。市场上相对大量出售的硅晶片的尺寸直径上约不大于12英寸。尽管大于12英寸尺寸的硅晶片也在市场上出售，但是每单位面积的成本还随着它的尺寸增加而增加。因此，为了通过增加从一个基板获得的IC芯片的数量而提高产量，不得不牺牲成本。
因此，在以下的参考文献(参考文献1：日本专利申请特开No.7-014880，和参考文献2：日本专利申请特开No.11-160734)中公开了在玻璃基板之上形成驱动器电路、分成条并安装在其上形成有像素部分的基板上的技术。
如在参考文献1和2中所公开的，通过使用由与其上形成像素部分的基板(下文中，称作元件基板)相同材料制成的基板、形成驱动器电路并安装于元件基板上，可以降低端子接触部分中由热膨胀系数差异导致的缺陷发生率。因此，可以提高成品率。另外，通过在玻璃基板之上形成驱动器电路，可以降低作为整体的半导体显示器件的成本。
同时，由于随着像素部分的分辨力变得更高，用于安装需要的像素部分的外围区域(框架区域)在基板中占用了更多面积，因此不能容易地使半导体显示器件小型化。因此，安装于其上形成有像素部分的基板上的IC芯片优选较小。然而，玻璃基板之上形成的集成电路具有比单晶硅晶片之上形成的集成电路的集成度更低的集成度。因此，在提高半导体显示器件的小型化和集成电路的高集成度方面，一个重要的目的是使形成于玻璃基板之上的半导体元件小型化。根据半导体元件的小型化，当形成于玻璃基板之上的集成电路可以高度集成时，可以增强半导体显示器件的小型化、重量减轻、而且低功耗和高速化。
然而，作为半导体元件之一的TFT的小型化涉及由热载流子效应引起的可靠性下降的问题。因此，采用LDD(轻掺杂漏极)结构作为控制热载流子效应的方法。LDD结构是其中在源/漏区和沟道形成区之间提供具有比源/漏区的杂质浓度更低的杂质浓度的LDD区域的结构。特别地，公知的是，具有其中LDD区域与其间具有栅极绝缘膜的栅电极相交迭的结构(GOLD结构，栅极交迭轻掺杂漏极结构)的情况，通过减轻漏极附近的高电场，可以有效地防止热载流子效应，且可以提高可靠性。在本说明书中，将其中LDD区域与其间具有栅极绝缘膜的栅电极交迭的区域称作Lov区域，而将其中LDD区域不与栅电极交迭的区域称作Loff区域。
在以下参考文献中公开了通过使用GOLD结构可以防止晶体管的退化(参考文献3：日本专利申请特开No.8-153875)。
具有Loff区域的TFT比具有Lov区域的TFT趋于能够减少更多的关断电流。因此，具有Loff区域的TFT适合于用作其中认为减少关断电流比高速驱动更重要的像素的开关元件。同时，可以以比具有Loff区域的TFT更高的速度驱动具有Lov区域的TFT。具体地，可以以更高的速度完成开关。由于工作频率比像素部分的高，且认为高速驱动比减少关断电流更重要，因此具有Lov区域的TFT适合于用作驱动器电路。优选的是，根据电路元件需要的特性，适当地使用具有Loff区域的TFT和具有Lov区域的TFT。
已提出了用于制造具有Lov区域的TFT的几种方法，且其中之一是利用栅电极作掩模倾斜地注入离子。根据上述方法，可以通过离子注入方法将掺杂剂(杂质)添加到与其间具有栅极绝缘膜的栅电极相交迭的区域中，而不利用抗蚀剂掩模，且减少了步骤的数量。
然而，为了在源区侧和漏区侧二者上形成Lov区域，有必要进行两次不同注入方向的离子注入。这可以是防止离子注入步骤中的吞吐量增加的因素。另外，有一种用于通过旋转基板倾斜且均匀地注入离子的方法(倾斜旋转)；然而，根据该方法，需要准确地控制基板的旋转，且需要用于进行离子注入的大规模的设备。特别地，该方法不适合于大基板，且成为防止吞吐量增加的因素。
另外，根据上述方法，存在的问题是，具有Lov区域的TFT和具有Loff区域的TFT不能分别地形成于一个基板之上。根据上述方法，在通过板上系统集成像素部分和驱动器电路的情况下，具有Lov区域的TFT和具有Loff区域的TFT不能分别地形成于一个基板之上。另外，其中源区和漏区与沟道形成区接触的没有LDD区域的这种TFT和具有Lov区域的TFT不能分别地形成于一个基板之上。
通过利用抗蚀剂掩模分开地注入掺杂剂，可以将具有Lov区域的TFT和具有Loff区域的TFT分开地形成于一个基板之上。然而，不能减少抗蚀剂掩模和步骤的数量，其成为增加制造成本的因素。当具有偏移栅极结构的晶体管、其中源区和漏区与沟道形成区接触的晶体管等以及具有Loff区域的TFT意图分开地形成于一个基板之上时，不能减少抗蚀剂掩模和步骤的数量，其成为增加制造成本的因素。
发明内容
考虑到上述问题，本发明涉及一种用于制造半导体器件的方法，其中具有Lov区域的晶体管可以分开地形成于提供有具有Loff区域的晶体管、具有偏移栅极结构的晶体管、和其中源区和漏区与沟道形成区接触的晶体管的基板之上，而不提供用于形成Lov区域的抗蚀剂掩模，并可以提高离子注入步骤中的吞吐量。而且，本发明涉及一种可以降低每个面板的成本的半导体器件。而且，本发明涉及一种使用其中集成电路由薄半导体膜形成的芯片(下文，称作薄膜芯片)的半导体器件，其可以降低每个面板的成本。
本发明的发明人认为，根据掺杂剂注入方向改变晶体管有源层中提供的Lov区域的位置比根据将掺杂剂方向改变为Lov区域的位置要更好。换句话说，将离子注入看作其中将注入方向设定为一个方向的固定注入，且根据注入方向确定在Lov区域、沟道形成区和在离子注入中用作掩模的栅电极之间的位置关系。注意到，在本说明书中的注入方向指的是从离子源注入掺杂剂的方向。
具体地，将注入方向设定为掺杂剂与有源层的表面倾斜相交的这样一个方向，且与有源层交迭的栅电极的边缘部分指向注入方向侧。也就是说，设置栅电极和有源层，以便使除了与栅电极交迭的区域之外的有源层的暴露区域，比与栅电极交迭的区域更靠近注入方向侧。根据上述的结构，通过从一个注入方向进行离子注入，在源区侧和漏区侧两者上可以形成Lov区域。因此，在具有相同导电性和具有Lov区域的所有晶体管中，与沟道形成区相比Lov区域设置得更靠近掺杂剂注入方向侧。
在进行离子注入形成Lov区域的情况中，在具有Loff区域的晶体管中，根据注入方向确定在有源层、栅电极和Loff区域之间的位置关系，以便将杂质仅添加到用作源区和漏区的区域。具体地，用作Loff区域和沟道形成区的区域覆盖有抗蚀剂掩模，与抗蚀剂掩模交迭的区域和除了该区域的有源层的露出区域设置为沿着注入方向彼此接触。换句话说，与有源层交迭的抗蚀剂掩模的边缘部分设置为沿着注入方向彼此接触。根据上述结构，具有Lov区域的晶体管和具有Loff区域的晶体管可以分开地形成于一个基板之上。
在进行离子注入形成Lov区域的情况中，在不具有LDD区域的晶体管中，其中源区和漏区与沟道形成区接触，根据注入方向确定有源层、栅电极和LDD区域之间的位置关系，以便将杂质仅添加到用作源区和漏区的区域。具体地，与栅电极交迭的区域和除了该区域的有源层的露出区域设置为沿着注入方向彼此接触。换句话说，与有源层交迭的栅电极的边缘部分设置为沿着注入方向。根据上述结构，具有Lov区域的晶体管和其中源区和漏区与沟道形成区接触的晶体管可以分开地形成于一个基板之上。
在进行离子注入形成Lov区域的情况中，在具有偏移区的晶体管中，根据注入方向确定有源层、栅电极和偏移区之间的位置关系，以便将杂质仅添加到用作源区和漏区的区域，并形成偏移区。具体地，设置栅电极和有源层，以便将有源层的暴露区域设置在从注入方向关于栅电极的相对侧。换句话说，与有源层交迭的栅电极的边缘部分设置在注入方向的相对侧上。根据上述结构，具有Lov区域的晶体管和具有偏移区的晶体管可以分开地形成于一个基板之上。
除了上述结构外，连续波激光器可以用于半导体膜的结晶化。通过仅使用脉冲激光束结晶化的半导体膜由多个晶粒簇形成，其中其位置和尺寸是随机的。与晶粒的内部相比，由于非晶结构或晶体缺陷产生的成千个复合中心或俘获中心存在于晶粒的界面(晶粒间界)处。存在的问题是，当载流子在俘获中心被俘获时，晶粒间界的电位增加，并形成阻挡载流子的势垒，结果降低了载流子的电流传输特性。另一方面，在连续波激光束的情况中，由沿着扫描方向延伸的单晶构成的晶粒簇可以通过照射半导体膜，同时在一个方向中用激光束的照射区域(束斑)扫描半导体膜，以在扫描方向中连续地生长晶体而形成。因此，可以通过使用连续波激光器使半导体膜结晶化来提高用作薄膜芯片的TFT的迁移率。
包含于本发明范畴中的半导体器件包含使用晶体管的各种半导体器件，例如微处理器、图像处理电路和半导体显示器件。另外，薄膜芯片本身包含在本发明的半导体器件的范畴中。半导体显示器件包含液晶显示器件、在每个像素中具有发光元件的发光器件、代表性的为有机发光元件(OLED)、DMD(数字微镜器件)、PDP(等离子体显示板)、FED(场发射器件)和具有在它范畴中的驱动器电路中使用半导体膜的电路元件的其它显示器件。
其中Lov区域可以通过使用本发明的制造方法形成的晶体管并不限于使用多晶硅、微晶硅(半-非晶硅(SAS))或非晶硅的TFT。晶体管可以为通过使用单晶硅形成的晶体管，且可以为使用SOI的晶体管。可选地，可以为使用有机半导体的晶体管，且可以为使用碳纳米管的晶体管。另外，用作本发明的半导体器件的晶体管可以具有单栅结构、双栅结构或具有三个或更多栅电极的多栅结构。
根据本发明的上述结构，具有Lov区域的晶体管可以分开地形成于提供有具有Loff区域的晶体管、其中源区和漏区与沟道形成区接触的晶体管、具有偏移区的晶体管等等的基板之上，而不提供用于形成Lov区域的抗蚀剂掩模。因此，可以减少抗蚀剂掩模和步骤的数量，且可以降低制造的成本。另外，可以提高在离子注入步骤中的吞吐量。
在本发明中，通过使用上述制造方法将集成电路做为薄膜芯片安装在提供有像素部分或其它集成电路的基板上，可以形成半导体器件。除了上述的制造方法，本发明在它的范畴中包含使用上述制造方法的上述薄膜芯片，和其上安装有薄膜芯片的半导体器件。由于可以降低本发明薄膜芯片的每个芯片的成本，因此也可以降低具有薄膜芯片的半导体器件自身的成本。
结合附图阅读以下的详细描述，本发明的这些和其他目的、特征和优点将变得更显而易见。
附图说明
在附图中：
图1A和1B示出一种用于制造具有Lov区域的TFT的方法；
图2A至2D示出一种用于制造其中源区和漏区与沟道形成区相接触的TFT的方法；
图3A至3C示出通过激光束、掺杂和划片的半导体膜结晶化；
图4A至4E示出其中形成具有Loff区域的TFT和具有Lov区域的TFT的薄膜芯片中每个晶体管的布局；
图5A和5B示出一种用于制造具有偏移区的TFT的方法；
图6A至6E示出其中形成具有Loff区域的TFT和具有Lov区域的TFT的面板中每个晶体管的布局；
图7A和7B是其上安装薄膜芯片的半导体显示器件的外部视图；
图8A至8D是具有Lov区域的TFT的顶视图；
图9A至9C示出一种用于安装薄膜芯片的方法；
图10A至10D示出一种用于制造本发明的半导体器件的方法；
图11A至11C示出一种用于制造本发明的半导体器件的方法；
图12A至12C示出一种用于制造本发明的半导体器件的方法；
图13A和13B示出掺杂剂的入射角、和Lov区域的宽度以及杂质浓度之间的关系；
图14A和14B是示出半导体显示器件结构的方块图；
图15A和15B是对应本发明半导体器件其中一种模式的发光器件的顶视图和剖面图；
图16A和16B是对应本发明半导体器件其中一种模式的发光器件的顶视图和剖面图；
图17A至17D示出束斑的能量密度的分布；
图18A至18D示出用于连续波激光束照射的光学系统；
图19是作为电子器件之一的蜂窝电话的方块图；以及
图20A至20F示出使用本发明的半导体器件的电子器件。
具体实施方式
下文中，参考附图将描述本发明的优选实施例模式。然而，本发明可以以许多其它的模式实现。由于本领域技术人员容易明白，在不脱离本发明的目的和范围的条件下，可以以不同的方式改变本发明的模式和细节。因此，以下实施例模式的描述是用于解释，而并不用来限定本发明。
描述了一种用于制造本发明的半导体器件的方法。图1A示出在进行离子注入以形成Lov区域时，有源层101和栅电极102作为掩模的顶视图。另外，将沿着图1A中的线A-A′截取的剖面图示出于图1B中。
箭头示出离子注入时的注入方向并倾斜地与有源层101的表面相交。有源层101与栅电极102相互交迭，其间具有栅极绝缘膜103。和与栅电极102相交迭的有源层101的区域105相比，没有与栅电极102相交迭的露出区域104设置得更靠近掺杂剂注入方向侧。即，由虚线包围的与有源层101相交迭的栅电极102的边缘部分106，指向为注入方向侧。
根据上述结构，在离子注入时，将掺杂剂注入到与栅电极102相交迭的有源层101的区域105的一部分中，以形成Lov区域107。另外，通过离子注入可以分开地形成源/漏区108、沟道形成区109。在图1A和1B中，两个Lov区域107形成为将沟道形成区109夹在中间，源/漏区108形成为将沟道形成区109和两个Lov区域107夹在中间。
在仅在源区侧或漏区侧上形成Lov区域的情况中，与有源层相交迭的栅电极的仅仅一个边缘部分。可选地，与有源层相交迭的栅电极的边缘部分只在一侧上指向注入方向。在另一侧，与栅电极相交迭的区域和有源层的露出区域沿注入方向彼此接触。
随后，描述通过进行倾斜的离子注入制造没有Lov区域的TFT的情况。图2A示出在倾斜地进行离子注入时用有源层201和栅电极202作为掩模的顶视图。沿着图2A中的线A-A′截取的剖面图示出于图2B中。沿着图2A中的线B-B′截取的剖面图示出于图2C中。将沿着图2A中的线C-C′截取的剖面图示出于图2D中。
箭头示出离子注入时的注入方向并倾斜地与有源层201的表面相交。有源层201与栅电极202相互交迭，期间具有栅极绝缘膜203。在图2A至2D中，没有与栅电极202相交迭的露出区域204和与栅电极202相交迭的有源层201的区域205设置为沿着掺杂剂注入方向相互接触。
根据上述结构，可以仅在没有与栅电极202相交迭的露出区域204中注入掺杂剂，且在离子注入时可以在区域204中形成源/漏区。另外，通过离子注入可以在与栅电极202相交迭的有源层201的区域205中形成沟道形成区。
随后，描述在将具有Loff区域的TFT和具有Lov区域的TFT形成于一个基板之上的情况中的每个晶体管的布局。图6A示出了形成于一个基板1300之上的像素部分1301、包含于驱动器电路中的信号线驱动器电路1302以及扫描线驱动器电路的顶视图。在图6A中，箭头示出掺杂剂的注入方向。将示于图6A中的部分信号线驱动器电路1302放大并示出于图6B中。而且，将示于图6A中的像素部分1301的一部分放大并示出于图6C中。
在具有用作信号线驱动器电路1302的Lov区域的TFT中，与有源层1311相交迭的栅电极1312的边缘部分1313指向注入方向侧，如图6B所示。在仅在源区侧或漏区侧上形成Lov区域的情况中，与有源层1321相交迭的栅电极1322的仅一个边缘部分1323可以指向注入方向。可选地，仅在源区侧或漏区侧的一侧上，与有源层相交迭的栅电极的边缘部分指向注入方向。在另一侧上，与栅电极相交迭的区域和有源层的露出区域沿着注入方向相互接触。
图6D示出离子注入后沿着图6B中的线A-A′截取的剖面图。如图6D所示，通过从倾斜的注入方向的离子注入，可以在有源层1311和有源层1321中分别形成Lov区域1314和Lov区域1324。
如图6C中所示，设置不具有用作像素部分1301的Lov区域的TFT 1340，以便与栅电极1333相交迭的有源层1331的区域和有源层1331的露出区域沿着注入方向相互接触。换句话说，与有源层1331相交迭的栅电极1333的边缘部分1336为沿着注入方向。类似地，设置不具有Lov区域的TFT 1341，以便与栅电极1334相交迭的有源层1332的区域和有源层1332的露出区域沿着注入方向相互接触。换句话说，与有源层1332相交迭的栅电极1334的边缘部分1337为沿着注入方向。
图6E示出离子注入后沿着图6C中的线B-B′截取的剖面图。如图6E中所示，通过从倾斜的注入方向进行离子注入，可以在有源层1331中仅形成沟道形成区1343、源/漏区1342。另外，尽管未示出，也可以在有源层1332中仅形成沟道形成区、源/漏区。
因此，关于通过使用本发明的制造方法制造的半导体器件，只要TFT具有相同的电导率，则相对于沟道形成区的Lov区域的所有位置在注入方向侧上是均匀的。换句话说，在多个TFT中从Lov区域到沟道形成区的每个方向相互一致。在其中源区和漏区与沟道形成区接触的TFT中，只要TFT具有相同的电导率，则沟道形成区和源/漏区沿着注入方向相互接触。在具有Loff区域的TFT中，只要TFT具有相同的电导率，则沟道形成区和Loff区域沿着注入方向相互接触。在具有偏移区的TFT中，只要TFT具有相同的电导率，则相对于沟道形成区的偏移区的位置在注入方向侧的相对侧上就是均匀的。
参考图6A至6E，描述了在提供具有Lov区域的TFT的基板之上，形成了其中源区和漏区与沟道形成区接触的TFT的例子。然而，本发明并不限于该结构。在一个基板之上形成具有Loff区域的TFT和具有Lov区域的TFT的情况中，在其中形成Loff区域的TFT中，与有源层相交迭的抗蚀剂掩模的边缘部分可以指向为沿注入方向。
根据本发明的上述结构，具有Lov区域的TFT可以分开地形成于提供有具有Loff区域的TFT、其中源/漏区与沟道形成区接触的TFT等的基板之上，而不提供用于形成Lov区域的抗蚀剂掩模。因而，可以减少抗蚀剂掩模和步骤的数量，并且也可以降低制造成本。另外，可以提高离子注入步骤中的吞吐量。
随后，描述了在本发明的半导体器件中具有Lov区域的TFT的布局。
图8A示出具有Lov区域的TFT的顶视图。参考数字401表示有源层；402表示栅电极；403表示Lov区域。在形成Lov区域403时箭头对应于掺杂剂的注入方向。另外，区域403仅提供在源区或漏区的任何一侧上，并指向掺杂剂的注入方向侧。
图8B示出具有Lov区域的另一TFT的顶视图。参考数字411表示有源层；412表示栅电极；413a和413b表示Lov区域。在形成Lov区域413a和413b时箭头对应于掺杂剂的注入方向。在图8B中，Lov区域413a和413b指向掺杂剂的注入方向侧。
图8C示出具有Lov区域的另一TFT的顶视图。参考数字421表示有源层；422表示栅电极；423a、423b、424a和424b表示Lov区域。在形成Lov区域423a、423b、424a和424b时箭头对应于掺杂剂的注入方向。在图8C中，Lov区域423a、423b、424a和424b指向掺杂剂的注入方向侧。
图8D示出具有具有Lov区域的另一TFT的顶视图。参考数字431表示有源层；432a和432b表示栅电极；433a和433b表示Lov区域。在形成Lov区域433a和433b时箭头对应于掺杂剂的注入方向。在图8D中，Lov区域433a和433b指向掺杂剂的注入方向侧。Lov区域433a与栅电极432a相交迭，而Lov区域433b与栅电极432b相交迭。与有源层431相交迭的栅电极432a的边缘部分435a为沿着注入方向。而且，与有源层431相交迭的栅电极432b的边缘部分435b为沿着注入方向。
如图8A至8D中所示，根据本发明可以制造具有各种结构的TFT。在附图中示出的TFT的布局仅仅是示例性的，且本发明并不限于图8A至8D中示出的结构。
随后，描述用于制造具有偏移栅极结构的晶体管的方法。
根据用于制造本发明的半导体器件的方法，也可以将具有其中栅电极不与源区或漏区交迭的偏移栅极结构的晶体管形成于基板之上，该基板提供有具有Lov区域的晶体管、具有Loff区域的晶体管、或其中源区或漏区与沟道形成区接触的晶体管。在具有偏移栅极结构的晶体管中，将源区或漏区和与栅电极相交迭的有源层的区域之间的区域称作偏移区。通过在漏区侧上提供偏移区，使得漏区附近的电场减弱并可以使晶体管的耐压紧密性升高。
图5A示出在倾斜地进行离子注入时，用作掩模的有源层801和栅电极802的顶视图。沿着图5A中的线A-A′截取的剖面图示出于图5B中。
在离子注入时箭头示出注入的方向，且倾斜地与有源层801的表面相交。有源层801和栅电极802相互交迭，其间具有栅极绝缘膜803。在本发明中，和不与栅电极802交迭的露出区域804相比，将与栅电极802相交迭的有源层801的区域805设置得更靠近掺杂剂注入方向侧。即，与有源层801相交迭的栅电极802的边缘部分806指向注入方向的相对侧，其中边缘部分806被虚线包围。
根据上述结构，其中通过栅电极802阻挡掺杂剂且没有被注入、或与其它露出区域相比难于注入的偏移区807，可以形成在离子注入时不与栅电极802交迭的有源层801的部分露出区域804中。根据上述离子注入，可以将源/漏区808和沟道形成区809分别分开地形成于露出区域804以及与栅电极802交迭的区域805中。在图5A和5B中，两个偏移区807形成为以将沟道形成区809夹在中间，源/漏区808形成为将沟道形成区809和两个偏移区807夹在中间。
在离子注入时，可以通过到有源层的掺杂剂的入射角度来调节偏移区在注入方向上的长度(偏移长度)。
仅在源区侧或漏区侧上形成偏移区的情况中，与有源层相交迭的栅电极的一个边缘部分可以指向注入方向的相对侧。在另一边缘部分，将与栅电极相交迭的区域和有源层的露出区域设置为沿着注入方向相互接触。
根据本发明的上述结构，可以将具有Lov区域的TFT分开地形成于提供有具有偏移栅极结构的TFT的基板之上，而不提供用于形成Lov区域的抗蚀剂掩模。因而，可以减少抗蚀剂和步骤的数量，且也可以降低制造的成本。另外，可以提高在离子注入步骤中的吞吐量。
可以利用连续波激光形成由沿着扫描方向延伸的单晶构成的晶粒簇，其中激光是用于用作有源层的半导体膜的结晶。因此，可以利用连续波激光使半导体膜结晶化来提高用作薄膜芯片的TFT的迁移率。
图3A示出通过利用连续波激光束使形成于基板1600之上的薄半导体膜1601结晶化的状态。如图3A中所示，使半导体膜1601结晶化后，构图半导体膜1601，并形成栅电极、掩模等。此后，如图3B中所示进行掺杂。在通过激光束结晶化前可以构图半导体膜1601，或在结晶化后构图。
在掺杂时将注入方向设定为与半导体膜(在图3B中构图后的半导体膜1604)倾斜，如由连续线的箭头所表示的。通过激活掺杂剂和形成各种绝缘膜、布线等，将多个集成电路形成于基板1600之上。形成集成电路后，划分基板1600，由此形成其中集成电路相互隔开的薄膜芯片1603，如图3C中所示。
随后，描述薄膜芯片中每个晶体管的布局，其中形成了其中源区和漏区与沟道形成区接触的TFT，以及具有Lov区域的TFT。图4A示出薄膜芯片的外部视图。关于图4A中示出的薄膜芯片，通过利用薄半导体膜形成的集成电路301和连接端子302形成于基板300之上。在图4A中，箭头示出掺杂剂的注入方向。例如，其中源区和漏区与沟道形成区接触的TFT和具有Lov区域的TFT形成于集成电路301中。
图4B示出具有Lov区域的TFT的顶视图，其包含于集成电路301中，而图4C示出其中源区和漏区与沟道形成区接触的TFT的顶视图，其包含于集成电路301中。
如图4B中所示，在具有Lov区域的TFT中，与有源层311相交迭的栅电极312的边缘部分313指向注入方向侧。仅在源区侧或漏区侧上形成Lov区域的情况中，与有源层321相交迭的栅电极322的仅一个边缘部分323可以对准注入方向。可选地，仅源区侧或漏区侧的一侧上，与有源层相交迭的栅电极的边缘部分可以指向注入方向。在另一侧，与栅电极相交迭的区域和有源层的露出区域可以设置为沿着注入方向相互接触。
图4D示出离子注入后沿着图4B中的线A-A′截取的剖面图。如图4D中所示，通过从倾斜的注入方向的离子注入，可以将Lov区域314和Lov区域324分别形成于有源层311和有源层321中。
如图4C中所示，设置其中源区和漏区与沟道形成区接触的TFT340，以便与栅电极333相交迭的有源层331的区域和有源层331的露出区域沿着注入方向相互接触。换句话说，与有源层331相交迭的栅电极333的边缘部分336为沿着注入方向。
图4E示出离子注入后沿着图4C中的线B-B′截取的剖面图。如图4E中所示，即使通过从倾斜的注入方向进行离子注入，也只有沟道形成区343和源/漏区342可以形成于有源层331中。
参考图4A至4E，描述了其中源区和漏区与沟道形成区接触的TFT形成于提供有具有Lov区域的TFT的基板之上的例子。然而，本发明并不限于该结构。在具有Loff区域的TFT和具有Lov区域的TFT形成于一个基板之上的情况中，与有源层相交迭的抗蚀剂掩模的边缘部分可以为在其中形成有Loff区域的TFT中沿着注入方向。在具有偏移区的TFT形成于提供有具有Lov区域的TFT的基板之上的情况中，与具有偏移区的TFT中的有源层相交迭的栅电极的边缘部分可以指向注入方向的相对侧。
因此，关于通过利用本发明的制造方法制造的半导体器件，只要TFT具有相同的电导率，则相对于沟道形成区的Lov区域的所有位置在注入方向侧上都是均匀的。在其中源区和漏区与沟道形成区接触的TFT中，只要TFT具有相同的电导率，则沟道形成区和源/漏区沿着注入方向相互接触。在具有Loff区域的TFT中，只要TFT具有相同的电导率，则沟道形成区和Loff区域沿着注入方向相互接触。在具有偏移区的TFT中，只要TFT具有相同的电导率，则相对沟道形成区的偏移区的位置在注入方向侧的相对侧上是均匀的。
根据本发明的上述结构，具有Lov区域的TFT可以分开地形成于基板之上，其中该基板提供有具有Loff区域的TFT、其中源区和漏区与沟道形成区接触的TFT等，而不提供用于形成Lov区域的抗蚀剂掩模。因而，可以减少抗蚀剂掩模和步骤的数量，并且也可以降低制造的成本。另外，可以提高离子注入步骤中的吞吐量。
随后，参考图7A和7B，描述了将通过利用上述制造方法形成的薄膜芯片安装于形成像素部分的基板之上的状态。在图7A中，像素部分6002和扫描线驱动器电路6003形成于基板6001之上。然后，将形成于薄膜芯片6004中的信号线驱动器电路安装于基板6001上。具体地，将形成于薄膜芯片6004中的信号线驱动器电路贴附到基板6001上、并电连接到像素部分6002。另外，参考数字6005表示FPC。将电源、各种信号等的电位通过FPC 6005供给像素部分6002、扫描线驱动器电路6003和形成于薄膜芯片6004上的信号线驱动器电路的每一个。
在图7B中，像素部分6102和扫描线驱动器电路6103形成于基板6101之上。然后，将形成于薄膜芯片6104中的信号线驱动器电路进一步安装到安装于基板6101上的FPC 6105上。将电源、各种信号等的电位通过FPC 6105供给像素部分6102、扫描线驱动器电路6103和形成于薄膜芯片6104上的信号线驱动器电路的每一个。
不特别地限制用于安装薄膜芯片的方法，且可以使用公知的COG、引线键合法、TAB等。只要电连接是可能的，则安装薄膜芯片的位置不局限于图7A和7B中示出的位置。薄膜芯片中只形成信号线驱动器电路的例子示出于图7A和7B中；然而，可以将扫描线驱动器电路形成于薄膜芯片中，或控制器、CPU、存储器或类似器件可以形成于薄膜芯片中并将其安装。不是全部的信号线驱动器电路或扫描线驱动器电路，而是仅仅构成每个驱动器电路的一部分电路可以形成于薄膜芯片中。
在其中安装驱动器电路作为薄膜芯片的半导体显示器件中，用于像素部分的晶体管不局限于由非晶半导体膜，例如非晶硅形成的TFT。TFT可以是使用微晶半导体膜或多晶半导体膜的TFT。可以是通过使用单晶硅形成的晶体管或使用SOI的晶体管。而且，可以是使用有机半导体的晶体管或使用碳纳米管的晶体管。与将所有电路形成于提供有像素部分的基板之上的情况相比，通过分开地形成集成电路，例如薄膜芯片中的驱动器电路并将其安装，可以提高产量且可以容易地使工艺优化到每个电路的特性。
随后，描述用于制造本发明的半导体显示器件的具体方法。这里，其用作驱动器电路的具有Lov区域的n沟道TFT、其中源区和漏区与沟道形成区接触并且用作驱动器电路的p沟道TFT、和其用作像素部分的具有Loff区域的n沟道TFT为示例性的用于解释说明。
首先，基膜501形成于基板500的绝缘表面上，如图10A中所示。
可以使用玻璃基板，例如硼硅酸钡玻璃或硼硅酸铝玻璃、石英基板、陶瓷基板等作为基板500。而且，可以使用包括在其表面上形成绝缘膜的SUS基板或硅基板的金属基板。尽管与上述的基板相比，由具有柔性的合成树脂构成的基板，例如塑料通常倾向于具有较低的耐热温度，但是只要可以承受制造步骤中的工艺温度，其就可以用作基板500。
形成基膜501，以便防止包含在基板500之内的碱金属，例如Na或碱土金属扩散到半导体膜中，并对半导体器件的特性产生不利的影响。因此，通过利用能够抑制碱金属或碱土金属扩散到半导体膜中的绝缘膜，例如氧化硅膜、氮化硅膜或氧氮化硅膜来形成基膜501。在本实施例模式中，通过等离子体CVD形成具有膜厚度为10nm至400nm的氧氮化硅膜(优选50nm至300nm)。
注意到，基膜501可以是单层，或可以是多个绝缘膜的叠层。在使用含有一定量的碱金属或碱土金属的基板，例如玻璃基板、SUS基板或塑料基板的情况下，为了防止杂质扩散，形成基膜是有效的。然而，当使用杂质扩散并不成为问题的石英基板等时，就没有必要形成所需的基膜。
随后，在通过PCVD形成基膜501后，在没有暴露到大气的条件下形成半导体膜502。将半导体膜502的膜厚度设定为25nm至100nm(优选30nm至60nm)。注意到半导体膜502可以是非晶半导体或多晶半导体。而且，半导体不仅可以使用硅而且可以使用硅锗。优选的是，当使用硅锗时，锗的浓度为从0.01原子％至4.5原子％的数量级。
其次，通过激光结晶的方法使半导体膜502结晶，如图10A中所示。当使用多晶硅作为半导体膜502时，首先形成非晶半导体。然后，通过使用公知的结晶化方法使非晶半导体结晶。公知的结晶化方法可以是通过RTA或使用退火炉热处理进行结晶化的方法、通过激光束照射进行结晶化的方法、通过使用催化剂金属进行结晶化的方法、通过使用红外光进行结晶化的方法等。另外，可以将这些结晶化方法组合进行结晶化。
在使用激光的情况中，可以使用以准分子激光器、YAG激光器、YVO4激光器等为代表性的脉冲激光器来进行结晶化。例如，在使用YAG激光器的情况中，使用趋于容易被半导体膜吸收的二次谐波的波长。将振荡频率设定为30kHz至300kHz，能量密度设为300mJ/cm2至600mJ/cm2(通常为350mJ/cm2至500mJ/cm2)，且可以设定扫描速度以便可以在任意点发射数个辐射斑。
另外，利用非晶半导体膜的结晶中能够连续振荡的固体激光器，通过从基波的二次谐波到四次谐波照射的激光束，可以获得具有大晶粒尺寸的晶体。通常，优选使用Nd:YVO4激光器(基波为1064nm)的二次谐波(532nm)或三次谐波(355nm)。通过非线性光学器件将从连续波YVO4激光器发射的激光束转换为谐波以具有10W的输出功率。还有一种通过将YVO4晶体和非线性光学元件放置在谐振器中来发射谐波的方法。优选，通过利用光学系统使激光束成形，以便其在照射面上成为矩形或椭圆形，且辐射到要处理的目标。此时需要的能量密度为0.01MW/cm2至100MW/cm2(优选0.1MW/cm2至10MW/cm2)。然后，以相对于激光束约10cm/sec至2000cm/sec的速率移动半导体膜502以使其受到照射。
可以使用公知的连续波的气体激光器或固体激光器作为连续波激光器。作为气体激光器，列举了Ar激光器、Kr激光器等。作为固体激光器，列举YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、Y2O3激光器、玻璃激光器、红宝石激光器、紫翠玉激光器、Ti：蓝宝石激光器等。通过使用非线性光学元件可以获得对于基波的谐波。
注意到，通过在尽可能相同的方向上设置激光束的扫描方向和沟道形成区中载流子的移动方向，可以提高TFT的迁移率。
结晶化后，通过构图半导体膜502，形成用作有源层的岛状半导体膜503至505，如图10B中所示。将岛状半导体膜503至505的膜厚度设定为25nm至100nm(更优选为30nm至60nm)。
将对应于图10B的顶视图示于由虚线600包围的区域中。在虚线600之内，沿着线A-A′截取的剖面图和线B-B′截取的剖面图对应于图10B。
随后，形成栅极绝缘膜506以覆盖岛状半导体膜503至505，如图10C中所示。在随后的干法蚀刻用于形成栅电极期间，栅极绝缘膜的膜厚度以10nm至20nm的数量级减小；因此，优选设定栅极绝缘膜的膜厚度随着需要而减小。具体地，形成栅极绝缘膜以具有40nm至150nm数量级的厚度(更优选为60nm至120nm)。
例如，可以使用氧化硅、氮化硅、氧氮化硅等作为栅极绝缘膜。而且，可以使用等离子体CVD、溅射等作为薄膜形成的方法。例如，在通过等离子体CVD利用氧化硅形成栅极绝缘膜的情况中，通过使用原硅酸四乙酯(TEOS)和O2混合的气体，在40Pa的反应压强下，300℃至400℃的基板温度，以及从0.5W/cm2至0.8W/cm2的高频(13.56MHz)功率密度的条件下，可以形成膜。
而且，氮化铝也可以用作栅极绝缘膜。氮化铝的导热性相对高，且从TFT产生的热量可以有效地消散。另外，其中在形成不含铝的氧化硅、氮氧化硅等后层叠氮化铝的栅极绝缘膜也可以用作栅极绝缘膜。
随后，在栅极绝缘膜506上形成导电膜507，如图10D所示。导电膜507可以是单层，如果有必要，或可以具有包含多层的层叠结构，例如两层或三层。在本实施例模式中，利用W形成导电膜507以具有300nm的膜厚度。
具体地，可以使用选自Ta、W、Ti、Mo、Al和Cu中的元素，或具有这些元素之一作为它的主要成分的合金或化合物来形成每个导电膜。例如，可以全部考虑其中在第一层中使用Ta而在第二层中使用W的导电膜、在第一层中使用TaN而在第二层中使用Al的导电膜、和在第一层中使用TaN而在第二层中使用Cu的导电膜的组合。而且，可以在第一层或第二层中任何一层中使用AgPdCu合金。可以使用其中W、Al和Si的合金(Al-Si)以及TiN顺序层叠的三层结构。也可以使用氮化钨代替W，也可以使用Al和Ti的合金(Al-Ti)代替Al和Si的合金(Al-Si)，以及可以使用Ti代替TiN。然而，在形成多个导电膜的情况中，为了蚀刻后在沟道长度方向中每层中的导电膜宽度上有差别，使用可以确保蚀刻选择率的那种材料。
例如，可以通过层叠由具有20nm至100nm厚度的TaN制成的导电膜和由具有100nm至400nm厚度的W制成的导电膜来形成导电膜507。在该情况中，以约40nm/min的膜形成速度形成TaN膜。这是通过利用具有99.99％纯度的Ta靶、在设置为室温的内部室温度下、Ar的气体流速率设置为50ml/min、N2的气体流速率设置为10ml/min、内部室压强设置为0.6Pa且膜形成电功率为1kW的条件下获得的。另外，以约390nm/min的膜形成速度形成W膜。这是通过利用具有99.99％纯度的W靶、在设置为230℃的内部室温度、Ar的气体流速率设置为100ml/min、内部室压强设置为1.5Pa且膜形成电功率设置为6kW的条件下获得的。
注意到，重要的是根据导电膜的材料选择最佳的蚀刻气体。而且，每个导电层的材料并不限于本实施例模式中描述的一种。
随后，构图导电膜507以形成栅电极508至510，如图11A所示。在本实施例模式中，通过利用感应耦合等离子体(ICP)蚀刻进行蚀刻。通过利用Cl2和CF4的混合气体作为蚀刻气体，并施加3.2W/cm2的RF(13.56MHz)电功率，在1Pa的压强下以产生等离子体，从而进行蚀刻。将224mW/cm2的RF(13.56MHz)功率施加到基板侧(样品台)，由此施加基本上负的自偏置电压。在该条件下，W膜的蚀刻速率约为100nm/min。根据该蚀刻，栅电极508至510的侧面变为略微锥形的形状。当进行蚀刻时以便不留下导电膜残余物，没有以栅电极508至510覆盖的栅极绝缘膜506的表面可以在5nm至10nm或更多的数量级下进行蚀刻。
将对应图11A的顶视图示于由虚线601包围的区域中。在虚线601中沿着线A-A′截取的剖面图和沿着线B-B′截取的剖面图对应于图11A。
随后，如图11B中所示，利用栅电极508至510作掩模，将赋予n型导电率的杂质(掺杂剂)添加到岛状半导体膜503至505中(第一掺杂处理)。通过离子注入进行掺杂。用1×1013原子/cm2至1×1015原子/cm2的剂量和30kY至90kY的加速电压进行掺杂。其用作施主的5族元素，例如P、As或Sb，或6族元素例如S、Te或Se可以用作赋予n型导电率的杂质元素。在本实施例模式中使用P。根据第一掺杂处理，以自对准的方式形成第一杂质区域511至515。以1×1018原子/cm3至1×1020原子/cm3的浓度范围，将赋予n型导电率的杂质元素添加到第一杂质区域511至515中。
将对应图11B的顶视图示于由虚线602包围的区域中。在虚线602中沿着线A-A′截取的剖面图和沿着线B-B′截取的剖面图对应于图11B。另外，在掺杂时参考数字516示出注入方向。在示于图11B中的离子注入中，注入方向指向从基板500的顶表面几乎垂直于基板500。
接着，如图11C中所示，形成抗蚀剂掩模520以覆盖全部的岛状半导体膜504和部分岛状半导体膜505，并接着进行第二掺杂处理。在第二掺杂处理中，将加速电压设定为50kV至150kY，且将剂量设定为1×1015原子/cm2至1×1017原子/cm2。
将对应图11C的顶视图示于由虚线603包围的区域中。在虚线603中沿着线A-A′截取的剖面图和沿着线B-B′截取的剖面图对应于图11C。另外，箭头示出在掺杂时的注入方向。在第二掺杂处理中，将注入方向保持与岛状半导体膜503的表面倾斜，以便将杂质添加到栅电极508和岛状半导体膜503的交迭区域的一部分中。注意到，与岛状半导体膜503相交迭的栅电极508的边缘部分521指向注入方向。另外，将与抗蚀剂掩模520相交迭的岛状半导体膜505的区域和没有交迭的露出区域设置为沿着注入方向相互接触。
根据第二掺杂处理，在岛状半导体膜505中，在与抗蚀剂掩模520相交迭的区域中形成第二杂质区域526，且形成通过将杂质进一步添加到第一杂质区域514和515中形成的第三杂质区域527。另外，在岛状半导体膜503中，在与栅电极508相交迭的区域中形成第四杂质区域524，且形成通过将杂质进一步添加到第一杂质区域511中形成的第三杂质区域525。以5×1017原子/cm3至5×1019原子/cm3的浓度范围，将赋予n型导电率的杂质元素添加到第二杂质区域526中，且以1×1019原子/cm3至5×1021原子/cm3的浓度范围将赋予n型导电率的杂质元素添加到第三杂质区域525中。在第四杂质区域524中的杂质元素的浓度也根据掺杂剂的入射角而变化，且在沟道长度方向中具有某种程度的浓度梯度。在第四杂质区域524中的杂质元素的浓度比第三杂质区域525中的杂质元素的浓度更低。
第二杂质区域526对应Loff区域；第三杂质区域527对应源/漏区；第三杂质区域525对应源/漏区；且第四杂质区域524对应Lov区域。
注意到，通过如图11B中示出的第一掺杂处理，其中形成有p沟道TFT的岛状半导体504不需要掺杂赋予n型导电率的杂质。因此，在第一掺杂处理时，其可以用抗蚀剂掩模覆盖。可以不有意地提供抗蚀剂掩模用于减少抗蚀剂掩模的数量，可以增加赋予p型导电率的杂质的浓度，以便岛状半导体膜的导电性可以转变为p型。在本实施例模式中，描述了转变岛状半导体膜的导电性的情况。
如图12A中所示，岛状n沟道半导体膜503和505覆盖有由抗蚀剂构成的抗蚀剂掩模530，并将赋予p型导电率的杂质掺杂到岛状半导体膜504中(第三掺杂处理)。在第三掺杂处理中，栅电极509用作掩模，并形成其中将赋予p型导电率的杂质元素添加到用作p沟道TFT的岛状半导体膜504中的第五杂质区域531。在本实施例模式中，利用乙硼烷(B2H6)通过离子注入形成第五杂质区域531。在第五杂质区域531中，进行掺杂处理，以便赋予p型导电率的杂质元素的浓度为2×1020原子/cm3至2×1021原子/cm3。于是p型变为占优势的。因此，第五杂质区域531用作p沟道TFT的源/漏区。
将对应图12A的顶视图示于由虚线604包围的区域中。在虚线604中沿着线A-A′截取的剖面图和沿着线B-B′截取的剖面图对应于图12A。另外，参考数字536示出在掺杂时的注入方向。在图12A示出的离子注入中，注入方向指向为从基板500的顶表面几乎垂直于基板500。同样在p沟道TFT中形成Lov区域的情况中，将离子注入方向设定为倾斜，以便将杂质添加到其与栅电极509交迭的岛状半导体膜503的区域中。
根据上述步骤，在岛状半导体膜503至505中形成杂质区域。
随后，形成第一层间绝缘膜532，以覆盖岛状半导体膜503至505、栅极绝缘膜506和栅电极508至510，如图12B中所示。通过利用包含硅的绝缘膜，例如氧化硅、氮化硅或氮氧化硅可以形成第一层间绝缘膜532，且具有100nm至200nm数量级的厚度。
接着，为了激活添加到岛状半导体膜503至505中的杂质元素，进行热处理。该步骤可以通过使用退火炉的热处理、通过激光退火或通过快速热退火(RTA)完成。例如，在通过热退火进行激活的情况中，在含有浓度等于或小于1ppm，优选等于或小于0.1ppm的氧气的氮气气氛下、在400℃至700℃(优选500℃至600℃)的温度下进行。而且，在含有3％至100％氢气的气氛下，在300℃至450℃的温度下进行热退火1小时至12小时，由此进行岛状半导体膜的氢化。进行该步骤以便通过热激发的氢来终止悬挂键。也可以以另一种氢化手段进行等离子体氢化(使用由等离子体激发的氢)。在形成第一层间绝缘膜532之前，可进行激活处理。
根据以上描述的一系列步骤，可以将具有Lov区域的n沟道TFT533、其中源区和漏区与沟道形成区接触的p沟道TFT 534、以及具有Loff区域的n沟道TFT 535形成于一个基板之上。
将对应于图12B的顶视图示于由虚线605包围的区域中。在虚线605中沿着线A-A′截取的剖面图和沿着线B-B′截取的剖面图对应于图12B。
随后，形成第二层间绝缘膜537和第三层间绝缘膜538以覆盖第一层间绝缘膜532，如图12C中所示。有机树脂膜、无机绝缘膜、有机聚硅氧烷等可以用作第二层间绝缘膜537。在本实施例模式中，通过使用有机树脂膜中之一的非感光性丙烯酸形成第二层间绝缘膜537。
此后，蚀刻栅极绝缘膜506、第一层间绝缘膜532、第二层间绝缘膜537和第三层间绝缘膜538以形成接触孔。接着，形成用于形成与岛状半导体膜503至505接触的布线539。
如图12C中所示的步骤之后，可以进行制造可根据电信号显示灰度的元件(显示元件)的步骤，其中该元件例如为用作半导体显示器件的液晶单元或发光元件。
注意到，本发明不必限于在本实施例模式中描述的制造方法。以上描述的制造方法是具体地描述为仅仅是本发明的一个实施例模式，且本发明并不限于上述的实施例模式。可以进行基于本发明的技术性思想的各种改变和修改。
随后，描述用于电连接基板之上提供的布线或端子和薄膜芯片的方法。
图9A示出通过引线键合方法连接到布线或端子用于延伸的薄膜芯片的剖面结构。参考数字901表示基板，而902表示薄膜芯片。用粘合剂903将薄膜芯片902贴附到基板901上。半导体元件906提供于薄膜芯片902中并电连接至焊垫907用作端子，形成于薄膜芯片902的表面上以便露出。在图9A中示出的基板901上形成布线或端子904，且通过布线905连接焊垫907和布线或端子904。
随后，图9B示出通过倒装芯片方法将薄膜芯片连接至基板的状态。在图9B中，焊球913连接到其形成于薄膜芯片911的表面上的焊垫912以便露出。于是，形成于薄膜芯片911中的半导体元件914通过焊垫912电连接至焊球913。焊球913连接至形成于基板915上的布线或端子916。
作为用于连接焊球913和布线或端子916的方法，可以使用各种方法，例如热压缩或添加有超声波振动的热压缩。在热压缩后，可以在薄膜芯片911和基板915之间提供底层填料以填充焊球之间的间隙，用于增强连接部分的机械强度并提高薄膜芯片中产生的热量的热扩散效率。尽管没有必要总是使用底层填料，但底层填料可以防止由于基板和薄膜芯片的热膨胀系数的失配引起的应力而造成的很差的电连接。与仅通过热压缩接合的情况相比，在通过添加有超声波振动的热压缩结合的情况中，可以防止很差的电连接。特别地，对于要连接的凸块数量约大于300的情况很有效。
由于焊垫之间的节距比引线键合方法的情况的节距保持得相对较宽，因此倒装芯片方法适合于连接具有许多端子的薄膜芯片，即使要连接焊垫的数量增加。
注意到，可以通过喷射分散有纳米颗粒的液体的微滴喷射(droplet discharging)的方法形成焊球。
随后，图9C示出通过使用各向异性导电树脂将薄膜芯片连接到基板的状态。在图9C中，形成于薄膜芯片921的表面上以便露出的焊垫922电连接到形成于薄膜芯片921中的半导体元件924。焊垫922通过各向异性导电树脂927连接到形成于基板925上的布线或端子926。
注意到，安装方法并不限于图9A至9C中示出的方法。可以结合引线键合方法和倒装芯片方法来安装薄膜芯片。
[实施例1]
在该实施例中，描述了在离子注入中的掺杂剂(杂质)的入射角和Lov区域的浓度之间的关系。
图13A示出掺杂剂到岛状半导体膜的入射角(倾斜角)和掺杂剂注入方向中Lov区域的宽度之间的关系的结果，其是通过模拟得到的。图13A示出利用P作为掺杂剂的情况的模拟结果。具体地，假设P的剂量为3×1015原子/cm2且加速电压为80kV。还假设Lov区域的杂质浓度等于或大于没有被栅电极覆盖的露出区域的杂质浓度的1/4。另外，图13A示出掺杂剂的入射角和杂质浓度等于没有被栅电极覆盖的露出区域的杂质浓度的1/4(等价于最靠近Lov区域中的沟道形成区的部分的杂质浓度)之间的关系。
如图13A中所示，随着入射角增加，Lov区域的宽度增加，相反，最靠近Lov区域中的沟道形成区的部分的杂质浓度减少。即使在图13A中入射角为0°的情况下，也就是说，在与半导体膜垂直的方向上添加掺杂剂的情况中，形成具有约24nm宽度的Lov区域。然而，这是由于掺杂剂的热扩散引起的。图13A示出入射角优选设定为约至少15°到至多80°，认为如果Lov区域的宽度太窄且Lov区域的杂质浓度太低，则难以抑制热载流子效应。
图13B示出在使用B作掺杂剂的情况下，掺杂剂的入射角和掺杂剂注入方向上的Lov区域的宽度之间关系的结果，其是通过模拟得到的。具体地，假设B的剂量为2×1016原子/cm2且加速电压为80kV。还假设Lov区域的杂质浓度等于或大于没有被栅电极覆盖的露出区域的杂质浓度的1/4。另外，图13B示出掺杂剂的入射角和杂质浓度等于没有被栅电极覆盖的露出区域的杂质浓度的1/4(等价于最靠近Lov区域中的沟道形成区的部分的杂质浓度)之间的关系。
如图13B中所示，随着入射角增加，Lov区域的宽度增加，相反，最靠近Lov区域中的沟道形成区的部分杂质浓度减少。即使在图13B中入射角为0°的情况下，也就是说，在与半导体膜垂直的方向上添加掺杂剂的情况下，具有约76nm宽度的Lov区域。然而，这是由于掺杂剂的热扩散引起的。图13B示出入射角优选设定为约至少15°到至多80°，认为如果Lov区域的宽度太窄且Lov区域的杂质浓度太低，则难以抑制热载流子效应。
当图13A和图13B相互比较时，发现在入射角、Lov区域的宽度以及Lov区域的杂质浓度之间的关系也依据掺杂剂的种类而改变。因此，优选的是掌握入射角和Lov区域的宽度以及Lov区域的杂质浓度之间的关系，然后将离子注入中掺杂剂的入射角确定为Lov区域的期望宽度和Lov区域的期望杂质浓度。
[实施例2]
在该实施例中，描述本发明的半导体显示器件的一种模式。图14A是本实施例的半导体显示器件的方块图。图14A中示出的半导体显示器件具有提供有显示元件的多个像素的像素部分701、选择每个像素部分的扫描线驱动器电路702和控制视频信号输入到选择的像素的信号线驱动器电路703。
在图14A中，信号线驱动器电路703包括移位寄存器704和模拟开关705。时钟信号(CLK)和起始脉冲信号(SP)输入到移位寄存器704。当输入时钟信号(CLK)和起始脉冲信号(SP)时，定时信号在移位寄存器704中产生并输入到模拟开关705。
另外，将视频信号输入到模拟开关705。根据输入的定时信号，视频信号在模拟开关705中被采样，并被提供给下一行信号线。
接着，描述扫描线驱动器电路702的结构。扫描线驱动器电路702包括移位寄存器706和缓冲器707。在某些情况下，扫描线驱动器电路702可包含电平移动器。通过将时钟信号(CLK)和起始脉冲信号(SP)输入到移位寄存器706中，在扫描线驱动器电路702中产生选择信号。所产生的选择信号通过缓冲器707缓冲并放大，且然后提供到对应的扫描线。用于其中一条像素线的晶体管的栅极连接至扫描线。用于其中一条像素线的晶体管必须同时地被置入导通状态。因此，能够处理大电流的一个用作缓冲器707。
在图14A中示出的半导体显示器件中，由虚线包围的信号线驱动器电路703和扫描线驱动器电路702可以形成于薄膜芯片中。注意到，本发明并不限于此，且扫描线驱动器电路和信号线驱动器电路中之一可以形成于提供有像素部分701的基板之上，而另一个可形成于薄膜芯片中。可选地，仅仅一部分信号线驱动器电路703和一部分扫描线驱动器电路702也可形成于薄膜芯片中。
图14B示出扫描线驱动器电路702和信号线驱动器电路703的模拟开关705形成于提供有像素部分701的基板之上，而信号线驱动器电路703的移位寄存器704形成于薄膜芯片中的例子。可以采用如下模式，即不仅用于控制显示元件操作的驱动器电路，典型地为信号线驱动器电路或扫描线驱动器电路，而且控制器、CPU、存储器等形成于薄膜芯片中，且薄膜芯片安装于其上形成像素部分的基板上。
注意到，图14A或14B中示出的结构仅仅是本发明的半导体显示器件的一种模式，且信号线驱动器电路和扫描线驱动器电路的结构并不限于此。例如，可以使用能够选择信号线的另一种电路，例如译码器电路来代替移位寄存器704和706。
[实施例3]
在本实施例中描述一种发光器件的结构，其对应于本发明半导体器件的一种模式。发光器件包含面板和模块，其中在面板中密封有发光元件，在模块中包含控制器的IC等安装于面板上。图15A是面板的顶视图，其中形成于第一基板之上的晶体管和发光元件用密封剂密封，以便将其夹在第一基板和第二基板之间。图15B对应于图15A中沿着线A-A′截取的剖面图。
提供密封剂4005以围绕在第一基板4001之上提供的像素部分4002、信号线驱动器电路4003和扫描线驱动器电路4004。第二基板4006提供在像素部分4002、信号线驱动器电路4003和扫描线驱动器电路4004之上。因此，用第一基板4006、密封剂4005和第二基板4001与填料4007一起密封像素部分4002、信号线驱动器电路4003和扫描线驱动器电路4004。
提供于第一基板4001之上的像素部分4002、信号线驱动器电路4003和扫描线驱动器电路4004有多个晶体管。在图15B中，举例说明在信号线驱动器电路4003中包含的晶体管4008和4009以及在像素部分4002中包含的晶体管4010。图15B对应于沿着由箭头所指示的掺杂剂注入方向的面板的剖面图。因此，难以说明沿着沟道长度方向的每个晶体管的全图像；于是，这里仅示出每个晶体管的部分剖面图。然而，在信号线驱动器电路4003中包含的晶体管4008和4009具有Lov区域，而在像素部分4002中包含的晶体管4010具有Loff区域。
参考数字4011表示发光元件，而包含于发光元件4011中的像素电极通过布线4017电连接到晶体管4010的漏极。另外，在本实施例中，发光元件4011的相对电极和透明导电膜4012彼此电连接。注意到，发光元件4011的结构并不限于本实施例中描述的结构。根据从发光元件4011提取的光方向和晶体管4010的电导性，可以适当地改变发光元件4011的结构。
供给信号线驱动器电路4003、扫描线驱动器电路4004或像素部分4002的各种信号和电位没有在图15B中示出的剖面图中说明，而只说明了通过引线4014和4015从连接端子4016供给的。
在本实施例中，由与包含于发光元件4011中的像素电极相同的导电膜形成连接端子4016。由与布线4017相同的导电膜形成引线4014。另外，由与包含于每个晶体管4008至4010中的栅电极相同的导电膜形成引线4015。
连接端子4016通过各向异性的导电膜4019电连接至包含于FPC4018中的端子。
对于第一基板4001和第二基板4006，可以使用玻璃、金属(通常为不锈钢)、陶瓷或塑料。如塑料，可以使用FRP(玻璃纤维增强塑料)板、PVF(聚氟乙烯)膜、Mylar膜、聚酯膜或丙烯酸树脂膜。而且，也可以使用具有其中铝箔夹在PYF膜或Mylar膜之间的结构的薄板。
然而，在第二基板位于从发光元件4011发出的光的提取方向中的情况下，第二基板必须是透明的。在这种情况下，使用例如玻璃板、塑料板、聚酯膜或丙烯酸膜的透光材料。
而且，除了惰性气体例如氮气、氩气之外，紫外可固化树脂或热固性树脂可用作填料4007，且可以使用PVC(聚氯乙烯)、丙烯酸、聚酰亚胺、环氧树脂、硅烷树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯醋酸乙烯酯)。在本实施例中，用氮气作为填料。
不仅可以将本发明应用到本实施例中描述的发光器件中，而且可以应用到其它的半导体器件。
[实施例4]
在本实施例中描述一种发光器件的结构，其对应于本发明半导体器件的一种模式。发光器件包含面板和模块，其中在面板中密封有发光元件，在模块中由单晶硅晶片形成的IC等安装于面板上。图16A是面板的顶视图，其中形成于第一基板之上的晶体管和发光元件用密封剂密封，以便将其夹在第一基板和第二基板之间。图16B对应于图16A中沿着线A-A′截取的剖面图。
提供密封剂4105以围绕在第一基板4101之上提供的像素部分4102和扫描线驱动器电路4104。在像素部分4102和扫描线驱动器电路4104之上提供第二基板4106。因此，用第一基板4101、密封剂4105和第二基板4106与填料4107一起密封像素部分4102和扫描线驱动器电路4104。另外，在薄膜芯片中形成的信号线驱动器电路4103安装到与在第一基板4101之上由密封剂4105包围的区域不同的区域之上。
在第一基板4101之上提供的像素部分4102和扫描线驱动器电路4104有多个晶体管。在图16B中，仅举例说明了包含于像素部分4102中的晶体管4110。
参考数字4111表示发光元件，而包含于发光元件4111中的像素电极通过布线4117电连接到晶体管4110的漏极。另外，在本实施例中，发光元件4111的相对电极和透明导电膜4112彼此电连接。注意到，发光元件4111的结构并不限于本实施例中描述的结构。根据从发光元件4111提取的光方向和晶体管4110的电导性，可以适当地改变发光元件4111的结构。
供给形成在薄膜芯片中的信号线驱动器电路4103、扫描线驱动器电路4104和像素部分4102的各种信号和电位没有在图16B中示出的剖面图中说明，只说明了通过引线4114和4115从连接端子4116供给的。
在本实施例中，由与包含于发光元件4111中的像素电极相同的导电膜形成连接端子4116。另外，由与布线4117相同的导电膜形成引线4114。而且，由与包含于晶体管4110中的栅电极相同的导电膜形成引线4115。
连接端子4116通过各向异性的导电膜4119电连接至包含于FPC4118中的端子。
对于第一基板4101和第二基板4106，可以使用玻璃、金属(通常为不锈钢)、陶瓷或塑料。如塑料，可以使用FRP(玻璃纤维增强塑料)板、PVF(聚氟乙烯)膜、Mylar膜、聚酯膜或丙烯酸树脂膜。而且，也可以使用具有其中铝箔夹在PVF膜或Mylar膜之间的结构的薄板。
然而，在第二基板位于从发光元件4111发出的光的提取方向中的情况下，第二基板必须是透明的。在这种情况下，使用例如玻璃板、塑料板、聚酯膜或丙烯酸膜的透光材料。
而且，除了惰性气体例如氮气、氩气之外，紫外可固化树脂或热固性树脂可用作填料4107，且可以使用PVC(聚氯乙烯)、丙烯酸、聚酰亚胺、环氧树脂、硅烷树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯醋酸乙烯酯)。在本实施例中，用氮气作为填料。
图16A和16B示出信号线驱动器电路4103形成于薄膜芯片中、并安装到第一基板4101上的例子；然而，可以形成于薄膜芯片中的电路并不限于信号线驱动器电路4103。扫描线驱动器电路可以形成于薄膜芯片中，且仅一部分信号线驱动器电路或一部分扫描线驱动器电路可以形成于薄膜芯片中。
不仅可以将本发明应用到本实施例中描述的发光器件中，而且可以应用到其它的半导体器件。
[实施例5]
在本实施例中，描述了一种用于连续波激光束照射的光学系统。
图18A至18D示出本实施例模式的一种光学系统。图18A中示出的光学系统有两个柱面透镜7001和7002。从由箭头表示的方向进入的激光束的束斑通过两个柱面透镜7001和7002成形，然后将激光束辐射到被处理的物体7003上。注意到，位于更靠近被处理的物体7003的柱面透镜7002的焦距比柱面透镜7001的焦距更短。为了避免返回光并进行均匀照射，激光束到被处理物体的入射角设为大于0°，优选在5°至30°的范围内。
在图18B中示出的光学系统具有镜面7005和平凸球面透镜7006。从箭头表示的方向进入的激光束被镜面7005反射，且它的束斑通过平凸球面透镜7006成形，然后辐射到被处理的物体7007。注意到，设计者可以适当地确定平凸球面透镜的曲率半径。注意到，为了避免返回光且进行均匀照射，激光束到基板的入射角设为大于0°，优选在5°至30°的范围内。
在图18C中示出的光学系统具有镜面7010和7011，以及透镜7012、7013和7014。从箭头表示的方向进入的激光束被镜面7010和7011反射，且它的束斑通过透镜7012、7013和7014成形，然后辐射到被处理的物体7015。为了避免返回光且进行均匀照射，激光束到基板的入射角设为大于0°，优选在5°至30°的范围内。
图18D示出将四个束斑合并形成一个束斑的情况中的光学系统。图18D中示出的光学系统具有六个柱面透镜7017和7022。四个激光束分别从由箭头表示的方向进入到四个柱面透镜7019至7022中。通过柱面透镜7019和7021成形的两条激光束的束斑通过柱面透镜7017再次成形，然后激光束辐射到被处理的物体7023。另一方面，通过柱面透镜7020和7022成形的其它两条激光束的束斑通过柱面透镜7018再次成形，然后激光束辐射到被处理的物体7023。
将被处理的物体7023上的每条激光束的束斑合并，以形成彼此部分交迭的一个束斑。
尽管对于设计者可以适当地确定每个透镜的焦距和入射角，但是位于最靠近被处理的物体7023的柱面透镜7017和7018的焦距制作得比柱面透镜7019至7022更短。例如，位于最靠近被处理的目标7023的柱面透镜7017和7018的焦距设为20mm。将柱面透镜7019至7022的焦距设定为150mm。在本实施例中，设置每个透镜，以便从柱面透镜7017和7018到被处理目标7023的激光束的入射角为25°，且从柱面透镜7019至7022到柱面透镜7017和7018的激光束的入射角为10°。为了避免返回光且进行均匀照射，激光束到基板的入射角设为大于0°，优选在5°至30°的范围内。
图18D示出合并四个束斑的例子。在这种情况中，光学系统具有对应四个激光振荡器的四个柱面透镜和对应四个柱面透镜的两个柱面透镜。合并的束斑的数量并不限于此，其数量可以为至少2个到至多8个。当合并束斑n(n＝2、4、6、8)时，光学系统具有分别对应n个激光振荡器的n个柱面透镜和对应n个柱面透镜的n/2个柱面透镜。当合并数量为n(n＝3、5、7)的束斑时，光学系统具有分别对应n个激光振荡器的n个柱面透镜和对应n个柱面透镜的(n+1)/2个柱面透镜。
当五个或更多束斑交迭时，考虑到光学系统的位置、干扰等，希望从基板的背表面侧发射第五和随后的激光束。而且，基板需要是半透明的。
当认为平面与被辐射的平面垂直，且认为每个束斑的形状为矩形时，如果包含较短边的平面或包含较长边的表面被定义为入射面，则希望激光束的入射角θ满足不等式θ≥arctan(W/2d)。作为不等式，“W”为包含于入射面中的较长边或较短边的长度，而“d”为透光基板到激光束的厚度，其设置于受照射的平面上。当激光束的轨迹不在入射面上时，投射到入射面的激光束的轨迹的入射角定义为θ。在激光束以入射角θ进入的情况中，可以进行激光束的均匀照射，而不受来自具有从基板背表面反射的光的基板表面的反射光的干扰。在以上的论述中，认为基板的折射率为1。实际上，基板的折射率通常约为1.5。考虑到该值，根据以上的论述获得了比计算的角度更大的值。然而，由于束斑的长轴方向中两端处的能量衰减，因此干扰对两端处有小的影响，且以上述计算的值可以充分获得削弱的干扰效果。
另外，本发明的激光照射设备中的光学系统并不限于本实施例中描述的结构。
[实施例6]
在本实施例中，描述了通过结合多个激光束获得的束斑的形状。
图17A示出来自被处理目标上的多个振荡器中每一个振荡的激光束束斑的形状的例子。图17A中示出的束斑为椭圆形。注意到，由激光振荡器振荡的激光束的束斑的形状并不限于本实施例中的椭圆。束斑的形状取决于激光器的种类，且其形状可以通过光学系统改变。例如，当使用由Lambda Physik Co.，Ltd.制造的XeCl准分子激光器(波长为308nm，脉宽为30ns)L3308时，由激光振荡器发射的激光束的形状为具有10mm×30mm(两者皆为束剖面的半宽度)尺寸的矩形。另外，当使用具有圆柱杆的YAG激光器时，发射的激光束的形状为圆形，而当使用具有板状杆的YAG激光器时，发射的激光束的形状为矩形。通过穿过光学系统使它进一步成形，也可以将激光束成形为具有所需尺寸的激光束。
图17B示出在图17A中示出的束斑主轴的Y方向上激光束的能量密度分布。图17A中示出的束斑对应于满足图17B中的能量密度峰值的1/e2的能量密度的区域。其束斑为椭圆形的激光束的能量密度分布朝向椭圆的中心O变高。
接着，图17C示出当合并具有图17A中示出的束斑的激光束时，束斑的形状。图17C示出激光束的四个束斑交迭以形成一个线状束斑的情况；然而，交迭的束斑的数量并不限于此。
如图17C中所示，合并每个激光束的束斑以形成一个束斑，以便每个椭圆束的主轴彼此匹配，且束斑彼此部分地交迭。注意到，通过连接每个椭圆束斑的中心O获得的直线被定义为束斑的中心轴。
图17D示出在图17C中示出的合并的束斑中心轴的Y方向上，激光束的能量密度分布。图17C中示出的束斑对应于满足图17B中的能量密度峰值的1/e2的能量密度的区域。能量密度加到其中每个束斑在合并前交迭的部分中。例如，当加上所示的交迭光束的能量密度E1和能量密度E2时，加上的值几乎等于光束能量密度的峰值E3。因此，能量密度在每个椭圆的中心O之间是平坦的。
理想地，加上了E1和E2的值变为等于E3。然而，实际上不总是相等的。设计者可以适当地确定加上了E1和E2的值与值E3之间的间隙的余量。
如图17A中所示，当单独地使用束斑时，束斑具有高斯能量分布。因此，难以用具有均匀能量密度的激光束照射其中有源层形成在半导体膜之内的整个区域。然而，如图17D所示，与单独使用没有交迭的多个激光束相比，通过使用多个交迭且相互补偿具有低能量密度部分的激光束，可以放大具有均匀能量密度的区域。因此，可以减少有源层布局的限制，且可以有效地提高半导体膜的结晶度。
[实施例7]
参考图19，描述了本发明半导体器件的具体结构，作为示例给出使用半导体器件的电子器件之一的蜂窝电话。
在图19中所示的蜂窝电话中，信号线驱动器电路1807、扫描线驱动器电路1806、控制器1801、CPU 1802和存储器1811安装于其上形成像素部分1805的基板1800上，作为单个薄膜芯片或多个薄膜芯片。另外，提供在印刷线路板上的电源电路1803、音频处理电路1829和发送机-接收机电路1831，还有例如电阻器元件、缓冲器元件和电容器元件的元件通过例如FPC的连接器安装。
在本实施例中，VRAM 1832、DRAM 1825、快闪存储器1826等包含在存储器1811中。将在面板中显示的图像的数据储存于VRAM 1832中；图像数据或音频数据存储于DRAM 1825中；而各种程序存储于快闪存储器中。
在电源电路1803中，产生用于信号线驱动器电路1807、扫描线驱动器电路1806、控制器1801、CPU 1802、音频处理电路1829、存储器1811和发送机-接收机电路1804的电源电压。在某些情况下，根据面板的规格提供用于电源电路1803的功率源。
CPU 1802包含控制信号产生电路1820、译码器1821、寄存器1822、控制电路1823、RAM 1824、用于CPU的接口1835等。通过接口1835输入到CPU 1802的各种信号一次存储到寄存器1822中，则接着输入到控制电路1823、译码器1821等。在工作电路1823中，根据输入的信号进行工作，且指定发送各种指令的位置。另一方面，对输入到译码器1821的信号进行解码，并输入到控制信号产生电路1820。基于输入的信号在控制信号产生电路1820中生成包含各种指令的信号，并发送到由工作电路1823指定的位置，特别地是发送到存储器1811、发送机-接收机电路1831、音频处理电路1829、控制器1801等。
存储器1811、发送机-接收机电路1831、音频处理电路1829和控制器1801每一个都根据每一个接收的指令工作。在下文简要地描述每一项工作。
从键盘1840输入的信号通过接口1809传送到CPU 1802。在控制信号产生电路1820中，根据从键盘1840传送的信号，将存储于VRAM 1832中的图像数据转换成预定的格式，并发送到控制器1801。
根据控制器1801中的面板规格，对包含从CPU 1802发送的图像数据的信号进行数据处理，并供给信号线驱动器电路1807和扫描线驱动器电路1806。另外，根据从电源电路1803输入的电源电压或从CPU输入的各种信号，在控制器1801中产生Hsync信号、Vsync信号、时钟信号CLK和伏特交流电(AC Cont)，并供给信号线驱动器电路1807和扫描线驱动器电路1806。
在发送机-接收机电路1831中，在天线1833中处理作为电波发送和接收的信号，更具体地，包含了高频电路，例如隔离器、带通滤波器、VCO(压控振荡器)、LPF(低通滤波器)、耦合器和平衡-不平衡变换器。在发送机-接收机电路1831中发送和接收的这些信号中包括音频信息的信号通过CPU 1802的指令发送到音频处理电路1829。
由CPU 1802的指令发送的包含音频信息的信号在音频处理电路1829中被解调成音频信号，并发送到扬声器1828。在音频处理电路1829中调制从麦克风1827发送的音频信号，并通过CPU 1802的指令发送到发送机-接收机电路1831。
在本实施例中，由薄膜芯片形成控制器1801、CPU 1802和存储器1811；然而，本发明并不限于此。电源电路1803和音频处理电路1829可以由薄膜芯片形成。根据本发明，除了高频电路，例如隔离器、带通滤波器、VCO(压控振荡器)、LPF(低通滤波器)、耦合器或平衡-不平衡变换器之外的任何器件可以用薄膜芯片形成，并将其安装于其上形成像素部分的基板上。
[实施例8]
可以将本发明的半导体器件用于各种电子设备的显示器部分或用于其它信号处理电路。使用本发明的电子器件的例子如下：摄象机；数字照相机；目镜型显示器(头戴显示器)；导航系统；音频再现设备(汽车音响、声频部件等)；膝上型个人计算机；游戏机；个人数字助理(移动计算机、蜂窝电话、便携式游戏机、电子书等)；包含记录介质(特别是能够处理记录介质，例如数字化通用光盘(DVD)中的数据的、且具有可以显示数据图像的显示器的设备)的图像再现设备等。这些电子器件的实例示于图20A至20F中。
图20A示出便携式数字助理，其包含主体2001、显示器部分2002、操作键2003、调制解调器2004等。图20A示出其中调制解调器2004可拆卸的个人数字助理；然而，调制解调器可并入主体2001中。可以将本发明的半导体器件用于显示器部分2002或用于其它的信号处理电路。
图20B示出一种蜂窝电话，其包含主体2101、显示器部分2102、音频输入部分2103、音频输出部分2104、操作键2105、外部连接端口2106、天线2107等。如果显示器部分2102在黑色背景上显示白色文字，则蜂窝电话将消耗较少的功率。可以将本发明的半导体器件用于显示器部分2102或用于其它的信号处理电路。
图20C示出一种电子卡，其包含主体2201、显示器部分2202、连接端子2203等。可以将本发明的半导体器件用于显示器部分2202或用于其它的信号处理电路。图20C示出一种接触型电子卡；然而，可以将本发明的半导体器件用于具有接触型和非接触型两种功能的电子卡。
图20D示出一种电子书，其包含主体2301、显示器部分2302、操作键2303等。另外，可以将调制解调器并入到主体2301中。可以将本发明的半导体器件用于显示器部分2302或用于其它的信号处理电路。
图20E示出一种薄板形的个人计算机，其包含主体2401、显示器部分2402、键盘2403、触摸垫2404、外部连接端口2405、用于电源的插头2406等。可以将本发明的半导体器件用于显示器部分2402或用于其它的信号处理电路。
图20F示出一种显示器件，其包含机壳2501、支撑部分2502、显示器部分2503、扬声器部分2504、视频输入端子2505等。可以将本发明的半导体器件用于显示器部分2503或用于其它的信号处理电路。显示器件包含所有的用于显示信息的显示器件、包含用于个人计算机、用于TV广播接收和用于广告的显示器件。
如上所述，本发明的适用范围很广，以致于可以将本发明应用到电子器件或其它用于各种领域的信号处理的电路。
本申请是基于2003年7月23日在日本专利局提交的日本专利申请序列号no.2003-277966和2003-277997，其全部内容作为参考并入这里。

Claims (44)

1、一种半导体器件，包括：
形成于基板之上的多个薄膜晶体管，所述多个薄膜晶体管中每一个包括半导体膜和栅电极，其间插有栅极绝缘膜，其中，所述栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，
其中，半导体膜包括沟道形成区、多个第一杂质区和多个第二杂质区，以及
其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述栅电极的所述第一侧边缘交迭。
2、根据权利要求1的半导体器件，其中多个薄膜晶体管具有彼此相同的导电类型。
3、根据权利要求1的半导体器件，其中所述多个第一杂质区为源区和漏区。
4、根据权利要求1的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
5、一种半导体器件，包括：
多个第一薄膜晶体管和多个第二薄膜晶体管，每一个形成于相同基板之上，
其中多个第一薄膜晶体管中每一个包括第一半导体膜和第一栅电极，其间插有第一栅极绝缘膜，其中，所述第一栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中第一半导体膜包括第一沟道形成区、多个第一杂质区和多个第二杂质区，其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述第一栅电极的第一侧边缘交迭；以及
其中多个第二薄膜晶体管的每一个包括第二半导体膜和第二栅电极，其间插有第二栅极绝缘膜，其中第二半导体膜包括第二沟道形成区和与第二沟道形成区接触的第三杂质区。
6、根据权利要求5的半导体器件，其中多个第一薄膜晶体管具有彼此相同的导电类型。
7、根据权利要求5的半导体器件，其中多个第二薄膜晶体管具有彼此相同的导电类型。
8、根据权利要求5的半导体器件，其中多个第一杂质区是源区和漏区，而第三杂质区为源区和漏区中至少之一。
9、根据权利要求5的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书籍、个人计算机和显示器件的组中的至少一种。
10、一种半导体器件，包括：
多个第一薄膜晶体管和多个第二薄膜晶体管，每一个形成于相同的基板之上，
其中多个第一薄膜晶体管的每一个包括第一半导体膜和第一栅电极，其间插有第一栅极绝缘膜，其中，所述第一栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中第一半导体膜包括第一沟道形成区、多个第一杂质区和多个第二杂质区，其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述第一栅电极的第一侧边缘交迭；以及
其中多个第二薄膜晶体管的每一个包括第二半导体膜和第二栅电极，其间插有第二栅极绝缘膜，其中第二半导体膜包括第二沟道形成区和第三杂质区，其间插有第四杂质区，其中第四杂质区具有比第三杂质区更低的杂质浓度，且不与第二栅电极交迭，且其中第四杂质区与第二沟道形成区接触。
11、根据权利要求10的半导体器件，其中多个第一薄膜晶体管具有彼此相同的导电类型。
12、根据权利要求10的半导体器件，其中多个第二薄膜晶体管具有彼此相同的导电类型。
13、根据权利要求10的半导体器件，其中，多个第一杂质区是源区和漏区，而第三杂质区为源区和漏区中至少之一。
14、根据权利要求10的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
15、一种半导体器件，包括：
多个第一薄膜晶体管和多个第二薄膜晶体管，每一个形成于相同的基板之上，
其中多个第一薄膜晶体管的每一个包括第一半导体膜和第一栅电极，其间插有第一栅极绝缘膜，其中，所述第一栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中第一半导体膜包括第一沟道形成区，多个第一杂质区和多个第二杂质区，其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述第一栅电极的第一侧边缘交迭；以及
其中多个第二薄膜晶体管的每一个包括第二半导体膜和第二栅电极，其间插有第二栅极绝缘膜，其中，所述第二栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中第二半导体膜包括第二沟道形成区、多个第三杂质区和多个偏移区，其中，所述多个偏移区与所述第二栅电极的第一侧边缘交迭。
16、根据权利要求15的半导体器件，其中多个第一薄膜晶体管具有彼此相同的导电类型。
17、根据权利要求15的半导体器件，其中多个第二薄膜晶体管具有彼此相同的导电类型。
18、根据权利要求15的半导体器件，其中，多个第一杂质区和多个第三杂质区为源区和漏区。
19、根据权利要求15的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
20、一种半导体器件，包括：
形成于基板之上的薄膜晶体管，该薄膜晶体管包括半导体膜和栅电极，其间插有栅极绝缘膜，其中，所述栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，
其中半导体膜包括沟道形成区、一对第一杂质区和一对第二杂质区，其中该对第二杂质区具有比该对第一杂质区更低的杂质浓度，并与所述栅电极的第一侧边缘交迭。
21、根据权利要求20的半导体器件，其中所述一对第一杂质区为源区和漏区。
22、根据权利要求20的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
23、一种半导体器件，包括：
形成于第一基板和第二基板之间的显示元件；
形成于第三基板上的集成电路，集成电路控制显示元件的工作，并包括多个薄膜晶体管，
其中，所述多个薄膜晶体管的每一个包括半导体膜和栅电极，其间插有栅极绝缘膜，其中，所述栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，
其中，半导体膜包括沟道形成区、多个第一杂质区和多个第二杂质区，
其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述栅电极的第一侧边缘交迭。
24、根据权利要求23的半导体器件，其中多个薄膜晶体管具有彼此相同的导电类型。
25、根据权利要求23的半导体器件，其中所述多个第一杂质区为源区和漏区。
26、根据权利要求23的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
27、一种半导体器件，包括：
形成于第一基板和第二基板之间的显示元件；
形成于第三基板之上的集成电路，集成电路控制显示元件的工作，并包括多个第一薄膜晶体管和多个第二薄膜晶体管，
其中多个第一薄膜晶体管的每一个包括第一半导体膜和第一栅电极，其间插有第一栅极绝缘膜，其中，所述第一栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中，第一半导体膜包括第一沟道形成区、多个第一杂质区和多个第二杂质区，其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述第一栅电极的第一侧边缘交迭；以及
其中多个第二薄膜晶体管的每一个包括第二半导体膜和第二栅电极，其间插有第二栅极绝缘膜，其中第二半导体膜包括第二沟道形成区和与第二沟道形成区接触的第三杂质区。
28、根据权利要求27的半导体器件，其中多个第一薄膜晶体管具有彼此相同的导电类型。
29、根据权利要求27的半导体器件，其中多个第二薄膜晶体管具有彼此相同的导电类型。
30、根据权利要求27的半导体器件，其中多个第一杂质区是源区和漏区，而第三杂质区为源区和漏区中至少之一。
31、根据权利要求27的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
32、一种半导体器件，包括：
形成于第一基板和第二基板之间的显示元件；
形成于第三基板上的集成电路，集成电路控制显示元件的工作，并包括多个第一薄膜晶体管和多个第二薄膜晶体管，
其中多个第一薄膜晶体管的每一个包括第一半导体膜和第一栅电极，其间插有第一栅极绝缘膜，其中，所述第一栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中第一半导体膜包括第一沟道形成区、多个第一杂质区和多个第二杂质区，其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述第一栅电极的第一侧边缘交迭；以及
其中多个第二薄膜晶体管的每一个包括第二半导体膜和第二栅电极，其间插有第二栅极绝缘膜，其中第二半导体膜包括第二沟道形成区和第三杂质区，其间插有第四杂质区，其中第四杂质区具有比第三杂质区更低的杂质浓度，且不与第二栅电极交迭，其中第四杂质区与第二沟道形成区接触。
33、根据权利要求32的半导体器件，其中多个第一薄膜晶体管具有彼此相同的导电类型。
34、根据权利要求32的半导体器件，其中多个第二薄膜晶体管具有彼此相同的导电类型。
35、根据权利要求32的半导体器件，其中，多个第一杂质区是源区和漏区，而第三杂质区为源区和漏区中至少之一。
36、根据权利要求32的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
37、一种半导体器件，包括：
形成于第一基板和第二基板之间的显示元件；
形成于第三基板上的集成电路，集成电路控制显示元件的工作，并包括多个第一薄膜晶体管和多个第二薄膜晶体管，
其中多个第一薄膜晶体管的每一个包括第一半导体膜和第一栅电极，其间插有第一栅极绝缘膜，其中，所述第一栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中，第一半导体膜包括第一沟道形成区、多个第一杂质区和多个第二杂质区，其中，所述多个第二杂质区具有比所述多个第一杂质区更低的杂质浓度，且与所述第一栅电极的第一侧边缘交迭；以及
其中，多个第二薄膜晶体管的每一个包括第二半导体膜和第二栅电极，其间插有第二栅极绝缘膜，其中，所述第二栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，其中第二半导体膜包括第二沟道形成区、多个第三杂质区和多个偏移区，其中，所述多个偏移区与所述第二栅电极的第一侧边缘交迭。
38、根据权利要求37的半导体器件，其中多个第一薄膜晶体管具有彼此相同的导电类型。
39、根据权利要求37的半导体器件，其中多个第二薄膜晶体管具有彼此相同的导电类型。
40、根据权利要求37的半导体器件，其中多个第一杂质区和多个第三杂质区为源区和漏区。
41、根据权利要求37的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
42、一种半导体器件，包括：
形成于第一基板和第二基板之间的显示元件；
形成于第三基板上的集成电路，集成电路控制显示元件的工作，并包括薄膜晶体管，
其中，薄膜晶体管包括半导体膜和栅电极，其间插有栅极绝缘膜，其中，所述栅电极包括第一侧边缘和与所述第一侧边缘相对着的第二侧边缘，
其中半导体膜包括沟道形成区、一对第一杂质区和一对第二杂质区，其中该对第二杂质区具有比该对第一杂质区更低的杂质浓度，并与所述栅电极的第一侧边缘交迭。
43、根据权利要求42的半导体器件，其中所述一对第一杂质区为源区和漏区。
44、根据权利要求42的半导体器件，其中半导体器件选自包括便携式数字助理、蜂窝电话、电子卡、电子书、个人计算机和显示器件的组中的至少一种。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504327B2 (en) * 2004-06-14 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film semiconductor device
US7745293B2 (en) * 2004-06-14 2010-06-29 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping
TW200627643A (en) * 2005-01-19 2006-08-01 Quanta Display Inc A method for manufacturing a thin film transistor
TW200826055A (en) * 2006-12-06 2008-06-16 Gigno Technology Co Ltd Display apparatus and manufacturing method thereof
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5311955B2 (ja) * 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101681884B1 (ko) * 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
WO2011096286A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and semiconductor device
JP2011228650A (ja) 2010-03-31 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法及び半導体装置の作製方法
KR102434993B1 (ko) 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US11599403B2 (en) * 2018-10-03 2023-03-07 SK Hynix Inc. Logging mechanism for memory system
CN112635553B (zh) * 2020-12-25 2022-09-16 广东省科学院半导体研究所 薄膜晶体管的制作方法和显示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261156A (en) 1991-02-28 1993-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of electrically connecting an integrated circuit to an electric device
JP2564728B2 (ja) 1991-02-28 1996-12-18 株式会社半導体エネルギー研究所 半導体集積回路チップの実装方法
JPH05166745A (ja) 1991-12-16 1993-07-02 Nec Kansai Ltd イオン注入方法
US5358879A (en) * 1993-04-30 1994-10-25 Loral Federal Systems Company Method of making gate overlapped lightly doped drain for buried channel devices
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
JP3599827B2 (ja) 1994-05-20 2004-12-08 三菱電機株式会社 アクティブマトリクス液晶ディスプレイの製法
US6773971B1 (en) * 1994-07-14 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions
KR0132490B1 (ko) * 1994-07-21 1998-04-16 문정환 박막트랜지스터 제조방법
US5605849A (en) * 1994-10-07 1997-02-25 National Semiconductor Corporation Use of oblique implantation in forming base of bipolar transistor
JP3370806B2 (ja) 1994-11-25 2003-01-27 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
TW344901B (en) 1995-02-15 1998-11-11 Handotai Energy Kenkyusho Kk Active matrix display device
JP3588945B2 (ja) 1996-11-25 2004-11-17 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JPH11160734A (ja) 1997-11-28 1999-06-18 Semiconductor Energy Lab Co Ltd 液晶電気光学装置
US6661096B1 (en) * 1999-06-29 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Wiring material semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
JP3904936B2 (ja) * 2001-03-02 2007-04-11 富士通株式会社 半導体装置の製造方法

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