CN100505258C - 具有充裕驱动电流和减小结漏电流的半导体器件 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法。所述半导体器件包括有源区、包含垂直沟道结构的阶梯状凹形沟道区域、栅绝缘膜和栅结构。有源区由形成于半导体衬底上的器件隔离结构所界定。阶梯状凹形沟道区域形成于有源区中。垂直绝缘体上硅(SOI)沟道结构在栅区纵向上设置于器件隔离结构的侧壁处。栅绝缘膜设置于包含阶梯状凹形沟道区域的有源区之上。栅结构设置于栅区的阶梯状凹形沟道区域之上。
Description
技术领域
本发明涉及一种存储器件。更具体地，本发明涉及一种半导体器件及其制造方法，所述半导体器件具有包含垂直绝缘体上硅(SOI)沟道结构的阶梯状凹形沟道区域。
背景技术
当单元晶体管的沟道长度减小时，通常提高单元沟道区域的离子浓度以保持单元晶体管阈值电压。单元晶体管的源/漏区域中的电场被加强使得漏电流增大。这使得DRAM结构的刷新特性退化。因此，需要其中刷新特性得到改善的半导体器件。
图1是一个半导体器件的简化版图，其中标号1和3分别表示由器件隔离结构30确定的有源区和栅区。
图2a至图2c是一种半导体器件的制造方法的简化剖面图，其中图2a至图2c为沿图1中I-I’方向的剖面图。
根据图2a，利用器件绝缘掩膜(未显示)来刻蚀具有衬垫绝缘膜(未显示)的半导体衬底10，以形成界定鳍型有源区20的沟槽。用于器件隔离的绝缘膜(未显示)形成以填充沟槽。用于器件隔离的绝缘膜被抛光直至露出衬垫绝缘膜，以形成器件隔离结构30。去除衬垫绝缘膜以露出鳍型有源区20的上表面。
根据图2b，利用图1所示的界定栅区3的凹形栅掩膜(未显示)，将器件隔离结构30刻蚀掉预定厚度以使得鳍型有源区20的上部在器件隔离结构30之上凸出。
根据图2c，栅绝缘膜60形成在突起的鳍型有源区20之上。栅结构90形成在图1中的栅区3的栅绝缘膜60之上以填充突起的鳍型有源区20。其中栅结构90包含由栅电极70和栅硬掩膜层图形80组成的堆叠结构。
图3是一半导体器件的简化剖面图。根据图3，如果在栅上施加一超过阈值电压的电压，栅绝缘膜60之下的半导体衬底10中将形成反型层IL和耗尽区DR。
依照以上制造半导体器件的方法，由于沟道长度的减小，将难以保证单元晶体管的开/关特性。由于器件有限的沟道面积，同样难以获得充裕的驱动电流。即使为了保证器件沟道面积而提出了单元晶体管的鳍状FET结构(三栅)，仍然存在诸如阈值电压降低、刷新特性退化、增加了工艺(比如刻蚀器件隔离结构的工艺)复杂性之类的问题。
发明内容
本发明涉及一种存储器件。更具体地，本发明涉及一种半导体器件及其制造方法，其中形成了包含垂直绝缘体上硅(SOI)沟道结构的阶梯状凹形沟道区域，垂直SOI沟道结构沿栅区的纵向在栅下方设置于器件隔离结构的侧壁，因此保证了充裕驱动电流并减小了结的漏电电流。从而改善了器件的SCE和刷新特性。
依照本发明的一种实施方式，一种半导体器件包括：形成于半导体衬底中以界定有源区的器件隔离结构；形成于有源区内的包含垂直的绝缘体上硅(SOI)沟道结构的阶梯状凹形沟道区域，其中垂直SOI沟道结构沿栅区纵向在栅下方设置于器件隔离结构的侧壁；和设置于栅区的阶梯状凹形沟道区域之上的栅结构。
依照本发明的另一实施方式，一种制造半导体器件的方法包括：(a)在具有衬垫绝缘膜的半导体衬底中形成器件隔离结构；(b)通过凹形栅掩膜选择性刻蚀衬垫绝缘膜以露出凹形区域的半导体衬底；(c)在凹形区域侧面形成间隙壁；(d)利用间隙壁作为刻蚀掩膜来将凹形区域较低部分露出的半导体衬底刻蚀掉预设厚度以形成第一凹形；(e)去除间隙壁以露出其下方的半导体衬底；(f)对露出部分半导体衬底刻蚀掉预设厚度以形成第二凹形，其中包含垂直绝缘体上硅(SOI)沟道结构的阶梯状凹形沟道区域形成于第二凹形的较低部分，其中包含垂直绝缘体上硅(SOI)沟道结构沿栅区纵向形成于器件隔离结构的侧壁；(g)去除衬垫绝缘膜以露出包含阶梯状凹形沟道区域的半导体衬底；(h)在露出的半导体衬底之上形成栅绝缘膜；以及(i)在栅区的栅绝缘膜之上形成栅结构，其中栅结构包括填充凹形沟道区域的栅电极和栅硬掩膜图形的堆叠结构。衬垫绝缘膜选自氮化硅膜、氧化硅膜、多晶硅层之一或其组合。
附图说明
图1是半导体器件的简化版图。
图2a至2c是半导体器件制造方法的简化剖面示意图。
图3是示出半导体器件的简化剖面示意图。
图4是依照本发明的实施方式的半导体器件的简化版图。
图5(i)，5(ii)和图7是依照本发明的实施方式的半导体器件简化剖面示意图。
图6a至6j是依照本发明的实施方式的半导体器件制造方法的简化剖面示意图。
具体实施方式
本发明涉及一种存储器件。更具体地，本发明涉及一种半导体器件和及其制造方法，其中形成了包含垂直绝缘体上硅(SOI)沟道结构的阶梯状凹形沟道区域，垂直SOI沟道结构沿栅区的纵向在栅下方设置于器件隔离结构的侧壁，因此保证了充裕驱动电流并减小了结的漏电电流。从而改善了器件的SCE和刷新特性
图4是依照本发明的实施方式的半导体器件的简化版图，其中参考标号101和103分别表示由器件隔离结构130界定的有源区和栅区。
图5(i)和图5(ii)是依照本发明的实施方式的半导体器件简化剖面示意图，其中图5(i)是依照图4中I-I’线沿纵向所取的剖面图，图5(ii)是依照图4中II-II’线沿横向所取的剖面图。
参考图5(i)和图5(ii)，图4中所示用以界定有源区101的器件隔离结构130形成于半导体衬底110中。阶梯状凹形沟道区域(L1+L2+L3)形成于图4的有源区101中。在本发明的一实施方式中，阶梯状凹形沟道区域(L1+L2+L3)包括垂直绝缘体上硅(SOI)沟道结构165，垂直SOI沟道结构165在图4所示的栅区103纵向形成于器件隔离结构130的侧壁。另外，在图4中有源区101的纵向上，阶梯状凹形沟道区域(L1+L2+L3)包括垂直沟道区域L1和L3以及在图4的有源区101的纵向的水平沟道区域L2。在另一实施方式中，在图4中所示的栅区103的纵向上的垂直SOI沟道结构165的厚度范围在水平方向上从约1nm至约50nm。另外，垂直SOI沟道结构165从阶梯状凹形沟道区域上方阶梯到其下方阶梯的深度范围在垂直方向上从约5nm至约200nm。
另外，栅绝缘膜160位于图4的有源区101之上，包括阶梯状凹形沟道区域。对应于栅区103(图4)的栅结构190位于栅绝缘膜160之上。间隙壁(未显示)形成在栅结构190两侧壁。源/漏区域195形成在栅结构190之间的半导体衬底110中。在本发明的一实施方式中，栅结构190包括填充阶梯状凹形沟道区域的栅电极170和栅硬掩膜图形180的堆叠结构。栅电极170包括下层栅电极(未显示)和上层栅电极(未显示)的堆叠结构。在本发明的另一实施方式中，下层栅电极为一层掺杂有杂质离子例如磷或硼的多晶硅。上层栅电极选自钛(Ti)层、氮化钛(TiN)层、钨(W)层、铝(Al)层、铜(Cu)层、硅化钨(WSix)层之一或其组合。
图7是示出依照本发明的半导体器件的简化剖面示意图，详细显示了栅结构190下面的阶梯状凹形沟道区域。
参考图7，阶梯状凹形沟道区域包括在图4所示的栅区103纵向上设置于器件隔离结构130侧壁处的垂直SOI沟道结构。当对栅施以高于阈值电压的电压时，反型层IL和耗尽层DR形成于包括垂直SOI沟道结构的阶梯状凹形沟道区域中。结果，由于耗尽区中电荷数量减少引起的阈值电压降低可以通过阶梯状凹形沟道区域克服。由于阶梯状凹形沟道区域与源/漏区域195之间的接触区面积由于沟道厚度缩减而减小，源/漏区域195的漏电流可以被减小。因此器件的刷新特性得到改善。另外，因为薄垂直SOI沟道结构形成了完全耗尽区，其改善了器件的短沟道效应。
因此，可以实现改善器件短沟道效应，提高其驱动电流，并使其漏电流最小化。
图6a至图6j是依照本发明的实施方式的半导体器件制造方法的简化剖面示意图，其中图6a(i)至图6j(i)是依照图4中I-I’线沿纵向所取的剖面图，6a(ii)至图6j(ii)是依照图4中II-II’线沿横向所取的剖面图。
参考图6a，衬垫氧化物膜113和衬垫氮化物膜115形成于半导体衬底110之上。使用器件隔离掩膜(未显示)作为刻蚀掩膜刻蚀衬垫氧化物膜113、衬垫氮化物膜115和半导体衬底110，以形成界定有源区的沟槽(未显示)。器件隔离的绝缘膜(未显示)形成于所得结构的整个表面之上以填满沟槽。器件隔离的绝缘膜被抛光直至露出衬垫氮化物膜115，从而形成器件隔离结构130。在本发明的一实施方式中，器件隔离的绝缘膜为氧化硅膜。另外，器件隔离结构130的抛光工艺通过化学机械抛光方法进行。
参考图6b至图6d，使用界定了图4所示的栅区103的凹形栅掩膜(未显示)为刻蚀掩膜刻蚀衬垫氮化物膜115和衬垫氧化物膜113，以露出凹形区域135的半导体衬底110。绝缘膜140形成于所得结构的整个表面之上。绝缘膜140被刻蚀以在凹形区域135的侧壁上形成间隙壁145。在本发明的一实施方式中，绝缘膜140选自氮化硅膜、氧化硅膜、多晶硅层之一或其组合，厚度在1nm至50nm之间。另外，形成绝缘膜140的工艺通过CVD方法进行，所使用的源气包括SiH4、O2、N2O、Si(OC2H5)4、SiH2Cl2、NH3、N2、He或其组合。此外，间隙壁145的刻蚀工艺为等离子刻蚀方法，所使用的气体包括CxFyHz，O2，HCl，Ar，He或其组合。
参考图6e和图6f，使用间隙壁145为刻蚀掩膜刻蚀凹形区域135下部露出的半导体衬底110，以形成第一凹形150。缓冲膜153形成于所得结构的整个表面之上以填满第一凹形150。在本发明的一实施方式中，被刻蚀半导体衬底110的深度的范围从约10nm到约500nm。另外，缓冲膜153由预定材料形成，其刻蚀选择比大于氧化硅膜或氮化硅膜的刻蚀选择比。缓冲膜153的预定材料选自旋涂玻璃(SOG)膜、硼硅酸盐玻璃(BSG)膜、磷硅酸盐玻璃(PSG)膜、硼磷硅酸盐玻璃(BPSG)膜之一或其组合。
参考图6g至图6i，选择性刻蚀缓冲膜153，从而在第一凹形150的下部保留预设厚度的缓冲膜153，。去除间隙壁145以露出衬垫氮化物膜115与保留的缓冲膜153之间的半导体衬底110。露出的半导体衬底110被刻蚀掉预设厚度以形成第二凹形155。去除保留的缓冲膜153以形成阶梯状凹形沟道区域(L1+L2+L3)。去除衬垫氮化物膜115和衬垫氧化物膜113以露出包括阶梯状凹形沟道区域(L1+L2+L3)的半导体衬底110。在本发明的一实施方式中，阶梯状凹形沟道区域(L1+L2+L3)包括垂直绝缘体上硅(SOI)沟道结构165，其沿图4所示的栅区103纵向形成于器件隔离结构130的侧壁上。另外，缓冲膜153的刻蚀工艺采取包括氟化氢的溶液来进行。在另一实施方式中，第二凹形155的刻蚀工艺如下进行：i)使用包含F或Cl的气体的等离子刻蚀方法；ii)使用包含HCl气体的干法刻蚀；iii)使用包含NH4OH或KOH的湿法刻蚀；iv)以上的组合。此外，在形成第二凹形155的工艺中半导体衬底110的刻蚀深度范围从约10nm到约500nm。垂直SOI沟道结构V从阶梯状凹形沟道区域的上层台阶至其下层台阶的深度范围在垂直方向上从约5nm到约200nm。
根据本发明的另一实施方式，刻蚀缓冲膜153直至露出衬垫氮化物膜115。选择性去除缓冲膜153和衬垫氮化物膜115之间的间隙壁145以露出其下的半导体衬底110。露出的半导体衬底110和缓冲膜153被同时刻蚀以形成第二凹形155。接下来，在第二凹形155下部剩下的缓冲膜153被选择性去除以形成阶梯状凹形沟道区域(L1+L2+L3)。这时，阶梯状凹形沟道区域包括了垂直绝缘体上硅(SOI)沟道结构165，其沿图4所示的栅区103纵向形成于器件隔离结构130的侧壁处。其后，去除衬垫氮化物膜115和衬垫氧化物膜113，露出包括阶梯状凹形沟道区域(L1+L2+L3)的半导体衬底110。
因此，依照本发明的一实施方式，设计了具有阶梯状凹形沟道区域的半导体器件，其与垂直SOI沟道结构和凹形沟道结构结合，从而保证了器件充裕的驱动电流并减少了结的漏电流。器件的SCE和刷新特性得到改善。
参考图6j，栅绝缘膜160形成于露出的半导体衬底110之上。下栅导电层(未显示)形成在所得结构的整个表面以填满第二凹形155。上栅导电层(未显示)和栅硬掩膜(未显示)形成于下栅导电层之上。利用栅掩膜(未显示)作为刻蚀掩膜，将栅硬掩膜、上栅导电层和下栅导电层构图，形成栅结构190，所述栅结构包含栅电极170和栅硬掩膜图形180的堆叠结构。栅间隙壁(未显示)形成于栅结构侧壁上。在包括栅间隙壁的栅结构190两侧的半导体衬底110中注入杂质离子形成源/漏区域195。在一实施方式中，露出的半导体衬底110的清洗工艺可以在形成栅绝缘膜160前通过采用HF来进行。另外，栅绝缘膜利用包含O2、H2O、O3或其组合的气体形成，厚度范围从约1nm到约10nm。在另一实施方式中，下栅导电层由掺杂有例如磷或硼等杂质离子的多晶硅形成。这里，掺杂多晶硅层通过向未掺杂多晶硅注入杂质离子而形成，或通过利用硅源气体和包含磷或硼的杂质源气体而形成。另外，上栅导电层选自钛(Ti)层、氮化钛(TiN)层、钨(W)层、铝(AI)层、铜(Cu)层、硅化钨(WSix)层之一或其中的组合。
此外，还可能进行其它后续工艺，例如形成焊盘插塞的工艺、形成位线以及位线接触的工艺、形成电容的工艺、以及形成互连的工艺。
如上所述，依照本发明的一实施方式的半导体衬底及其制造方法提供了形成包括在栅结构下在器件隔离结构的侧壁上的垂直SOI沟道结构的阶梯状凹形沟道区域，从而获得相对较大的驱动电流。另外，由漏电压，体效应，栅开/关特性引起的阈值电压下降因为SOI结构而得到改善。依照本发明，半导体衬底具有扩展性以即使设计规则收缩也保证器件的足够的沟道面积。传统栅电极可用来形成凹形区域。由此，节省了工艺成本。工艺被简化，减少了缺陷器件的数目。
本发明的以上实施方式是示意性的且并不是限制性的。可以允许各种各样的替代或等效。本发明并不限于此处所描述的淀积、刻蚀，抛光、成型等各步骤的类型。本发明同样不限于任何特定类型的半导体器件。例如，本发明可应用于动态随机存取存储器(DRAM)器件或非易失性存储器件。其它就本公开而言明显的增加，减少和修改旨在落在权利要求的范围内。
本申请要求于2006年3月26日提交的韩国专利申请10-2006-0026512的优选权，其全部内容在此引入作为参考。
附图标记：
有源区 1、101
栅区 3、103
半导体衬底 10、110
鳍型有源区 20
器件隔离结构 30、130
栅绝缘膜 60、160
栅电极 70、170
栅硬掩膜层图形 80、180
栅结构 90、190
衬垫氧化物膜 113
衬垫氮化物膜 115
凹形区域 135
绝缘膜 140
间隙壁 145
第一凹形 150
缓冲膜 153
第二凹形 155
垂直绝缘体上硅沟道结构 165
源/漏区域 195
反型层 IL
耗尽层 DR
阶梯状凹形沟道区域 L1+L2+L3
垂直沟道区域 L1和L3
水平沟道区域 L2
Claims (25)
1.一种制造半导体器件的方法，包含：
(a)在具有衬垫绝缘膜的半导体衬底中形成器件隔离结构；
(b)利用凹形栅掩膜选择性刻蚀衬垫绝缘膜，露出凹形区域半导体衬底；
(c)在凹形区域的侧壁处形成间隙壁；
(d)利用间隙壁作为刻蚀掩膜，将在凹形区域的下部露出的半导体衬底刻蚀掉预设厚度，形成第一凹形；
(e)去除间隙壁，露出其下的半导体衬底；
(f)将步骤(e)中露出的半导体刻蚀掉预设厚度以形成第二凹形，其中包含垂直绝缘体上硅沟道结构的阶梯状凹形沟道区域形成于第二凹形下部，其中垂直绝缘体上硅沟道结构沿栅区纵向形成在器件隔离结构的侧壁；
(g)去除衬垫绝缘膜，露出包含阶梯状凹形沟道区域的半导体衬底；
(h)在步骤(g)中露出的半导体衬底之上形成栅绝缘膜；
(i)在栅区的栅绝缘膜之上形成栅结构，其中栅结构包括填满该阶梯状凹形沟道区域的栅电极和栅硬掩膜层图形的堆叠结构。
2.如权利要求1所述的方法，其中，衬垫绝缘膜选自氮化硅膜、氧化硅膜、多晶硅层之一或其组合。
3.如权利要求1所述的方法，其中，步骤(a)包括：
(a-1)利用器件隔离掩膜作为刻蚀掩膜，刻蚀衬垫绝缘膜和半导体衬底，形成界定有源区的沟槽；
(a-2)在有源区整个表面之上形成隔离器件的绝缘膜，以填满沟槽；
(a-3)抛光绝缘膜，直至露出衬垫绝缘膜，形成器件隔离结构。
4.如权利要求3所述的方法，其中，衬垫绝缘膜选自氮化硅膜、氧化硅膜、多晶硅层之一或其组合。
5.如权利要求4所述的方法，其中，第一绝缘膜厚度范围从1nm到50nm。
6.如权利要求4所述的方法，其中，抛光绝缘膜以形成器件隔离结构通过化学机械抛光方法进行。
7.如权利要求1所述的方法，其中，步骤(c)包括：
(c-1)在所得结构的整个表面之上形成第一绝缘膜；
(c-2)刻蚀该第一绝缘膜，在凹形区域侧壁处形成间隙壁。
8.如权利要求7所述的方法，其中，该第一绝缘膜选自氮化硅膜、氧化硅膜、多晶硅层之一或其组合。
9.如权利要求8所述的方法，其中，第一绝缘膜厚度的范围从1nm到50nm。
10.如权利要求8所述的方法，其中，通过化学气相沉积方法形成绝缘膜，所使用的源气包括SiH4、O2、N2O、Si(OC2H5)4、SiH2Cl2、NH3、N2、He或其组合。
11.如权利要求7所述的方法，其中，绝缘膜的刻蚀工艺通过等离子刻蚀方法进行，所使用的气体包括CxFyHz、O2、HCl、Ar、He或其组合。
12.如权利要求1所述的方法，其中，在第一凹形的刻蚀工艺过程中，被刻蚀的半导体衬底厚度范围从10nm到500nm。
13.如权利要求1所述的方法，其中，步骤(e)包括：
(e-1)形成填满第一凹形的缓冲膜；
(e-2)去除间隙壁，露出缓冲膜与衬垫绝缘膜之间的半导体衬底；
(e-3)刻蚀在步骤(e-2)中露出的半导体衬底的预设厚度，形成第二凹形；
(e-4)选择性去除缓冲膜，在第二凹形下部形成阶梯状凹形沟道区域，其中阶梯状凹形沟道区域包含垂直绝缘体上硅沟道结构，其沿栅区纵向形成在器件隔离结构的侧壁处。
14.如权利要求13所述的方法，其中，缓冲膜由旋涂玻璃膜、硼硅酸盐玻璃膜、磷硅酸盐玻璃膜、硼磷硅酸盐玻璃膜之一或其组合形成。
15.如权利要求13所述的方法，其中，在第二凹形的刻蚀工艺中，被刻蚀半导体衬底厚度范围从20nm到500nm。
16.如权利要求13所述的方法，其中，缓冲膜在第二凹形的刻蚀工艺中同时被去除。
17.如权利要求13所述的方法，其中，第二凹形的刻蚀工艺如下进行：i)使用包含F或Cl的气体的等离子刻蚀方法；ii)使用包含HCl气体的干法刻蚀；iii)使用包含NH4OH或KOH的溶液的湿法刻蚀；iv)以上的组合。
18.如权利要求13所述的方法，其中，去除缓冲膜的工艺采用包含氟化氢的溶液。
19.如权利要求1所述的方法，其中，垂直绝缘体上硅沟道结构从阶梯状凹形沟道区域上方阶梯到其下方阶梯的深度范围在垂直方向上从5nm至200nm。
20.如权利要求1所述的方法，还包括采用包含氟化氢的溶液清洗露出的半导体衬底。
21.如权利要求1所述的方法，其中，栅绝缘膜利用包含O2、H2O、O3或其组合的气体形成，厚度范围从1nm到10nm。
22.如权利要求1所述的方法，其中，步骤(h)包括：
(h-1)在所得结构的整个表面之上形成下栅导电层以填充第二凹形；
(h-2)在下栅导电层之上形成上栅导电层和栅硬掩膜层；
(h-3)通过栅掩膜构图栅硬掩膜层、上栅导电层和下栅导电层，形成栅结构，其中栅结构包括栅电极和栅硬掩膜层图形的堆叠结构。
23.如权利要求22所述的方法，其中，下栅导电层由掺杂了杂质离子的多晶硅形成。
24.如权利要求23所述的方法，其中，杂质离子包括磷或硼。
25.如权利要求22所述的方法，其中，上栅导电层选自钛层、氮化钛层、钨层、铝层、铜层、硅化钨层之一或其组合。
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