CN100474524C - 等离子体蚀刻方法及计算机可读取的存储介质 - Google Patents

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Abstract

本发明提供一种能够确保由SiC系膜构成的蚀刻终止层相对于Low-k膜的蚀刻选择性，并且能够在防止底切的同时进行蚀刻的等离子体蚀刻方法。是对于在基板上依次形成有配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜及蚀刻掩模的结构体，在等离子体蚀刻所述低介电常数(Low-k)膜之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法，将等离子体蚀刻所述低介电常数(Low-k)膜之后的所述结构体设置在上下相对设置有第一电极及第二电极的处理容器内，向处理容器内导入包含NF3的处理气体，向第一电极及第二电极中的任一个施加高频电力、生成等离子体，向任意的电极施加直流电压。

Description

等离子体蚀刻方法及计算机可读取的存储介质
技术领域
本发明是涉及对于在基板上依次形成配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜、及蚀刻掩模后的结构体，在等离子体蚀刻所述低介电常数膜(Low-k)之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法及计算机可读取的存储介质。
背景技术
在半导体器件中，由微细化而引起的配线间隔的减少，在配线间产生大的电容，使信号传播速度下降，导致运行速度的延迟。为了解决这一问题，开发了由介电常数低的绝缘材料(Low-k材料)所构成的层间绝缘膜、即Low-k膜，以及使用该膜的多层配线。另一方面，作为配线材料，电阻低且耐电迁移性高的铜受到注目，在铜的沟槽配线及连接孔的形成中，大多使用双镶嵌法。
在由双镶嵌法形成铜的多层配线的情况下，在下层的铜配线上形成由SiCN膜等SiC系的材料构成的蚀刻阻挡膜，在其上形成Low-k膜作为层间绝缘膜，在其上形成金属硬掩模层及光致抗蚀剂膜等蚀刻掩模层，之后对Low-k膜进行蚀刻而形成通道(via)，接着进行沟槽蚀刻(trench etching)，随后对蚀刻阻挡膜进行蚀刻，使通道贯通，其后形成埋入配线层。
在蚀刻阻挡膜的蚀刻中，由于蚀刻阻挡膜具有与Low-k膜类似的构成成分，所以在使用通常的CF系的蚀刻气体时，具有不能得到相对于Low-k膜的充分的选择比的问题。
对于此，在专利文献1中，提出了使用NF3气体以高蚀刻速度对SiC系的材料进行蚀刻的技术，由该技术能够相对于Low-k膜以高选择比蚀刻由SiC系膜构成的蚀刻终止层。
但是，在使用NF3气体对由SiC系膜构成的蚀刻终止层进行蚀刻的情况下，蚀刻是各向同性，在Low-k膜的正下面，会产生蚀刻向横向进行的底切(undercut)。
专利文献1：日本特开2005-302795
发明内容
本发明是鉴于上述问题而提出，其目的在于提供，能够确保Low-k膜与配线层之间的、由SiC系膜构成的蚀刻终止层相对于Low-k膜的蚀刻选择性，并且能够在防止底切的同时进行蚀刻的等离子体蚀刻方法。
而且，其目的还在于提供存储有用于实行这样的等离子体蚀刻方法的程序的计算机可读取的存储介质。
为了解决上述问题，本发明提供一种等离子体蚀刻方法，其特征在于：是对于在基板上依次形成有配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜及蚀刻掩模的结构体，在等离子体蚀刻上述低介电常数(Low-k)膜之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法，包括：将等离子体蚀刻上述低介电常数(Low-k)膜之后的上述结构体设置在上下相对设置有第一电极及第二电极的处理容器内的工序；向上述处理容器内导入包含NF3的处理气体的工序；向上述第一电极及第二电极中的任一个施加高频电力、生成等离子体的工序；以及向上述任意的电极施加直流电压的工序。
这种情况下，优选上述直流电压的绝对值为400V以上。而且，作为上述低介电常数膜(Low-k)，能够适用SiOC系膜。再者，对于测试用的被处理体，也可以预先求得能够得到所希望的蚀刻形状的直流电压值，将此时的直流电压值施加于上述任意的电极上，施加上述规定的直流电压。进而，可以为如下情况，上述第一电极是上部电极，上述第二电极是载置被处理体的下部电极，将用于生成上述等离子体的高频电力及上述直流电压施加于上述第一电极上。在这种情况下，可以向上述第二电极施加离子引入用的高频电力。
另外，本发明提供一种计算机可读取的存储介质，存储有在计算机上运行的控制程序，其特征在于：在运行上述控制程序时，由计算机控制等离子体处理装置，以实施上述的等离子体蚀刻方法。
根据本发明，对于在基板上依次形成有配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜及蚀刻掩模的结构体来说，在等离子体蚀刻上述低介电常数(Low-k)膜之后，对蚀刻阻挡膜进行等离子体蚀刻，这时，在向处理容器内导入包含NF3的处理气体的同时，向第一电极或第二电极供给等离子体形成用的高频电力、生成等离子体，进而向任意的电极施加适当的直流电压，由此，在蚀刻侧壁上形成堆积沉淀物，保护侧壁，同时等离子体形成时所生成的电子被直流电压在处理空间内沿垂直方向进行加速，使蚀刻更具有各向异性，所以能够防止底切。而且，由于作为蚀刻气体使用的是本质上对Low-k膜的选择性高的NF3气体，所以即使由堆积沉淀物使得蚀刻阻挡膜的蚀刻速度下降，也能够充分确保蚀刻选择性。
附图说明
图1是表示本发明的实施中所使用的等离子体蚀刻装置的一例的简要截面图。
图2是表示图1所示的等离子体蚀刻装置中连接于第一高频电源上的匹配器的结构的图。
图3是表示本发明的一个实施方式的实施中所使用的半导体晶片W的结构的截面图。
图4是表示在对蚀刻阻挡膜进行蚀刻时产生底切的状态的示意图。
图5是表示在图1的等离子体处理装置中，对上部电极施加直流电压时的Vdc及等离子体鞘层(plasma sheath)厚度的变化的图。
图6是表示在图1的等离子体处理装置中，对上部电极施加直流电压与不施加直流电压的情况下等离子体状态的比较图。
图7是表示由本实施方式对蚀刻阻挡膜进行蚀刻时的状态的示意图。
图8是表示实际确认本发明方法的效果时所使用的模型的结构的图。
图9是表示对图8所示模型进行沟槽蚀刻时的状态的图。
图10是表示不对上部电极施加直流电压，而对蚀刻阻挡膜进行蚀刻的情况下的状态的示意图。
图11是表示对上部电极施加-400V的直流电压，对蚀刻阻挡膜进行蚀刻的情况下的状态的示意图。
图12是表示对上部电极施加-800V的直流电压，对蚀刻阻挡膜进行蚀刻的情况下的状态的示意图。
图13是表示可适用于本发明的实施中的其它类型的等离子体蚀刻装置例的简要图。
图14是表示可适用于本发明的实施中的另一其它类型的等离子体蚀刻装置例的截面图。
图15是表示可适用于本发明的实施中的另一其它类型的等离子体蚀刻装置例的简要图。
图16是表示可适用于本发明的实施中的另一其它类型的等离子体蚀刻装置例的截面图。
符号说明：
10—腔体(处理容器)
16—基座(下部电极)
34—上部电极
44—供电棒
46、88—匹配器
48—第一高频电源
50—可变直流电源
51—控制器
52—ON/OFF开关
66—处理气体供给源
84—排气装置
90—第二高频电源
91—GND模块
101—Si基板
102—铜配线层
103—蚀刻阻挡膜
104—Low-k膜
105—金属硬掩模层
W—半导体晶片(被处理基板)
具体实施方式
下面，参照附图详细说明本发明的实施方式。
图1是表示本发明的实施中所使用的等离子体蚀刻装置一例的简要截面图。
该等离子体蚀刻装置，是作为电容耦合型平行平板等离子体蚀刻装置而构成的，具有由例如表面经阳极氧化处理后的铝构成的大体为圆筒状的腔体(处理容器)10。该腔体(处理容器)10安全接地。
在腔体10的底部，经由陶瓷等构成的绝缘板12而配置有圆柱状的基座支承台14，在该基座支承台14上，设置有例如由铝构成的基座16。基座16构成下部电极，在其上载置有作为被处理基板的半导体晶片W。
在基座16的上面，设置有由静电力吸附保持半导体晶片W的静电卡盘18。该静电卡盘18具有由一对的绝缘层或绝缘片夹持由导电膜构成的电极20的结构，在电极20上电连接有直流电源22。于是，由来自直流电源22的直流电压所产生的库仑力等静电力，将半导体晶片W吸附保持于静电卡盘18上。
在静电卡盘18(半导体晶片W)的周围、基座16的上面，配置有用于提高蚀刻均匀性的、例如由硅构成的导电性的聚焦环(修正环)24。在基座16与基座支承台14的侧面，设置有例如由石英所构成的圆筒状的内壁部件26。
在基座支承台14的内部，例如沿圆周设置有致冷剂室28。由设置于外部的、未图示的冷却单元，经由管道30a、30b，向该致冷剂室内，循环供给规定温度的致冷剂、例如冷却水，能够由致冷剂的温度控制半导体晶片W的处理温度。
进而，将来自未图示的传热气体供给机构的传热气体、例如氦气(He)，经由气体供给线32而供给到静电卡盘18的上面与半导体晶片W的背面之间。
在作为下部电极的基座16的上方，设置有与基座16相对、平行的上部电极34。这样，上部及下部电极34、16之间的空间就成为等离子体生成空间。上部电极34形成与作为下部电极的基座16上的半导体晶片W相对、与等离子体生成空间相连接的面，即相对面。
该上部电极34经由绝缘性遮蔽部件42，支承于腔体10的上部，包括构成与基座16的相对面且具有多个吐出孔37的电极板36，以及可装拆自由地支承该电极板36、由导电性材料例如表面经阳极氧化处理后的铝所构成的水冷结构的电极支承体38。电极板36优选是焦耳热少的低电阻导体或半导体，而且，如后面所述，从强化抗蚀剂的观点出发，优选含有硅的物质。从这一观点，优选电极板36由硅或SiC所构成。在电极支承体38的内部，设置有气体扩散室40，从该气体扩散室40向下方延伸有与气体吐出孔37相连通的多个气体流通孔41。
在电极支承体38上形成有向气体扩散室40导入处理气体的气体导入口62，该气体导入口62上连接有气体供给管64，气体供给管64与处理气体供给源66相连接。在气体供给管64上，从上游侧开始依次设置有质量流量控制器(MFC)68以及开关阀70(也可以由FCN取代MFC)。于是，从处理气体供给源66，将包含NF3的处理气体，作为用于蚀刻的处理气体，从气体供给管64供给到气体扩散室40，通过气体流通孔41与气体吐出孔37呈喷雾状地吐出到等离子体生成空间。就是说，上部电极34具有作为供给处理气体用的喷头的功能。
在上部电极34上经由匹配器46及供电棒44而电气连接有第一高频电源48。第一高频电源48输出10MHz以上的高频、例如60MHz的高频电力。匹配器46是使负载阻抗与第一高频电源48的内部(或输出)阻抗相匹配的器件，具有在腔体10内生成等离子体时使第一高频电源48的输出阻抗与负载阻抗在表观上一致的功能。匹配器46的输出端子与供电棒44的上端相连接。
另一方面，在上述上部电极34上，除了第一高频电源48之外，还电气连接有可变直流电源50。可变直流电源50也可以是双极电源。具体地说就是，该可变直流电源50经由上述匹配器46及供电棒44连接于上部电极34上，可以由ON/OFF开关52进行供电的ON/OFF。可变直流电源50的极性、电流、电压及ON/OFF开关52的ON、OFF，由控制器51进行控制。
如图2所示，匹配器46具有从第一高频电源48的供电线49分歧设置的第一可变电容器54、以及设置在供电线49的分支点的下游侧的第二可变电容器56，由此能够发挥上述功能。而且，在匹配器46内，设置有捕获(trap)来自第一高频电源48的高频(例如60MHz)及来自后述第二高频电源的高频(例如2MHz)的滤波器58，使得能够有效地将直流电压电流(以下简称直流电压)供给到上部电极34。就是说，来自可变直流电源50的直流电流经由滤波器58而连接于供电线49。该滤波器58由线圈59与电容器60所构成，由此捕获来自第一高频电源48的高频及来自后述第二高频电源的高频。
设置有圆筒状接地导体10a，使其从腔体10的侧壁向比上部电极34的高度位置还靠向上方的位置延伸，该圆筒状接地导体10a的顶壁部分通过筒状的绝缘部件44a而与上部供电棒44电气绝缘。
在作为下部电极的基座16上，经由匹配器88而电气连接有第二高频电源90。从该第二高频电源90向下部电极基座16供给高频电力，由此将离子引入半导体晶片W一侧。第二高频电源90输出300kHz～13.56MHz范围内的频率、例如2MHz的高频电力。匹配器88使负载阻抗与第二高频电源90的内部(或输出)阻抗相匹配，具有在腔体10内生成等离子体时使第二高频电源90的内部阻抗与负载阻抗在表观上一致的功能。
在上部电极34上，电气连接有低通滤波器(LPF)92，该低通滤波器用于在使来自第一高频电源48的高频(例如60MHz)不通过的情况下，将来自第二高频电源90的高频(例如2MHz)接地。该低通滤波器(LPF)92优选由LR滤波器或LC滤波器构成，但由于即使只是一根导线也能够对于来自第一高频电源48的高频电力(例如60MHz)给予充分大的电抗，所以就这样即可。另一方面，在作为下部电极的基座16上，电气连接有用于使来自第一高频电源48的高频(例如60MHz)接地的高通滤波器(HPF)94。
在腔体10的底部设置有排气口80，在该排气口80上经由排气管82而连接有排气装置84。排气装置84具有涡轮分子泵等真空泵，能够将腔体10内减压至所希望的真空度。而且，在腔体10的侧壁上设置有半导体晶片W的搬入搬出口85，该搬入搬出口85可以由闸式阀86而打开或闭合。而且，沿着腔体10的内壁可自由装拆地设置有用于防止在腔体10上附着蚀刻副产物(堆积沉淀物)的堆积沉淀防护体11。就是说，堆积沉淀防护体11构成腔体壁。而且，在内壁部件26的外周也设置有堆积沉淀防护体11。在腔体10的底部的腔体壁侧的堆积沉淀防护体11与内壁部件26侧的堆积沉淀防护体11之间，设置有排气板83。作为堆积沉淀防护体11与排气板83，优选使用在铝材上覆盖有Y2O3等陶瓷的材料。
在堆积沉淀防护体11的构成腔体内壁的部分与晶片W大体相同高度的部分上，设置有接地、DC连接的导电性部件(GND模块)91，由此能够发挥防止异常放电的效果。
等离子体处理装置的各构成部分与控制部(整体控制装置)95相连接并受其控制。而且，在控制部95上连接有用户接口96，用户接口96包括工序管理者为了管理等离子体处理装置而进行命令的输入操作等的键盘，及能够对等离子体处理装置的工作状况进行可视化显示的显示器等。
再者，控制部95还连接有存储部97，存储部97中存储有用于在控制部95的控制下而实现在等离子体处理装置中实行的各种处理的控制程序，及用于根据处理条件而在等离子体处理装置的各构成部中实行处理的程序、即方案。该方案也可以存储于硬盘或半导体存储器中，也可以是在存储于CDROM、DVD等可移动性的、计算机可读取的存储介质内的状态下，设定于存储部97的规定位置上。
而且，还可以根据需要，根据来自用户接口96的指示等而从存储部97中调出任意的方案，由控制部95实行，由此，在控制部95的控制下实行在等离子体处理装置中的所希望的处理。
接着，对由这样结构的等离子体蚀刻装置所实施的、本发明的一个实施方式涉及的等离子体蚀刻方法加以说明。
这里，作为被处理体的半导体晶片W，如图3所示，在Si基板101上，包括铜配线层102、蚀刻阻挡膜103、作为层间绝缘膜发挥功能的Low-k膜104、以及金属硬掩模层105，使用未图示的光致抗蚀剂膜等蚀刻掩模在Low-k膜104上形成通路(via)106，由灰化除去蚀刻掩模之后，将金属硬掩模层105作为蚀刻掩模而使用，形成沟槽(trench)107。
作为本实施方式的蚀刻对象膜的蚀刻阻挡膜103是由SiCN等SiC系的材料构成，其厚度为20～100nm左右。而且，作为Low-k膜104，可以例示SiCO系膜，SiCO系膜是在现有的SiO2膜的Si-O中导入甲基(-CH3)，混合有Si-CH3键，Black Diamond(Applied Materials公司)、Coral(Novellus公司)、Aurora(ASM公司)等相当于此，致密物质与多孔质(多孔质)物质两者共存。它们由CVD所形成，也能够使用由SOD(Silicon On Dielectric：电介质上硅结构)工艺形成的多孔MSQ(Porous methyl-hydrogen-SilsesQuioxane：多孔甲基-氢-倍半硅氧烷)。Low-k膜104的厚度为250～370nm左右。作为构成金属硬掩模层105的材料可以例示出TiN，其厚度为15～45nm左右。
首先，使闸阀86为打开状态，将具有上述结构的半导体晶片W经由搬入搬出口85搬入腔体10内，载置于基座16上。然后，从处理气体供给源66以规定的流量将用于对蚀刻阻挡膜103进行蚀刻的处理气体供给到气体扩散室40，经由气体流通孔41及气体吐出孔37供给到腔体10内，同时由排气装置84对腔体10进行排气，将其中的压力设置为例如2.7～200Pa的范围内的设定值。并且，使基座温度为20～50℃左右、例如40℃，使晶片温度为20～100℃左右，例如60℃左右。
这里，作为对由SiC系材料构成的蚀刻阻挡膜103进行蚀刻的处理气体，使用含NF3的气体。作为含NF3的处理气体，可以是NF3气体的单一气体，也可以是在NF3气体中添加了氩气(Ar)或氦气(He)等稀有气体的混合气体，能够例示出在NF3气体中添加了CF4气体的混合气体、在这些气体中进而再添加有氩气(Ar)等稀有气体的混合气体，以及在NF3气体中添加有氩气(Ar)及一氧化碳(CO)气体的混合气体等。优选NF3气体的流量为5～50mL/min(换算为标准状态的流量(sccm))。
在这样将蚀刻气体导入腔体10内的状态下，从第一高频电源48以规定的功率向上部电极34施加等离子体生成用高频电力，同时由第二高频电源90以规定的功率向作为下部电极的基座16施加离子引入用高频电力。然后，从可变直流电源50向上部电极34施加规定的直流电压。再者，从静电卡盘18用的直流电源22向静电卡盘18的电极20施加直流电压，将半导体晶片W固定于基座16上。
从形成在上部电极34的电极板36上的气体吐出孔37所喷出的处理气体，在由高频电力产生的、上部电极34与作为下部电极的基座16之间的辉光放电中等离子体化，通过由该等离子体所产生的自由基或离子对半导体晶片W的蚀刻阻挡膜103进行蚀刻。
由于对上部电极34供给高频率区域(例如10MHz以上)的高频电力，所以能够以所希望的状态使等离子体高密度化，即使是在更低压的条件下，也能够形成高密度的等离子体。
但是，在这样仅施加高频电力、使用包含NF3的处理气体，对由SiCN类的SiC系材料所形成的蚀刻阻挡膜进行蚀刻的情况下，虽然相对于Low-k膜可以以高选择比进行蚀刻，但蚀刻是各向同性，会产生如图4所示的底切110。如果产生这样的底切，就会引起配线埋入不良及配线电阻的偏差等问题。
因此，在本实施方式中，在这样形成等离子体时，从可变直流电源50对上部电极34施加规定极性与大小的直流电压。通过控制该施加电压而能够形状性良好地对蚀刻阻挡膜103进行蚀刻。
对此进行具体的说明。
由现有的蚀刻工序，特别是在对上部电极34施加的高频电力小的蚀刻工序中，在上部电极34上附着有聚合物。于是，如果在进行蚀刻处理时对上部电极34施加适当的直流电压，则如图5所示，上部电极自身的偏置电压Vdc会加深，即能够增大上部电极34表面的Vdc的绝对值。因此，附着于上部电极34上的聚合物会被所施加的直流电压溅射(spatter)，供给到半导体晶片W上，也会附着于作为蚀刻对象膜的蚀刻阻挡膜103的侧壁。由此，蚀刻阻挡膜103的侧壁被保护，使其难以被蚀刻。
而且，在对蚀刻阻挡膜103进行蚀刻时，如果这样对上部电极34施加直流电压，则形成等离子体时在上部电极34附近所生成的电子会向处理空间的铅直方向加速，通过对此时的直流电压等进行适当的控制，能够使电子到达通路(via)的内部，能够抑制遮掩(shading)的效果，得到无弯曲的良好加工形状。
进而，如上述图5所示，Vdc加深，意味着等离子体鞘层厚度增大，如果等离子体鞘层厚度增大，则等离子体缩小相应的程度。例如，在不对上部电极34施加直流电压的情况下，上部电极侧的Vdc为例如300V，如图6(a)所示，等离子体是具有薄的鞘层厚度do的状态。但是，如果对上部电极34施加-900V的直流电压，则上部电极侧的Vdc为例如-900V，由于等离子体鞘层厚度与Vdc的绝对值的3/4成比例，所以如图6(b)所示，形成更厚的等离子体鞘层d1，等离子体缩小相应的部分。这样，通过改变等离子体，能够使偏压功率变化，可以进一步提高蚀刻的各向异性。
以上3个方面的复合作用，可以认为能够使由SiC系材料构成的蚀刻阻挡膜103的蚀刻形状成为如图7所示的无底切的良好形状。此时，由于由聚合物的作用能够使蚀刻阻挡膜103的蚀刻速度下降，所以使得对于Low-k膜104的蚀刻选择比有少许下降，但由于作为蚀刻气体来说，是使用本质上相对Low-k膜的选择性高的NF3气体，所以能够确保2左右的充分的选择比。为了有效地发挥这样的作用，优选施加于上部电极34的直流电压的绝对值为400V以上。
在实行本实施方式的等离子体蚀刻方法时，对于最初测试用的半导体晶片，由图1的等离子体蚀刻装置按照规定的条件对蚀刻阻挡膜实施蚀刻之后，将半导体晶片从等离子体蚀刻装置中取出，利用检查装置进行检查，预先，求出对蚀刻阻挡膜实施蚀刻时，能够在确保蚀刻选择性的基础上得到无底切的所希望形状的直流电压值，此时如果能够在将所把握的直流电压值施加于上部电极上的同时进行蚀刻，则能够迅速地在适当的条件下进行蚀刻处理。作为这样的测试用晶片，能够使用批量中的最初1枚或2枚以上的晶片。
接着，对实际中确认本发明方法的效果的结果加以说明。这里，如图8所示，在形成于Si基板201上的铜配线层202上，形成厚度为35～50nm的、由SiCN构成的蚀刻阻挡膜203，在其上形成厚度为250～370nm的、由SiCO系材料构成的Low-k膜204，进而在其上形成厚度为30nm的、形成有沟槽蚀刻用图案的、TiN构成的硬掩模层205，防止反射膜(BARC)206与光致抗蚀剂膜(PR)207，将光致抗蚀剂膜(PR)207作为蚀刻掩模蚀刻防止反射膜(BARC)206与Low-k膜204，蚀刻到Low-k膜204的中部，制作形成有局部通道(partial via)208的模型，由灰化除去光致抗蚀剂膜(PR)207及防止反射膜(BARC)206之后，由图1所示的装置，以金属硬掩模层205作为蚀刻掩模而进行蚀刻，形成图9所示的沟槽209。并且，在进行该蚀刻时局部通道208被进一步蚀刻，成为到达蚀刻阻挡膜203的通道210。此时的蚀刻条件如下。
压力：13.3Pa(100mTorr)
RF功率(上部60MHz/下部2MHz)：30/250W
直流电压：-400V
处理气体
CF4气体：112mL/min(sccm)
Ar气体：150mL/min(sccm)
氧气(O2)：6mL/min(sccm)
C4F8气体：13mL/min(sccm)
时间：110sec
温度基座：40℃，晶片：60℃
之后，加上以下的条件，对上部电极分别施加如下3个条件的直流电压，A：0V，B：-400V，C：-800V，对蚀刻阻挡膜203进行蚀刻。
压力：6.0Pa(45mTorr)
RF功率(上部60MHz/下部2MHz)：400/1000W
直流电压：0V
处理气体
NF3气体：12mL/min(sccm)
Ar气体：200mL/min(sccm)
He气体：240mL/min(sccm)
时间：15sec
温度
基座：40℃，晶片：60℃
结果是，在条件A的不施加直流电压的情况下，对设计蚀刻宽度为65nm来说，实际的蚀刻宽度成为82nm，如图10所示，产生了底切。
与此相比，在施加有直流电压的条件B、C的情况下，如图11及图12所示，不产生底切。在条件B的情况下蚀刻宽度为63nm，在条件C的情况下蚀刻宽度为52nm。就是说，直流电压的绝对值越高，防止底切的效果就越好。
而且，关于蚀刻速度，在条件A的情况下，Low-k膜为40nm/min，SiCN蚀刻阻挡膜为160nm/min；在条件B的情况下，Low-k膜为20nm/min，SiCN蚀刻阻挡膜为68nm/min；在条件C的情况下，Low-k膜为20nm/min，SiCN蚀刻阻挡膜为48nm/min。蚀刻速度有随着直流电压的绝对值的上升而变慢的倾向。而且，如果根据这些蚀刻速度而计算蚀刻阻挡膜对于Low-k膜的选择比，则在条件A下为4.0，在条件B下为3.4，在条件C下为2.4，随直流电压的绝对值的上升，选择比下降，但由于使用NF3气体，能够确保2以上的选择比。
由以上可以确认，在由包含NF3的气体对SiC系的蚀刻阻挡膜进行等离子体蚀刻时，通过对上部电极34施加直流电压，能够维持较高的选择比，同时，能够在不生成底切的情况下进行蚀刻。
此外，本发明并不限于上述实施方式，能够进行各种变更。例如，在上述实施方式中，作为形成蚀刻阻挡膜的材料，例示的是使用SiCN，但也可以是SiC。而且，相对于在Low-k膜上预先形成通道，虽然例示的是在形成沟槽后，对SiC系的蚀刻阻挡膜进行蚀刻的情况，但并非一定是限于这种应用形式。
另外，本发明所适用的装置也不限定于图1的装置，能够使用以下所示的各种装置。例如，如图13所示，也能够适用下部双频率施加型的等离子体蚀刻装置，该装置从第一高频电源48′向作为下部电极的基座16施加等离子体生成用的、例如60MHz的高频电力，同时从第二高频电源90′施加离子引入用的、例如2MHz的高频电力。如图所示，通过在上部电极234上连接可变直流电源166，并向其施加规定的直流电压，能够取得与上述实施方式同样的效果。
而且，在这种情况下，也可以如图14所示，将直流电源168连接于作为下部电极的基座16上，对基座16施加直流电压。
进而，还可以使用以下类型的等离子体蚀刻装置，如图15所示，将上部电极234′经由腔体10而接地，作为下部电极的基座16与高频电源170相连接，从该高频电源170施加等离子体形成用的例如13.56MHz的高频电力的等离子体蚀刻装置，在这种情况下，如图所示，通过在作为下部电极的基座16上连接可变直流电源172，并施加规定的直流电压，能够取得与上述实施方式同样的效果。
进而，如图16所示，与图15一样，将上部电极234′经由腔体10而接地，作为下部电极的基座16与高频电源170相连接，从该高频电源170施加等离子体形成用的高频电力的类型的蚀刻装置，在该蚀刻装置中，也可以将可变直流电源174施加于上部电极234′上。

Claims (16)

1.一种等离子体蚀刻方法，其特征在于：
是对于在基板上依次形成有配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜及蚀刻掩模的结构体，在等离子体蚀刻所述低介电常数(Low-k)膜之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法，包括：
将等离子体蚀刻所述低介电常数(Low-k)膜之后的所述结构体设置在上下相对设置有第一电极及第二电极的处理容器内的工序；
向所述处理容器内导入包含NF3的处理气体的工序；以及
向所述第一电极及第二电极中的任一个施加高频电力、生成等离子体，并且向所述任意的电极施加直流电压，由此对所述蚀刻阻挡膜进行等离子体蚀刻的工序。
2.根据权利要求1所述的等离子体蚀刻方法，其特征在于：
所述直流电压的绝对值为400V以上。
3.根据权利要求1所述的等离子体蚀刻方法，其特征在于：
所述低介电常数(Low-k)膜是SiOC系膜。
4.根据权利要求2所述的等离子体蚀刻方法，其特征在于：
所述低介电常数(Low-k)膜是SiOC系膜。
5.根据权利要求1所述的等离子体蚀刻方法，其特征在于：
对于测试用的被处理体，预先求得能够得到所希望的蚀刻形状的直流电压值，将此时的直流电压值施加于所述任意的电极上，实施施加所述规定直流电压的工序。
6.根据权利要求2所述的等离子体蚀刻方法，其特征在于：
对于测试用的被处理体，预先求得能够得到所希望的蚀刻形状的直流电压值，将此时的直流电压值施加于所述任意的电极上，实施施加所述规定直流电压的工序。
7.根据权利要求1所述的等离子体蚀刻方法，其特征在于：
所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
8.根据权利要求2所述的等离子体蚀刻方法，其特征在于：
所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
9.根据权利要求5所述的等离子体蚀刻方法，其特征在于：
所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
10.根据权利要求6所述的等离子体蚀刻方法，其特征在于：
所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
11.根据权利要求7所述的等离子体蚀刻方法，其特征在于：
向所述第二电极施加离子引入用的高频电力。
12.根据权利要求8所述的等离子体蚀刻方法，其特征在于：
向所述第二电极施加离子引入用的高频电力。
13.根据权利要求9所述的等离子体蚀刻方法，其特征在于：
向所述第二电极施加离子引入用的高频电力。
14.根据权利要求10所述的等离子体蚀刻方法，其特征在于：
向所述第二电极施加离子引入用的高频电力。
15.根据权利要求1所述的等离子体蚀刻方法，其特征在于：
通过所述直流电压的施加，提高蚀刻各向异性，防止底切。
16.根据权利要求1所述的等离子体蚀刻方法，其特征在于：
所述包含NF3的处理气体，在由所述直流电压的施加引起蚀刻速度下降时，确保蚀刻选择性。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106716662A (zh) * 2014-10-15 2017-05-24 东京毅力科创株式会社 对多层膜进行蚀刻的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4684924B2 (ja) * 2006-03-16 2011-05-18 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP2017163070A (ja) * 2016-03-11 2017-09-14 パナソニックＩｐマネジメント株式会社 素子チップおよびその製造方法
CN108287982B (zh) * 2018-01-16 2021-04-13 温州大学 一种多孔硅碳氧陶瓷的建模方法
KR102024568B1 (ko) * 2018-02-13 2019-09-24 한국기초과학지원연구원 환형 면방전 플라즈마 장치를 이용한 점상 식각 모듈 및 점상 식각 모듈의 식각 프로파일을 제어하는 방법
JP7068140B2 (ja) * 2018-11-05 2022-05-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02109328A (ja) * 1988-10-18 1990-04-23 Nec Corp ドライエッチング方法およびそ装置
JP4831853B2 (ja) * 1999-05-11 2011-12-07 東京エレクトロン株式会社 容量結合型平行平板プラズマエッチング装置およびそれを用いたプラズマエッチング方法
JP2003023072A (ja) * 2001-07-06 2003-01-24 Hitachi Ltd 半導体装置の製造方法および半導体装置の製造装置
JP4681217B2 (ja) * 2003-08-28 2011-05-11 株式会社アルバック 層間絶縁膜のドライエッチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106716662A (zh) * 2014-10-15 2017-05-24 东京毅力科创株式会社 对多层膜进行蚀刻的方法
CN106716662B (zh) * 2014-10-15 2020-05-15 东京毅力科创株式会社 对多层膜进行蚀刻的方法

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