CN100470832C - 半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 239000000758 substrate Substances 0.000 claims description 36
- 239000012535 impurity Substances 0.000 claims description 18
- 210000000746 body region Anatomy 0.000 claims description 17
- 230000020169 heat generation Effects 0.000 abstract description 2
- 238000007514 turning Methods 0.000 description 50
- 230000005669 field effect Effects 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 230000008859 change Effects 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 206010063045 Effusion Diseases 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 206010037660 Pyrexia Diseases 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000027950 fever generation Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
通过降低关断后进入接触开口的拐角中的电流集中，并抑制局部热产生而不增大接通电压，提出了一种即使在大电流下也能够稳定工作的半导体器件。在通过P场区111和栅极电极106分隔，具有N+发射极区104和P+发射极区100，并通过对栅极电极106施加的电压控制发射极与集电极之间的导通的绝缘栅极晶体管中，在四个拐角由曲线形成接触发射极(N+发射极区104和P+发射极区100)和发射极电极的接触开口108的形状。因此，消除了直角顶点，防止了关断后从所述场区进入所述发射极电极的空穴电流在一点的集中。
Description
技术领域
本发明涉及适于开关大电流的高耐压半导体器件。更具体地说，涉及旨在防止关断时过热的半导体器件。
背景技术
作为常规半导体器件，公知在专利参考文献1和2中公开的绝缘栅极半导体器件。在这些绝缘栅极半导体器件中，通过对绝缘栅极施加栅极电压，在半导体衬底中的沟道区中产生场效应，电流在发射极与集电极之间流动。因此，为了在发射极区与发射极电极之间交换载流子，设置接触开口。这种绝缘栅极半导体器件的典型实例具有如图18至图20所示的结构。图18和图20是纵剖视图，图19是这些图中平面A-A的平面剖视图。图18是图19和图20中的位置B-B的剖视图。图20是图18和图19中的位置C-C的剖视图。
在图18至图20所示的绝缘栅极半导体器件中，在半导体衬底的平面A-A侧的主平面上，设置了N+发射极区904和P+发射极区900。设置P主体区903与该N+发射极区904和P+发射极区900的下部接触。进一步在P主体区903下设置N漂移区902，并进一步在N漂移区902下设置P+集电极区901。至此是在半导体衬底内部(在本说明书中，起始晶片的整个半导体单晶以及通过在其表面上外延生长形成的层称为半导体衬底)。在该半导体衬底中，从平面A-A侧还形成用于分隔分立器件的P场区911。P场区911的底部延伸到N漂移区902中。
从平面A-A侧中挖出部分半导体衬底，并在该腔中设置栅极电极906。通过栅极绝缘膜905，栅极电极906与半导体衬底内的区域绝缘。在半导体衬底上设置发射极电极909和栅极布线916。发射极电极909是在接触开口908的范围内导通至N+发射极区904和P+发射极区900的电极。栅极布线916在未示出的其它位置与栅极电极906导通。通过层间绝缘膜907，栅极电极906及栅极布线916与其它部分绝缘。在半导体衬底下设置集电极电极910。
在该结构中，当在发射极电极909与集电极电极910之间施加电源电压时，通过接通/关断栅极电极906上的栅极电压，可开关发射极电极909与集电极电极910之间的电流。这里，在图19中以矩形形成接触开口908，该接触开口908是发射极区(N+发射极区904和P+发射极区900)与发射极电极909之间的接触区。这旨在增大接触开口908的面积，并增高闭锁电阻而避免与栅极电极906和栅极布线916短路。
专利参考文献1，日本专利公开号H6-101565
专利参考文献2，日本公开专利号H10-229191
然而，该常规半导体器件具有在关断后局部发热的问题。其起因在于接触开口908的形状。也就是说，在关断后，如图21中的箭头I所示，来自P场区911的空穴电流流入发射极电极909。如图22所示，该空穴电流密度在矩形接触开口908的四个拐角很高。器件之间的区域中没有接触开口908，在P场区911中的空穴被导向最近的接触开口908。结果，当中断大电流时，具体地说，由于过热的产生，可破坏器件。在器件阵列的终端的拐角该现象很突出。
作为降低电流集中的方法，可简单地考虑增大接触开口908的面积。但就与栅极电极906等的隔离而言，该方法受到限制。如果过度增大接触开口908的面积，在接通态空穴可能过多地穿过发射极电极909。结果，接通电压变高。因此很难增大接触开口908的面积。
本发明旨在解决常规半导体器件的这些问题。因此本发明的一个目的在于，通过降低关断后在接触开口的拐角的电流集中，并抑制局部热产生而不增大接通电压，提出能够在大电流下稳定工作的半导体器件。
发明内容
旨在解决上述问题的本发明的半导体器件包括在面对其主平面的半导体衬底中设置的有源器件，以及在与所述有源器件导通的所述半导体衬底的外部设置的接触电极。这里特征(1)为利用曲线或利用钝角形成所述有源器件和所述接触电极的导通部分的边缘拐角。
在该半导体器件中，当关断所述有源器件时，在所述有源器件中的剩余载流子逸出至所述接触电极。该电流逸出路径受限于所述有源器件和所述接触电极的所述导通部分。这里，由于利用曲线或利用钝角形成所述导通部分的边缘拐角，进入所述拐角的所述导通部分的电流有些分散。因此，在边缘的顶角电流密度没有过高。因此，由热产生引起的破坏很小。另一方面，接通电压不是特别高。这是因为没有增大所述导通部分的面积。因此，在接通态载流子没有过多地进入所述接触电极。
本发明的半导体器件可具有代替上述特征(1)的特征(2)，即以端部宽于中心部分的宽度形成所述有源器件和接触电极的导通部分的形状。结果，降低了在导通部分的所述端部中的电流集中。这是因为所述端部的面积稍微变大。另一方面，整个导通部分的面积没有显著变大。这是因为在中心区域中宽度不很大。因此，实现了对关断后的局部热产生的防止以及在接通态中的低接通电压。
此外，本发明的半导体器件可具有代替上述特征(1)或(2)的特征(3)，即在所述有源器件和所述接触电极的导通部分的端部的杂质浓度低于其中心部分。结果，降低了在导通部分的所述端部中的电流集中。这是因为具有较低杂质浓度的所述端部具有较高的电阻，因此电流更可能流入具有较低电阻的所述中心部分。另一方面，没有增大整个导通部分的面积。相反地，由于所述端部具有较高电阻，所述整个导通部分具有稍微增大的电阻。因此，防止了关断后局部热产生，而在接通态中的接通电压很低。
一般地说，在这种半导体器件中，在半导体衬底中分立地设置多个有源器件，并且各有源器件具有与接触电极接触的导通部分。在该配置中，需要在所有有源器件的接触部分中实现特征(1)至(3)中的一个。在一些所述有源器件的接触部分中实现一个特征就足够了。在这种情况下，在位于端部的所述有源器件的所述导通部分中实现特征(1)至(3)中的一个尤其有利。这是因为来自所述半导体衬底的周边区域的电流也集中于位于端部的有源器件的所述导通部分中。因此，与位于中心区域的有源器件相比，关断后就电流集中而言该情况更严重。在与其它有源器件的相反侧的拐角或端部中该现象尤其显著。这是因为对于该拐角部分，距周边区域的距离非常近。
当用于绝缘栅极场效应晶体管时，本发明尤其重要，该绝缘栅极场效应晶体管包括与有源器件绝缘的绝缘栅极，以及有源器件之间的场半导体区，用于通过对绝缘栅极施加的电压开关有源器件。在该半导体器件中，一般地说，场半导体区不与接触电极直接接触。在场半导体区正上方的位置通常是用于对绝缘栅极布线的区域，要求与此处绝缘。因此，关断后，在场半导体区中的剩余载流子不能直接逸出至接触电极。因此，通过最近的有源器件，所述载流子通过其导通部分逸出至接触电极。因此，在导通部分的边缘空间中，具体地说，在拐角部分中，电流密度可能很高。通过在该区域应用特征(1)至(3)中的一个，可降低通过电流集中引起的破坏。一般地说，在特征(3)的情况下，场半导体区的杂质浓度很低，在导通部分的端部，场半导体区和接触电极应相互直接接触。
附图说明
图1是剖视图(图2中的B-B)，示出了在第一实施例中绝缘栅极场效应半导体器件的结构；
图2是剖视图(图1中的A-A)，示出了在第一实施例中绝缘栅极场效应半导体器件的结构；
图3是剖视图(图1中的D-D)，示出了在第一实施例中绝缘栅极场效应半导体器件的结构；
图4是剖视图(图1中的C-C)，示出了在第一实施例中绝缘栅极场效应半导体器件的结构；
图5是图解图，示出了在关断第一实施例中绝缘栅极场效应半导体器件后空穴电流的分布；
图6是示出了在第一实施例中接触开口的平面形状的变化的图；
图7是示出了在第一实施例中仅在器件阵列的终端的边缘中实施的测量的变化的图；
图8是剖视图(部分1，剖面B-B)，示出了在第一实施例中绝缘栅极场效应半导体器件的制造工艺；
图9是剖视图(部分2，剖面B-B)，示出了在第一实施例中绝缘栅极场效应半导体器件的制造工艺；
图10是剖视图(部分3，剖面C-C)，示出了在第一实施例中绝缘栅极场效应半导体器件的制造工艺；
图11是剖视图(部分4，剖面C-C)，示出了在第一实施例中绝缘栅极场效应半导体器件的制造工艺；
图12是剖视图(部分5，剖面B-B)，示出了在第一实施例中绝缘栅极场效应半导体器件的制造工艺；
图13是剖视图(图14中的C-C)，示出了在第二实施例中绝缘栅极场效应半导体器件的结构；
图14是剖视图(图13中的A-A)，示出了在第二实施例中绝缘栅极场效应半导体器件的结构；
图15是示出了在第二实施例中接触开口的平面形状的变化的图；
图16是剖视图(图17中的A-A)，示出了在第三实施例中绝缘栅极场效应半导体器件的结构；
图17是剖视图(图16中的C-C)，示出了在第三实施例中绝缘栅极场效应半导体器件的结构；
图18是剖面B-B视图，示出了在现有技术中绝缘栅极场效应半导体器件的结构；
图19是剖面A-A视图，示出了在现有技术中绝缘栅极场效应半导体器件的结构；
图20是剖面C-C视图，示出了在现有技术中绝缘栅极场效应半导体器件的结构；
图21是图解图(部分1，剖面B-B)，示出了在关断现有技术中的绝缘栅极场效应半导体器件后空穴电流的分布；
图22是图解图(部分2，剖面A-A)，示出了在关断现有技术中的绝缘栅极场效应半导体器件后空穴电流的分布；以及
图23是图解图(部分3，在端部的剖面B-B)，示出了在关断现有技术中的绝缘栅极场效应半导体器件后空穴电流的分布。
具体实施方式
下面参考附图具体说明本发明的示例性实施例。在下面的实施例中，本发明应用于开关大电流的绝缘栅极场效应半导体器件。
第一实施例
通过参考图1至图4说明根据第一实施例的绝缘栅极场效应半导体器件的结构。图1、图3和图4是纵剖视图，图2是这些图中平面A-A的平面剖视图。图1是图2至图4中的位置B-B的剖视图。图3是图1和图2中的位置D-D的剖视图。图4是图1和图3中的位置C-C的剖视图。
在图1至图4所示的绝缘栅极半导体器件中，在半导体衬底的平面A-A侧的主平面上，设置高杂质浓度的N+发射极区104和高杂质浓度的P+发射极区100。设置P主体区103与该N+发射极区104和P+发射极区100的下部接触。进一步在P主体区103下设置N漂移区102，并进一步在N漂移区102下设置P+集电极区101。至此是在半导体衬底内部。在该半导体衬底中，从平面A-A侧还形成用于分隔分立器件的P场区111。P场区111的底部延伸到N漂移区102中。P场区111的杂质浓度低于P+发射极区100的杂质浓度。
从平面A-A侧中挖出部分半导体衬底，并在该腔中形成沟槽结构的栅极电极106。通过栅极绝缘膜105，栅极电极106与半导体衬底内的区域绝缘。在图2中的横向方向，栅极电极106的平面内的形状很长，平行且等间距地形成多个栅极电极106。栅极电极106的底部比P主体区103的底部深，但比P场区111的底部浅。也就是说，半导体器件的结构示意性地如下所述。通过栅极电极106的沟槽结构，半导体衬底的平面A-A侧被分隔成例如脊形，通过P场区111各脊形被分隔成多个单元。各单元包括具有发射极(N+发射极区104和P+发射极区100)以及体(P主体区103)的绝缘栅极晶体管。总之，该半导体器件具有多个分立设置的绝缘栅极晶体管。
在半导体衬底的平面A-A侧的主平面上设置发射极电极109和栅极布线116。在各单元中发射极电极109与发射极(N+发射极区104和P+发射极区100)接触。接触部分是接触开口108。由图2很显然，在接触开口108中，N+发射极区104和P+发射极区100都与发射极电极109接触。更具体地说，在接触开口108中，P+发射极区100占用图2的横向方向上两个端部的部分。另一方面，在横向方向的中心部分为N+发射极区104。在接触开口108与接触开口108之间，即在栅极布线116下的位置(见图1)中，部分地，P场区111延伸到半导体衬底的平面A-A。
栅极布线116在未示出的其它位置与栅极电极106连接。结果，可对栅极电极106施加电压。通过层间绝缘膜107，栅极电极106及栅极布线116与其它部分绝缘。在半导体衬底的P+集电极区101侧的表面上设置集电极电极110。在发射极电极109与集电极电极110之间施加电源电压。在该结构中，无论是否对栅极电极106施加栅极电压，可通过接通/关断控制在发射极电极109与集电极电极110之间的电流。
在该实施例的绝缘栅极晶体管中，如图2所示，特征在于接触开口108的平面形状。也就是说，虽然在现有技术中其为矩形(见图19)，但在本实施例中，在四个拐角以曲线形成边缘。结果，消除了直角顶点。
本实施例的绝缘栅极晶体管如下工作。也就是说，本实施例的绝缘栅极晶体管用于在发射极电极109与集电极电极110之间施加的电源电压的状态。然而，在该状态下，在发射极电极109与集电极电极110之间没有电流流过。这是因为在P主体区103与N漂移区102之间的PN结反向偏置。也就是说，这是关断状态。当对栅极电极106施加栅极电压时，在面对P主体区103中的栅极电极106的面上通过场效应形成N沟道。结果，从N发射极区104到在P主体区103中形成的N沟道，以及到N漂移区102连接电子导通路径，电流在发射极电极109和集电极电极110之间流动。这是接通态。当切断栅极电压，其又回到关断态。
在接通态，空穴从N漂移区102等流入P场区111。结果，P场区111的空穴浓度相当高。当关断时，驱使在P场区111中累积的空穴逸出到发射极电极109。然而，P场区111没有与发射极电极109直接接触。因此，通过P+发射极区100，来自P场区111的空穴电流经过接触开口108逸出到发射极电极109。
在本实施例的栅极绝缘晶体管中，接触开口108的平面形状带来以下优点。也就是说，在接触开口108的拐角空穴电流的集中几乎没有损害。其原因在于该拐角用曲线形成。换句话说，由于在拐角没有直角顶点，来自P场区111的空穴电流在拐角的整个曲线部分分散，如图5所示。因此，即使在最高电流密度的部位，电流密度也低于常规绝缘栅极晶体管的拐角顶点处的电流密度(见图22)。因此，在关断后不会引起过量的热产生。
另外，接触开口108的面积不大于在图19中的矩形接触开口908。其要小得多。因此，在接通态，空穴没有过量地逸出到发射极电极109。因此，在接通态器件中的载流子浓度保持较高。结果，接通电压很低。
此外，在本实施例的栅极绝缘晶体管中，也可在四个拐角通过钝角和直线形成接触开口108的形状，如图6所示。在该形状中，与在图19中的矩形接触开口908相比，降低了在拐角顶点的电流的集中。并且，可通过仅仅倒角矩形的四个拐角形成接触开口108的形状。不需要在接触开口108的所有四个拐角采用该方法。例如，如图7所示，如果仅在器件阵列的终端的拐角采用该方法，预期可得到一定的效果。这是因为，如图23的现有技术中所说明的，电流的集中很可能在器件阵列的终端的拐角发生。
参考图8至图12说明本实施例的栅极绝缘晶体管的制造方法。在本实施例的栅极绝缘晶体管的制造中，P+硅晶片是起始衬底。该晶片的P+硅成为P+集电极区101。通过外延生长在其表面上形成N型硅层。该N型硅层成为N漂移区102。在本发明中，硅晶片的整个单晶硅以及通过外延生长在其上形成的层称为半导体衬底。可选地，N型硅晶片可用作起始衬底。在这种情况下，晶片的N型硅为N漂移区102。可通过从背面表面引入P杂质，或者通过在背面表面上沉积P型硅层，形成P+集电极区101。
随后，在N型硅层的表面上形成厚度为500nm的热氧化物膜。通过光刻和蚀刻构图该热氧化物膜。结果，仅在用于形成P场区111的部分中去除热氧化物层。通过离子注入，在60keV的加速电压下注入硼。该离子注入是形成P场区111的工艺。为将该范围(N漂移区102)中的N硅层转变为P型，剂量应足够大。通过随后的热扩散，形成P场区111。P场区111的底部深度约为7μm。仅在器件区而不在周边区，通过利用氢氟酸的湿法蚀刻去除氧化物膜。通过加热和再次氧化，在表面上形成厚度为50nm的氧化物膜107b(见图8)。在该阶段，再次通过离子注入，在60keV的加速电压下注入硼。该离子注入是用于形成P主体区103的工艺。为将在该范围(N漂移区102)中的N型硅层转变为P型，剂量应足够大。通过随后的热扩散，形成P主体区103。P主体区103的底部深度约为5μm。在该阶段的剖面B-B视图为图8。
通过CVD工艺在氧化物膜107b上进一步沉积氧化物膜107c(见图9和图10)。其厚度为400nm。通过蚀刻构图氧化物膜107b和107c。将要形成的图形是在用于形成栅极电极106的区域中具有开口的图形。在该状态中，通过干法蚀刻硅，形成沟槽开口117。在该阶段图9是剖面B-B视图，以及图10是剖面C-C视图。
仅在器件区而不在周边区，通过利用氢氟酸的湿法蚀刻去除氧化物膜107b和107c。之后，通过加热和氧化半导体的表面，形成栅极绝缘膜105(厚度为100nm)。通过CVD工艺形成多晶硅后，扩散磷以将多晶转变为N+型。在形成的N+多晶硅中，填充沟槽开口117的部分是栅极电极106。蚀刻在半导体衬底的表面上的N+多晶硅。也就是说，留下连接栅极电极106和栅极布线116所需要的部分，去除在表面上的N+多晶硅。图11是在该阶段的剖面C-C视图。
并且，顺序形成P+发射极区100和N+发射极区104。分别通过离子注入和扩散形成该P+发射极区100和N+发射极区104。当然，合适的构图掩膜用于离子注入。去除所有构图掩膜后，通过CVD工艺形成层间绝缘膜107(厚度为700nm)。在层间绝缘膜107上形成构图掩膜，通过干法蚀刻处理该层间绝缘膜107，打开接触开口108。图12是在该阶段的剖面B-B视图。也就是说，通过在处理层间绝缘膜107中采用的构图掩膜确定接触开口108的平面形状。然后，通过溅射方法，在半导体衬底上形成铝或其它金属膜。通过膜的图形蚀刻，形成发射极电极109、栅极布线116以及其它布线。在背面，通过溅射方法形成集电极电极110。从而，制造出图1至图4所示的半导体器件。
第二实施例
参考图13和图14说明根据第二实施例的绝缘栅极场效应半导体器件的结构。图13是纵剖视图，在其平面A-A的平面剖视图为图14。图13是在图14中位置C-C的剖视图。除了参考标号1＊＊改变为2＊＊外，图13和图14中的位置B-B的剖视图与关于第一实施例的图1相同。除了参考标号类似地改变外，图14中的位置D-D的剖视图与关于第一实施例的图3相同。在本实施例的以下说明中，当参考图1和图3时，认为以该方式改变了参考标号。
在本实施例的绝缘栅极场效应半导体器件中，与第一实施例的绝缘栅极场效应半导体器件的不同之处仅在于接触开口208的平面形状。所有其它部分与在第一实施例中的绝缘栅极场效应半导体器件相同。相同特点引用对第一实施例的说明，仅说明不同特点。
在本实施例的绝缘栅极场效应半导体器件中的接触开口208基本上是矩形，如图14所示，其中两个端部(位置C-C)的宽度(图14中的垂直方向)比中心部分(位置D-D)宽。与第一实施例相同，也通过限定该图形，具有关断后由空穴电流的集中引起的损害较小的优点。这是因为关断后从P场区211到发射极电极209的空穴电流在接触开口208的两个端部中流动。由于在本实施例中扩展了该面积，局部电流密度的峰值低于现有技术。
接触开口208的面积仅稍微大于现有技术的矩形接触开口908(图19)。这是因为仅在两个端部扩展了宽度。因此，在接通态，空穴没有过多地逸出至发射极电极209。因此，接通电压很低。
在本实施例的绝缘栅极晶体管中，在四个拐角可由曲线形成接触开口208的形状，如图15所示。在该变更中，同时实现了本实施例的特征以及第一实施例的特征。因此，更有利地降低了电流的集中。当然，与第一实施例相同，可通过钝角和直线形成四个拐角，或者可通过仅仅倒角形成四个拐角。即使仅在器件阵列的终端采用该方法，预期也可得到一定的效果。
除了当通过干法蚀刻处理层间绝缘膜207时掩膜图形(其确定接触开口208的形状)不同外，本实施例的绝缘栅极晶体管的制造方法与第一实施例的绝缘栅极晶体管的制造方法类似。所有其它特点都相同。
第三实施例
参考图16和图17说明根据第三实施例的绝缘栅极场效应半导体器件的结构。图16是平面剖视图，在其位置C-C的纵剖视图为图17。图16是在图17中平面A-A的剖视图。除了参考标号1＊＊改变为3＊＊外，图16和图17中的位置B-B的剖视图与关于第一实施例的图1相同。除了参考标号类似地改变外，图16中的位置D-D的剖视图与关于第一实施例的图3相同。在本实施例的以下说明中，当参考图1和图3时，认为以该方式改变了参考标号。
在本实施例的绝缘栅极场效应半导体器件中，与第一实施例的绝缘栅极场效应半导体器件的不同之处仅在于接触开口308的四个拐角的半导体区中的杂质浓度。接触开口308的形状本身是与现有技术相同的矩形。其它部分与在第一实施例中的绝缘栅极场效应半导体器件相同。相同的特点引用对第一实施例的说明，仅说明不同特点。
在本实施例的绝缘栅极场效应半导体器件中，P+发射极区300的平面形状不同于第一和第二实施例。更具体地说，在该实施例中，并非在接触开口308的四个拐角形成P+发射极区300。在这些部分中，具有低于P+发射极区300中的杂质浓度的P场区311与发射极电极309接触。从而，与第一和第二实施例相同，具有关断后由空穴电流的集中引起的损害较小的优点。这是因为与P+发射极区300相比，P场区311的杂质浓度较低，因此电阻较大。因此，关断后从P场区311至发射极电极309的部分空穴电流倾向于一次性地离开P场区311至较低电阻的P+发射极区300，并从此处逸出进入发射极电极309，而不是直接从高电阻的P场区311逸出进入发射极电极309。因此，在接触开口308的四个拐角的顶点的局部电流密度的峰值低于现有技术。
与现有技术的矩形接触开口908(图19)相比，接触开口308的面积并未改变。相反地，由于部分被高电阻的P场区311占用，总电阻稍微增大。因此，在接通态，空穴没有过多地逸出至发射极电极309。因此，接通电压很低。
在本实施例的绝缘栅极晶体管中，接触开口308的形状可由如第一实施例所示的四个拐角的曲线形成。在该变更中，同时实现了本实施例的特征以及第一实施例的特征。因此，更有利地降低了电流的集中。当然，与第一实施例相同，可通过钝角和直线形成四个拐角，或者可通过仅仅倒角形成四个拐角。或者在两个端部中扩展接触开口308的形状的宽度，如第二实施例所示。在该变更中，同时实现了本实施例的特征以及第二实施例的特征。因此，更有利地降低了电流的集中。当然，可在一个变更中实现本实施例、第一实施例以及第二实施例的所有特征。即使仅在器件阵列的终端采用该方法，预期也可得到一定的效果。
除了当通过干法蚀刻处理层间绝缘膜307时掩膜图形(其确定接触开口308的形状)不同，以及在用于形成P+发射极区300的离子注入中掩膜图形不同外，本实施例的绝缘栅极晶体管的制造方法与第一实施例的绝缘栅极晶体管的制造方法类似。所有其它特点都相同。
如这里具体说明，在上述实施例中，通过P场区分隔，具有发射极、体以及集电极，并通过对栅极电极施加的电压控制发射极与集电极之间的导通的绝缘栅极晶体管，具有以下特征(1)至(3)中的至少一个特征。(1)在四个拐角以曲线或钝角形成在发射极区和发射极电极接触的位置的接触开口的形状。这消除了直角顶点。(2)接触开口的形状基本上为矩形，形成为在两个端部宽于中心部分的形状。(3)接触开口的四个拐角的半导体区中的杂质浓度低于在除了四个拐角的其它部分中的杂质浓度。
因此，在不增大接通态的接通电压的情况下，降低了关断后从场区进入发射极电极的空穴电流的局部集中。具体地说，这在器件阵列的终端中很重要。从而，同时解决了低接通电压与防止关断后过量热产生的矛盾问题。
上述实施例仅为实例，并非旨在限制本发明。因此，可在不偏离其实质精神的范围内自由地改变或修改本发明。例如，在接触开口的中心部分中(这里引用第一实施例中的参考标号，但在其它实施例中相同)，N+发射极区104和P+发射极区100的具体结构不限于图2所示的实例。其可以是与栅极电极106平行或垂直的条型、梯型、点型等。栅极电极106的平面形状不限于矩形，也可包括多边形、圆形、椭圆形或其它形状。因此，接触开口108不限于条形，也可以点形形成。除了沟槽型外，栅极电极106的结构包括平面型、凹入型等。栅极电极106的材料不限于N型半导体，也可包括P型半导体或金属。
关于半导体衬底的内部结构，可考虑多种修改。例如，在N漂移区102中的杂质浓度不必是一致的。也可以形成为穿通型，其在N漂移区102与P+集电极区101之间形成高浓度的N+缓冲区。或者也可形成为集电极短路型，其具有与集电极电极110部分短路的N漂移区102或N+缓冲区。半导体器件的类型不限于仅仅绝缘栅极晶体管。例如，可利用MOS控制可控硅或二极管。
可交换半导体区的导电类型(P型和N型)。半导体本身可以为非硅(SiC、GaN、GaAs等)。绝缘膜(栅极绝缘膜105、层间绝缘膜107)不限于氧化物膜，也可利用氮化物膜或组合物膜。
工业适用性
通过这里的说明很明显，本发明提出了一种半导体器件，其不增大接通电压而降低了关断后在接触开口中的拐角的电流的集中。结果，抑制了关断后的局部热产生，在大电流下实现了稳定工作。
Claims (6)
1.一种半导体器件，包括：
发射极区，设置于半导体衬底中并面对所述半导体衬底的主平面；
主体区，设置于所述发射极区下；
漂移区，设置于所述主体区下；
沟槽结构的栅极电极，与所述发射极区、所述主体区和所述漂移区的每个都绝缘；
场区，设置于所述半导体衬底中并面对所述半导体衬底的主平面，所述场区被设置为将所述发射极区和所述主体区分割为多个单元；以及
接触电极，设置于与所述发射极区导通的所述半导体衬底的外部；
其中，所述发射极区、所述主体区和所述漂移区构成由所述场区分割的绝缘栅极晶体管；
所述场区与所述发射极区的接触所述场区的部分的导电类型相同，并具有比所述部分低的杂质浓度；以及
所述发射极区的与所述接触电极接触的接触部分的拐角部分以曲线或钝角形成。
2.根据权利要求1的半导体器件，
其中在所述半导体衬底中分立地设置多个发射极区，各发射极区具有与接触电极接触的接触部分；以及
以曲线或钝角形成位于端部及与另一发射极区的相反侧的发射极区的接触部分的拐角部分。
3.根据权利要求1的半导体器件，
其中以端部宽于中心部分的宽度形成所述发射极区的与所述接触电极接触的接触部分的形状。
4.根据权利要求3的半导体器件，
其中在所述半导体衬底中分立地设置多个发射极区，各发射极区具有与接触电极接触的接触部分；
位于端部及另一发射极区的相反侧的发射极区的接触部分的端部被形成为比所述接触部分的中心部分宽；以及
以曲线或钝角形成所述端部的拐角部分。
5.根据权利要求1的半导体器件，
其中所述发射极区的与所述接触电极接触的所述接触部分中的杂质浓度在所述接触部分的拐角部分低于在所述接触部分的中间部分。
6.根据权利要求5的半导体器件，
其中在所述半导体衬底中分立地设置多个发射极区，各发射极区具有与接触电极接触的接触部分；以及
位于端部及另一发射极区的相反侧的发射极区的接触部分的拐角部分的杂质浓度低于在所述接触部分的中间部分的杂质浓度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003195498A JP4082295B2 (ja) | 2003-07-11 | 2003-07-11 | 半導体装置 |
| JP195498/2003 | 2003-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1823419A CN1823419A (zh) | 2006-08-23 |
| CN100470832C true CN100470832C (zh) | 2009-03-18 |
Family
ID=34100198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004800199541A Expired - Fee Related CN100470832C (zh) | 2003-07-11 | 2004-06-10 | 半导体器件 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7579652B2 (zh) |
| EP (1) | EP1636848B1 (zh) |
| JP (1) | JP4082295B2 (zh) |
| CN (1) | CN100470832C (zh) |
| DE (1) | DE602004031524D1 (zh) |
| WO (1) | WO2005010996A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5984282B2 (ja) * | 2006-04-27 | 2016-09-06 | 富士電機株式会社 | 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置 |
| KR101420528B1 (ko) * | 2012-12-07 | 2014-07-16 | 삼성전기주식회사 | 전력 반도체 소자 |
| JP5998169B2 (ja) | 2014-03-26 | 2016-09-28 | 株式会社豊田中央研究所 | 半導体装置 |
| JP6820811B2 (ja) * | 2017-08-08 | 2021-01-27 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
| US11488985B2 (en) * | 2019-11-06 | 2022-11-01 | Innolux Corporation | Semiconductor device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
| US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
| JPH0590595A (ja) | 1991-09-27 | 1993-04-09 | Nissan Motor Co Ltd | 半導体装置 |
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| US5410170A (en) * | 1993-04-14 | 1995-04-25 | Siliconix Incorporated | DMOS power transistors with reduced number of contacts using integrated body-source connections |
| KR100206555B1 (ko) | 1995-12-30 | 1999-07-01 | 윤종용 | 전력용 트랜지스터 |
| US6008092A (en) * | 1996-02-12 | 1999-12-28 | International Rectifier Corporation | Short channel IGBT with improved forward voltage drop and improved switching power loss |
| JP3692684B2 (ja) | 1997-02-17 | 2005-09-07 | 株式会社デンソー | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| JPH11251592A (ja) * | 1998-01-05 | 1999-09-07 | Denso Corp | 炭化珪素半導体装置 |
| DE19808348C1 (de) * | 1998-02-27 | 1999-06-24 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| JP3878353B2 (ja) | 1999-03-15 | 2007-02-07 | 株式会社東芝 | 電流検出セルを有する縦型ｍｏｓ半導体装置 |
| JP4666708B2 (ja) * | 1999-10-13 | 2011-04-06 | 新電元工業株式会社 | 電界効果トランジスタ |
-
2003
- 2003-07-11 JP JP2003195498A patent/JP4082295B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-10 EP EP04736600A patent/EP1636848B1/en not_active Expired - Lifetime
- 2004-06-10 DE DE602004031524T patent/DE602004031524D1/de not_active Expired - Lifetime
- 2004-06-10 WO PCT/JP2004/008516 patent/WO2005010996A1/en active Search and Examination
- 2004-06-10 US US10/562,839 patent/US7579652B2/en not_active Expired - Fee Related
- 2004-06-10 CN CNB2004800199541A patent/CN100470832C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1823419A (zh) | 2006-08-23 |
| JP4082295B2 (ja) | 2008-04-30 |
| WO2005010996A1 (en) | 2005-02-03 |
| US7579652B2 (en) | 2009-08-25 |
| DE602004031524D1 (de) | 2011-04-07 |
| EP1636848B1 (en) | 2011-02-23 |
| US20060163653A1 (en) | 2006-07-27 |
| EP1636848A1 (en) | 2006-03-22 |
| JP2005032939A (ja) | 2005-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090318 Termination date: 20200610 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |