CN100452360C - 制造快闪存储装置的方法 - Google Patents
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Abstract
本发明公开一种可防止产生栅极蚀刻残余物的制造快闪存储装置的方法，其包括以下步骤：(a)在一半导体衬底的预定区域上形成浮动栅极图案；(b)在该半导体衬底的一包括该等浮动栅极图案的预定区域上形成一层间介电膜；(c)在整个表面上沉积一用于一控制栅极的多晶硅膜；(d)藉由一化学溅射工艺回蚀该用于控制栅极的多晶硅膜的表面；及(e)在该用于控制栅极的多晶硅膜上形成一钨膜。藉由同时使用溅射蚀刻及化学蚀刻工艺的化学溅射蚀刻工艺来回蚀用于控制栅极的多晶硅膜的表面，因此，随后形成的钨膜可形成为均一厚度，防止了残余物的产生；并且改进了蚀刻率，因此提高了产量。
Description
技术领域
本发明涉及一种用以制造快闪存储装置的方法。更具体言之，本发明涉及一种其中可防止在浮动栅极及ONO介电膜的步骤中所产生的栅极蚀刻残余物的制造快闪存储装置的方法。
背景技术
图1为根据现有技术制造的快闪存储装置的横截面图。
为了制造70纳米类与非(NAND)门快闪存储装置，首先藉由预定工艺在半导体衬底10的场区域中形成一具有浅渠沟隔离(STI)结构的元件隔离膜11。于半导体衬底10上形成多个浮动栅极图案12。
表面拓朴视浮动栅极图案12是否存在而具有谷区域(I)及梯阶区域(stepregion)(II)。谷区域(I)在相邻浮动栅极图案12之间具有窄距离，且具有谷形状。梯阶区域(II)在相邻浮动栅极图案12之间具有宽距离，且具有梯阶形状。
随后沿浮动栅极图案12的拓朴而沉积作为层间介电膜的ONO膜13及沉积封顶多晶硅膜(未图示)。藉由光刻、干式蚀刻及湿式蚀刻的一连串工艺序列而移除形成于周边区域(peri region)及选择性晶体管区域中的封顶多晶硅膜及ONO膜13。于移除了该等两层的边界区域处形成ONO/封顶多晶硅梯阶区域(III)。
随后在整个表面上沉积一用于控制栅极的多晶硅膜14及一钨膜15，且随后在该整个表面上沉积硬式屏蔽氧化膜16至充分厚度。
由于沿藉由浮动栅极图案12及ONO/封顶多晶硅膜13界定的表面拓朴形成了用于控制栅极的多晶硅膜14及钨膜15，因此于谷区域(I)、浮动栅极梯阶区域(II)及ONO/封顶多晶硅梯阶区域(III)中所沉积的用于控制栅极的多晶硅膜14及钨膜15的厚度显著厚于在其它区域中所沉积的彼等膜的厚度。
因此，当蚀刻钨膜15、用于控制栅极的多晶硅膜14、ONO膜13及浮动栅极图案12以形成栅极时，钨膜15归因于该钨膜15的厚度差异而蚀刻不足。此导致残余物保留于谷区域(I)、浮动栅极梯阶区域(II)及ONO/封顶多晶硅梯阶区域(III)中。
发明内容
因此，鉴于以上问题，产生了本发明，且本发明要解决的技术问题在于提供一种其中可防止产生栅极蚀刻残余物的制造快闪存储装置的方法。
为达成以上目的，根据本发明。提供一种用以制造快闪存储装置的方法，其包括以下步骤：(a)在一半导体衬底的预定区域上形成浮动栅极图案；(b)在该半导体衬底的一包括该等浮动栅极图案的预定区域上形成一层间介电膜；(c)在整个表面上沉积一用于控制栅极的多晶硅膜；(d)藉由化学溅射工艺回蚀该用于控制栅极的多晶硅膜的表面；及(e)在该用于控制栅极的多晶硅膜上形成一钨膜。
于步骤(c)中，用于控制栅极的多晶硅膜的沉积厚度在实施例中可为1000至5000
步骤(d)中的化学溅射蚀刻工艺在实施例中可为同时使用化学蚀刻工艺及溅射蚀刻工艺的工艺。
在实施例中，可将氟基气体、氯基气体、HBr及HI中的一者用作步骤(d)中的化学溅射工艺的蚀刻剂。
在步骤(d)中，聚合物于实施例中可形成于表面谷形成的部分处。
在实施例中，可添加O2或N2气体以形成聚合物。
在实施例中，可以全部气体的0至90％的比率添加O2或N2气体。
在步骤(d)中，可于实施例中添加Ar、BCl3及Xe中的至少一者。
在实施例中，可在等离子体蚀刻装置内执行步骤(d)。
等离子体蚀刻装置可具有ICP型、微波型及CCP型中的一者。
在实施例中，可将等离子体蚀刻装置的底部电极的温度设定为10至300℃。
在实施例中，可将等离子体蚀刻装置的偏压功率设定为100至2000W。
在实施例中，可将提供该偏压功率的电源频率设定为100Hz至1GHz。
在实施例中，可将等离子体蚀刻装置的内壁及顶部电极的温度设定为50至300℃。
附图说明
图1为根据现有技术制造的快闪存储装置的横截面图；及
图2A及2B为说明根据本发明的一实施例用以制造快闪存储装置的方法中的工艺步骤的横截面图。
附图标记说明
10 半导体衬底
11 元件隔离膜
12 浮动栅极图案
13 ONO膜
14 多晶硅膜
15 钨膜
16 硬式屏蔽氧化膜
20 半导体衬底
21 元件隔离膜
22 浮动栅极图案
23 ONO膜
24 多晶硅膜
25 钨膜
26 硬式屏蔽膜
具体实施方式
将参看附图描述根据本发明的实施例。由于提供此等实施例使得本领域内的技术人员能够理解本发明，故可以各种方式修正此等实施例且本发明的范畴不受本文所述的实施例的限制。
图2A及2B为说明根据本发明的一实施例用以制造快闪存储装置的方法中工艺步骤的横截面图。
首先参看图2A，于半导体衬底20的场区域中形成具有STI结构的元件隔离膜21。于该半导体衬底20上形成多个浮动栅极图案22。
表面拓朴视浮动栅极图案22是否存在而具有谷区域(I)及梯阶区域(II)。该等谷区域(I)在相邻浮动栅极图案22之间具有窄距离，且具有谷形状。该等梯阶区域(II)在相邻浮动栅极图案22之间具有宽距离，且具有梯阶形状。
随后在沿表面拓朴的整个表面上形成ONO膜23及一封顶多晶硅膜(未图示)。藉由光刻、干式蚀刻及湿式蚀刻的一连串工艺序列，来移除周边区域及选择性晶体管区域的封顶多晶硅膜(未图示)及ONO膜23。由于上述工艺，因此表面拓朴在移除了该等两层的边界区域处具有ONO/封顶多晶硅梯阶区域(III)。
随后在整个表面上沉积用于控制栅极的多晶硅膜24。
将该用于控制栅极的多晶硅膜24沉积至1000至5000
的厚度(该厚度大于现有的500
膜)，以最小化取决于较低层拓朴的影响。
此后，藉由化学溅射蚀刻工艺(chemical sputtering etch process)抛光用于控制栅极的多晶硅膜24的表面。
若在表面抛光工艺时使用仅溅射蚀刻工艺，则已溅射的粒子被沉积于腔室的内壁上。若工艺继续，则在腔室的内壁上形成厚沉积层。因此，若产生其中沉积层降落至其上正执行一工艺的晶片上的降落粒子现象，则存在不得不丢弃该晶片的问题。
为解决此问题，在完成溅射蚀刻之后，于将晶片自腔室移出之后执行晶片自动等离子体清洁(WAC)工艺，在该工艺中自动地清洁腔室的内部。然而，此方法具有的问题在于，占用大量工艺时间。
同时，若应用仅化学蚀刻，则产生仅各向同性蚀刻。因此不可能实现平坦化。
用于本发明中的化学溅射蚀刻工艺为其中同时应用溅射蚀刻及化学蚀刻的技术。当完整地获得藉由溅射蚀刻达成的平坦化效应时，可藉由使用化学蚀刻特征在无降落粒子问题的情况下来实现表面平坦化，在该化学蚀刻中由于蚀刻剂与被蚀刻的层的反应而产生的副产物成为挥发性的。
可在感应耦合等离子体(ICP)型、微波型、电容耦合等离子体(CCP)型及其类似的等离子体蚀刻装置内执行化学溅射蚀刻工艺。
为获得其中藉由溅射蚀刻形成的副产物成为挥发性的特征，可将等离子体蚀刻装置的底部电极的温度设定为约10至300℃。为减少其中在等离子体蚀刻装置的腔室内壁上再沉积副产物的比率，可将等离子体蚀刻装置的腔室的内壁或顶部电极的温度设定为约50至300℃。
此外，为获得溅射蚀刻特征，可将偏压功率设定为约100至2000W，且可将提供该偏压功率的电源频率设定为约100Hz至1GHz。
为获得化学蚀刻特征，可将诸如CF4、NF3、SF6及CHxFy(x+y＝4)的氟基气体、诸如Cl2及CCl4的氯基气体及诸如HBr及HI的气体用作蚀刻剂。
此外，为改良溅射蚀刻特征，可添加诸如Ar、BCl3及Xe的气体。
为藉由形成聚合物而经由减少谷区域(I)的蚀刻率改良回蚀特征，可以全部气体的约0至90％的比率添加O2、N2等气体。
此后，在用于控制栅极的多晶硅膜24上沉积钨膜25。由于用于控制栅极的多晶硅膜24的表面被回蚀且变得平滑，故钨膜25具有几乎恒定的厚度。
为防止钨膜25与用于控制栅极的多晶硅膜24进行硅化物反应，可在形成钨膜25之前添加诸如WN及TiN的抗硅化物膜。
接着，使用一氧化膜在整个表面上形成硬式屏蔽膜26。在藉由光刻及干式蚀刻的一连串工艺序列而构图硬式屏蔽膜26之后，将图案化的硬式屏蔽膜26用于一掩模来蚀刻钨膜及用作控制栅极的多晶硅膜24、封顶多晶硅膜、ONO膜23及用于浮动栅极22的多晶硅膜，从而形成栅极。
因为钨膜25的沉积厚度由于用于控制栅极的多晶硅膜24的表面平坦化而为恒定的，故在蚀刻以形成栅极时未出现蚀刻不足现象。
如上所述，本发明具有以下效果。
第一，增加了用于控制栅极的多晶硅膜的厚度。藉由同时使用溅射蚀刻及化学蚀刻工艺的化学溅射蚀刻工艺而回蚀用于控制栅极的多晶硅膜的表面。因此，随后形成的钨膜可形成为均一厚度。
因此，在蚀刻栅极时，可防止残余物产生于谷区域、浮动栅极拓朴梯阶区域及ONO/封顶多晶硅梯阶区域中。
第二，可藉由同时应用溅射蚀刻工艺及化学蚀刻工艺来改良蚀刻率。因此，存在可提高产量的效果。
虽然已参照上述实施例进行了先前的描述，但应了解，本领域内的技术人员可在不偏离本发明及所附权利要求的精神及范畴的情况下对本发明进行改变及修正。
Claims (11)
1.一种用于制造一快闪存储装置的方法，该方法包括：
a、在一半导体衬底的预定区域上形成浮动栅极图案；
b、在该半导体衬底的包括所述浮动栅极图案的一预定区域上形成一层间介电膜；
c、在整个表面上沉积一用于一控制栅极的多晶硅膜；
d、藉由一化学溅射蚀刻工艺而回蚀用于该控制栅极的所述多晶硅膜的表面，该化学溅射蚀刻工艺为同时使用一化学蚀刻工艺及一溅射蚀刻工艺的工艺；及
e、在用于该控制栅极的所述多晶硅膜上形成一钨膜。
2.如权利要求1所述的方法，其中在该步骤c中，用于该控制栅极的所述多晶硅膜的沉积厚度为1000至
3.如权利要求1所述的方法，其中将一氟基气体、一氯基气体、HBr及HI中的至少一者用作步骤d中的该化学溅射工艺的一蚀刻剂。
4.如权利要求1所述的方法，其中以全部气体的0至90％的比率添加O2或N2气体。
5.如权利要求1所述的方法，其中在步骤d中，可添加Ar、BCl3及Xe中的至少一者以改良一溅射蚀刻效果。
6.如权利要求1所述的方法，其中在一等离子体蚀刻装置内执行步骤d。
7.如权利要求6所述的方法，其中该等离子体蚀刻装置为一感应耦合等离子体型、一微波型及一电容耦合等离子体型中的一者。
8.如权利要求6所述的方法，其中将该等离子体蚀刻装置的一底部电极的一温度设定为10至300℃。
9.如权利要求6所述的方法，其中将该等离子体蚀刻装置的偏压功率设定为100至2000W。
10.如权利要求9所述的方法，其中将一用以提供该偏压功率的电源的一频率设定为100Hz至1GHz。
11.如权利要求6所述的方法，其中将该等离子体蚀刻装置的一内壁及一顶部电极的一温度设定为50至300℃。
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