JPH0888228A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0888228A JPH0888228A JP22133794A JP22133794A JPH0888228A JP H0888228 A JPH0888228 A JP H0888228A JP 22133794 A JP22133794 A JP 22133794A JP 22133794 A JP22133794 A JP 22133794A JP H0888228 A JPH0888228 A JP H0888228A
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Abstract
(57)【要約】
【構成】 ゲート酸化膜３が形成されたシリコン基板１
上に第１のポリシリコン膜４を形成した後、誘導結合型
プラズマエッチング装置を用いて、第１のポリシリコン
膜４表面にポリマー６を形成させながら、第１のポリシ
リコン膜４のエッチバックを、ソースパワーを２８００
Ｗ、バイアスパワーが３００〜５００Ｗ、Ｃ2Ｆ6を流量
３０〜８０ｓｃｃｍ、上部電極１８の温度が２００〜３
００℃、下部電極１９の温度が−５〜０℃の条件の下で
行う。その後、ポリマー６を除去し、電極間酸化膜、第
２のポリシリコン膜を形成し、パターニングする。 【効果】 ポリシリコンの膜厚の減少を抑えつつ、ポリ
シリコン膜の平坦化が行える。
上に第１のポリシリコン膜４を形成した後、誘導結合型
プラズマエッチング装置を用いて、第１のポリシリコン
膜４表面にポリマー６を形成させながら、第１のポリシ
リコン膜４のエッチバックを、ソースパワーを２８００
Ｗ、バイアスパワーが３００〜５００Ｗ、Ｃ2Ｆ6を流量
３０〜８０ｓｃｃｍ、上部電極１８の温度が２００〜３
００℃、下部電極１９の温度が−５〜０℃の条件の下で
行う。その後、ポリマー６を除去し、電極間酸化膜、第
２のポリシリコン膜を形成し、パターニングする。 【効果】 ポリシリコンの膜厚の減少を抑えつつ、ポリ
シリコン膜の平坦化が行える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、更に詳しくは、不揮発性記憶素子
のフローティングゲート等に用いられるポリシリコン表
面に形成されるアスペリティを除去する方法に関するも
のである。
に関するものであり、更に詳しくは、不揮発性記憶素子
のフローティングゲート等に用いられるポリシリコン表
面に形成されるアスペリティを除去する方法に関するも
のである。
【０００２】
【従来の技術】従来、電荷をフローティングゲートに蓄
積して情報を記憶するＥＰＲＯＭ、ＥＥＰＲＯＭ、フラ
ッシュメモリー等の不揮発性記憶素子が知られている
が、これらの不揮発性記憶素子は、例えば、図６（ｅ）
に示すように、シリコン基板３１上にゲート酸化膜３
３、フローティングゲート３４、電極間絶縁膜３６、コ
ントロールゲート３７、ドレイン４２を有する構造であ
る。書き込みは、例えば、コントロールゲート３７、ド
レイン４２に電圧を印加し、ドレイン４２近傍で発生す
るホットエレクトロンをフローティングゲート３４に注
入することによって行われる。尚、フローティングゲー
ト３４は、絶縁膜に覆われ外部と電気的に接続されてい
ない浮遊（フローティング）状態にある。
積して情報を記憶するＥＰＲＯＭ、ＥＥＰＲＯＭ、フラ
ッシュメモリー等の不揮発性記憶素子が知られている
が、これらの不揮発性記憶素子は、例えば、図６（ｅ）
に示すように、シリコン基板３１上にゲート酸化膜３
３、フローティングゲート３４、電極間絶縁膜３６、コ
ントロールゲート３７、ドレイン４２を有する構造であ
る。書き込みは、例えば、コントロールゲート３７、ド
レイン４２に電圧を印加し、ドレイン４２近傍で発生す
るホットエレクトロンをフローティングゲート３４に注
入することによって行われる。尚、フローティングゲー
ト３４は、絶縁膜に覆われ外部と電気的に接続されてい
ない浮遊（フローティング）状態にある。
【０００３】このような不揮発性記憶素子の製造工程の
一例を、図６の従来の不揮発性記憶素子の製造工程図を
用いて、以下に説明する。
一例を、図６の従来の不揮発性記憶素子の製造工程図を
用いて、以下に説明する。
【０００４】まず、Ｐ型シリコン基板３１上に素子分離
層３２を形成した後、活性領域にゲート酸化膜３３を熱
酸化により形成し、全面にＣＶＤ法等によりフローティ
ングゲートとなる第１のポリシリコン膜３４を形成する
（図６（ａ））。
層３２を形成した後、活性領域にゲート酸化膜３３を熱
酸化により形成し、全面にＣＶＤ法等によりフローティ
ングゲートとなる第１のポリシリコン膜３４を形成する
（図６（ａ））。
【０００５】次に、イオン注入又は拡散工程によりリン
（Ｐ）、ヒ素（Ａｓ）等の不純物を導入し、第１のフォ
トリソグラフィ工程により第１のレジスト３５を不揮発
性記憶素子の活性領域を覆うようにパターニングする。
その後、第１のレジスト３５をマスクとして第１のポリ
シリコン膜３４を素子分離層３２が露出するまでドライ
エッチングにより除去する（図６（ｂ））。
（Ｐ）、ヒ素（Ａｓ）等の不純物を導入し、第１のフォ
トリソグラフィ工程により第１のレジスト３５を不揮発
性記憶素子の活性領域を覆うようにパターニングする。
その後、第１のレジスト３５をマスクとして第１のポリ
シリコン膜３４を素子分離層３２が露出するまでドライ
エッチングにより除去する（図６（ｂ））。
【０００６】次に、第１のレジスト３５を除去した後、
熱酸化により第１のポリシリコン膜３４上に電極間絶縁
膜３６を形成し、続いて、コントロールゲートとなる第
２のポリシリコン膜３７をＣＶＤ法等により形成し、第
２のフォトリソグラフィ工程により第２のレジスト３８
をコントロールゲートの形状にパターニングする（図６
（ｃ））。
熱酸化により第１のポリシリコン膜３４上に電極間絶縁
膜３６を形成し、続いて、コントロールゲートとなる第
２のポリシリコン膜３７をＣＶＤ法等により形成し、第
２のフォトリソグラフィ工程により第２のレジスト３８
をコントロールゲートの形状にパターニングする（図６
（ｃ））。
【０００７】次に、第２のレジスト３８をマスクとして
第２のポリシリコン膜３７、電極間絶縁膜３６及び第１
のポリシリコン膜３４をゲート酸化膜３３が露出するま
でドライエッチングにより除去する（図６（ｄ））。そ
の後、既知のソース／ドレイン形成工程及び層間絶縁膜
３９形成後の電極４０形成工程を施すことによって、不
揮発性記憶素子が形成される（図６（ｅ））。
第２のポリシリコン膜３７、電極間絶縁膜３６及び第１
のポリシリコン膜３４をゲート酸化膜３３が露出するま
でドライエッチングにより除去する（図６（ｄ））。そ
の後、既知のソース／ドレイン形成工程及び層間絶縁膜
３９形成後の電極４０形成工程を施すことによって、不
揮発性記憶素子が形成される（図６（ｅ））。
【０００８】
【発明が解決しようとする課題】上記工程において、フ
ローティングゲートを成す第１のポリシリコン膜６３の
表面は平坦に形成されているわけではなく、図７の、図
６（ｅ）の拡大図に示すように、通常、数十乃至数百Å
の突起状アスペリティ４３（以下、「アスペリティ」と
略す。）が存在する。このアスペリティ４３により、ア
スペリティ先端部分に電界集中が生じ、記憶素子に書き
込みを行った後、コントロールゲート３７に他の領域を
動作させるために電圧を印加したとき、その電界集中が
起こる領域でフローティングゲート３７からの電子が引
き抜かれやすくなり、蓄積した情報が保持できなくなり
トランジスタのしきい値が変化する。
ローティングゲートを成す第１のポリシリコン膜６３の
表面は平坦に形成されているわけではなく、図７の、図
６（ｅ）の拡大図に示すように、通常、数十乃至数百Å
の突起状アスペリティ４３（以下、「アスペリティ」と
略す。）が存在する。このアスペリティ４３により、ア
スペリティ先端部分に電界集中が生じ、記憶素子に書き
込みを行った後、コントロールゲート３７に他の領域を
動作させるために電圧を印加したとき、その電界集中が
起こる領域でフローティングゲート３７からの電子が引
き抜かれやすくなり、蓄積した情報が保持できなくなり
トランジスタのしきい値が変化する。
【０００９】このアスペリティを除去し、ポリシリコン
膜の表面を平坦化し、電界集中をさける方法として、従
来はフローティングゲートとなるポリシリコン膜を形成
した後、表面を研磨布で研磨処理する方法（特開平５−
１２９６２１号公報）やフローティングゲートとなるポ
リシリコン膜を形成した後、表面をアルカリエッチング
によってケミカルエッチングする方法（特開平５−３３
５５８６号公報）等が提案されている。
膜の表面を平坦化し、電界集中をさける方法として、従
来はフローティングゲートとなるポリシリコン膜を形成
した後、表面を研磨布で研磨処理する方法（特開平５−
１２９６２１号公報）やフローティングゲートとなるポ
リシリコン膜を形成した後、表面をアルカリエッチング
によってケミカルエッチングする方法（特開平５−３３
５５８６号公報）等が提案されている。
【００１０】しかし、特開平５−１２９６２１号公報に
記載のものは、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈ）と呼ばれているもので、
研磨の面内均一性が、ドライエッチングに比べ一般的に
悪く、また、専用装置を必要とするためコスト面でも高
くなる。更に、研磨後の研磨剤の洗浄が必要であり、研
磨布からの汚染等の問題もある。また、ポリシリコン膜
の下方に段差がある状態では狭い凹部にある突起物は除
去困難である。
記載のものは、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈ）と呼ばれているもので、
研磨の面内均一性が、ドライエッチングに比べ一般的に
悪く、また、専用装置を必要とするためコスト面でも高
くなる。更に、研磨後の研磨剤の洗浄が必要であり、研
磨布からの汚染等の問題もある。また、ポリシリコン膜
の下方に段差がある状態では狭い凹部にある突起物は除
去困難である。
【００１１】また、特開平５−３３５５８６号公報に記
載のものは、アルカリ溶液によりエッチングを行うが、
処理毎に溶液のエッチングレートを確認する必要があ
り、処理後に充分な洗浄工程を必要とする。
載のものは、アルカリ溶液によりエッチングを行うが、
処理毎に溶液のエッチングレートを確認する必要があ
り、処理後に充分な洗浄工程を必要とする。
【００１２】更に、特開平５−１２９６２１号公報及び
特開平５−３３５５８６号公報に記載のものは、いずれ
もポリシリコン膜全面を研磨する方法で、ポリシリコン
膜の研磨量も大きい。そのため、エッチングばらつきも
大きくなり、また、平坦化を行った後のポリシリコン膜
の膜厚制御が困難である。例えば、素子分離膜によっ
て、基板上に段差ができるが、この上に形成されたポリ
シリコン膜表面の段差よりもポリシリコン膜の膜厚が薄
くなると研磨できなくなる。
特開平５−３３５５８６号公報に記載のものは、いずれ
もポリシリコン膜全面を研磨する方法で、ポリシリコン
膜の研磨量も大きい。そのため、エッチングばらつきも
大きくなり、また、平坦化を行った後のポリシリコン膜
の膜厚制御が困難である。例えば、素子分離膜によっ
て、基板上に段差ができるが、この上に形成されたポリ
シリコン膜表面の段差よりもポリシリコン膜の膜厚が薄
くなると研磨できなくなる。
【００１３】本発明は、エッチング後のポリシリコン膜
の膜厚の減少を抑え、ポリシリコン膜表面を平坦化する
方法を提供することを目的とする。
の膜厚の減少を抑え、ポリシリコン膜表面を平坦化する
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、ポリシリコン膜表面のアスペ
リティを除去する工程を有する半導体装置の製造方法に
おいて、上記ポリシリコン膜を形成した後、誘導結合型
プラズマエッチング装置を用い、且つ、該誘導結合型プ
ラズマエッチング装置にフロロカーボン系ガスをエッチ
ングガスとして導入し、該ポリシリコン膜の表面にポリ
マーを形成させながら上記アスペリティをエッチングす
ることを特徴とするものである。
半導体装置の製造方法は、ポリシリコン膜表面のアスペ
リティを除去する工程を有する半導体装置の製造方法に
おいて、上記ポリシリコン膜を形成した後、誘導結合型
プラズマエッチング装置を用い、且つ、該誘導結合型プ
ラズマエッチング装置にフロロカーボン系ガスをエッチ
ングガスとして導入し、該ポリシリコン膜の表面にポリ
マーを形成させながら上記アスペリティをエッチングす
ることを特徴とするものである。
【００１５】また、請求項２記載の本発明の半導体装置
の製造方法は、多層ゲート電極構造の不揮発性記憶素子
を有する半導体装置の製造方法において、半導体基板上
にゲート絶縁膜を形成した後、全面に第１のポリシリコ
ン膜を形成する工程と、第１のポリシリコン膜を形成し
た後、誘導結合型プラズマエッチング装置を用い、且
つ、該誘導結合型プラズマエッチング装置にフロロカー
ボン系ガスをエッチングガスとして導入し、該ポリシリ
コン膜の表面にポリマーを形成させながら上記アスペリ
ティをエッチングする工程と、上記ポリマーを除去し、
上記第１のポリシリコン膜を所定の形状にパターニング
した後、電極間絶縁膜及び第２のポリシリコン膜を順次
形成する工程とを有することを特徴とする半導体装置の
製造方法である。
の製造方法は、多層ゲート電極構造の不揮発性記憶素子
を有する半導体装置の製造方法において、半導体基板上
にゲート絶縁膜を形成した後、全面に第１のポリシリコ
ン膜を形成する工程と、第１のポリシリコン膜を形成し
た後、誘導結合型プラズマエッチング装置を用い、且
つ、該誘導結合型プラズマエッチング装置にフロロカー
ボン系ガスをエッチングガスとして導入し、該ポリシリ
コン膜の表面にポリマーを形成させながら上記アスペリ
ティをエッチングする工程と、上記ポリマーを除去し、
上記第１のポリシリコン膜を所定の形状にパターニング
した後、電極間絶縁膜及び第２のポリシリコン膜を順次
形成する工程とを有することを特徴とする半導体装置の
製造方法である。
【００１６】
【作用】上記構成にすることによって、アスペリティ除
去時のポリシリコン膜の膜厚を減少を抑え、ポリシリコ
ン膜表面に形成されたアスペリティを除去でき、フロー
ティングゲートを成すポリシリコン表面を平坦化でき、
フローティングゲートとコントロールゲートとの間の耐
圧を向上でき、絶縁膜の信頼性を向上させることができ
る。
去時のポリシリコン膜の膜厚を減少を抑え、ポリシリコ
ン膜表面に形成されたアスペリティを除去でき、フロー
ティングゲートを成すポリシリコン表面を平坦化でき、
フローティングゲートとコントロールゲートとの間の耐
圧を向上でき、絶縁膜の信頼性を向上させることができ
る。
【００１７】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【００１８】図１は本発明の一実施例の半導体装置の前
半の製造工程図であり、図２は同後半の製造工程図であ
り、図３は誘導結合型プラズマエッチング装置の構成図
であり、図４はポリシリコン表面をエッチングしない場
合と本発明を用いてエッチングした場合の、電極間絶縁
膜を通過した電荷量と破壊率との関係を示した図であ
り、図５は、ソースパワーを２８００Ｗ、Ｃ2Ｆ6の流量
を３０ｓｃｃｍ、圧力を３．０ｍＴｏｒｒとしたとき
の、バイアスパワーに対するポリシリコン表面の平坦性
（Ｒｍｓ）を示した図である。
半の製造工程図であり、図２は同後半の製造工程図であ
り、図３は誘導結合型プラズマエッチング装置の構成図
であり、図４はポリシリコン表面をエッチングしない場
合と本発明を用いてエッチングした場合の、電極間絶縁
膜を通過した電荷量と破壊率との関係を示した図であ
り、図５は、ソースパワーを２８００Ｗ、Ｃ2Ｆ6の流量
を３０ｓｃｃｍ、圧力を３．０ｍＴｏｒｒとしたとき
の、バイアスパワーに対するポリシリコン表面の平坦性
（Ｒｍｓ）を示した図である。
【００１９】以下、図１及び図２を用いて本発明の一実
施例の半導体装置の製造工程を説明する。
施例の半導体装置の製造工程を説明する。
【００２０】まず、ロコス法により素子分離層２形成後
のシリコン基板１上に、ＨＣｌ雰囲気中で９００℃で熱
酸化することによって、膜厚１００Å程度のゲート酸化
膜３を形成する。その後、フローティングゲートとして
例えば、ＬＰＣＶＤ法により膜厚１０００Å程度の第１
のポリシリコン膜４を形成し、熱拡散又はイオン注入に
より、リンを導入する（図１（ａ））。この際、第１の
ポリシリコン膜４の表面にはアスペリティ５が形成され
ている。
のシリコン基板１上に、ＨＣｌ雰囲気中で９００℃で熱
酸化することによって、膜厚１００Å程度のゲート酸化
膜３を形成する。その後、フローティングゲートとして
例えば、ＬＰＣＶＤ法により膜厚１０００Å程度の第１
のポリシリコン膜４を形成し、熱拡散又はイオン注入に
より、リンを導入する（図１（ａ））。この際、第１の
ポリシリコン膜４の表面にはアスペリティ５が形成され
ている。
【００２１】次に、第１のポリシリコン膜４表面を平坦
化するためエッチバックを、図３に示す、上部電極温
度、ソースパワー及びバイアスパワーを調整可能な誘導
結合型プラズマエッチング装置を用い、ソース電源２２
の出力であるソースパワーが２８００Ｗ、バイアス電源
２１の出力であるバイアスパワーが３００〜５００Ｗ、
エッチングガスとしてＣ2Ｆ6が流量３０〜８０ｓｃｃ
ｍ、圧力が３ｍＴｏｒｒ、上部電極１８の温度が２００
〜３００℃、下部電極１９の温度が−５〜０℃，エッチ
ング時間が１０〜３０秒間の条件の下で行う（図１
（ｂ））。尚、エッチングガスとしては、Ｃ2Ｆ6以外
に、フロロカーボン系ガス、例えば、ＣＦ4、Ｃ3Ｆ8等
が使用可能である。
化するためエッチバックを、図３に示す、上部電極温
度、ソースパワー及びバイアスパワーを調整可能な誘導
結合型プラズマエッチング装置を用い、ソース電源２２
の出力であるソースパワーが２８００Ｗ、バイアス電源
２１の出力であるバイアスパワーが３００〜５００Ｗ、
エッチングガスとしてＣ2Ｆ6が流量３０〜８０ｓｃｃ
ｍ、圧力が３ｍＴｏｒｒ、上部電極１８の温度が２００
〜３００℃、下部電極１９の温度が−５〜０℃，エッチ
ング時間が１０〜３０秒間の条件の下で行う（図１
（ｂ））。尚、エッチングガスとしては、Ｃ2Ｆ6以外
に、フロロカーボン系ガス、例えば、ＣＦ4、Ｃ3Ｆ8等
が使用可能である。
【００２２】上記のような誘導結合プラズマエッチング
装置を用い、フロロカーボン系ガスを使用してエッチン
グを行う場合、ソースパワーを高く、バイアスパワーを
低くするほど、エッチングを施す基板へのダメージが低
くなる。これはポリマーの形成が促進され、基板表面を
保護するためと考えられる。また、上部電極温度はポリ
マーの発生が促進されように高くしておき、下部電極温
度はポリマーが付着しやすいように低くしておくことが
望ましい。図３において、１６はウエハー、１７はヒー
ター、１８は上部電極、１９は下部電極、２０はコイ
ル、２１はバイアス電源、２２はソース電源、２３はエ
ッチングガス導入口、２４はエッチングガス排出口を示
す。
装置を用い、フロロカーボン系ガスを使用してエッチン
グを行う場合、ソースパワーを高く、バイアスパワーを
低くするほど、エッチングを施す基板へのダメージが低
くなる。これはポリマーの形成が促進され、基板表面を
保護するためと考えられる。また、上部電極温度はポリ
マーの発生が促進されように高くしておき、下部電極温
度はポリマーが付着しやすいように低くしておくことが
望ましい。図３において、１６はウエハー、１７はヒー
ター、１８は上部電極、１９は下部電極、２０はコイ
ル、２１はバイアス電源、２２はソース電源、２３はエ
ッチングガス導入口、２４はエッチングガス排出口を示
す。
【００２３】以上の条件でエッチングを行えば、第１の
ポリシリコン膜４表面に炭素系のポリマー６が付着する
が、ポリシリコン膜表面の平坦部よりも傾斜部でエッチ
ングが早く進む傾向がある。これは、ポリマー６は平坦
部分に比べて傾斜部分には付着しにくいためと考えられ
る。そして、第１のポリシリコン膜４表面の平坦部分は
ポリマー６がマスクとなりエッチングされず、アスペリ
ティ５のみがスパッタにより除去され、第１のポリシリ
コン膜４の表面が平坦になる。したがって、アスペリテ
ィ５のみがエッチングされるので第１のポリシリコン膜
４の膜減りはほとんどない。
ポリシリコン膜４表面に炭素系のポリマー６が付着する
が、ポリシリコン膜表面の平坦部よりも傾斜部でエッチ
ングが早く進む傾向がある。これは、ポリマー６は平坦
部分に比べて傾斜部分には付着しにくいためと考えられ
る。そして、第１のポリシリコン膜４表面の平坦部分は
ポリマー６がマスクとなりエッチングされず、アスペリ
ティ５のみがスパッタにより除去され、第１のポリシリ
コン膜４の表面が平坦になる。したがって、アスペリテ
ィ５のみがエッチングされるので第１のポリシリコン膜
４の膜減りはほとんどない。
【００２４】次に、付着したポリマー６を除去するた
め、同装置内で、Ｏ2の流量を３０〜８０ｓｃｃｍ、ソ
ースパワーを２５００Ｗ、バイアスパワーを２００Ｗ、
エッチング時間を１０〜３０秒、上部電極１８の温度を
２００〜３００℃、下部電極１９の温度を−５〜０℃と
してプラズマエッチングを行う（図１（ｃ））。
め、同装置内で、Ｏ2の流量を３０〜８０ｓｃｃｍ、ソ
ースパワーを２５００Ｗ、バイアスパワーを２００Ｗ、
エッチング時間を１０〜３０秒、上部電極１８の温度を
２００〜３００℃、下部電極１９の温度を−５〜０℃と
してプラズマエッチングを行う（図１（ｃ））。
【００２５】次に、フォトリソグラフィ工程により、第
１のレジスト７をパターンニングし、その後、第１のレ
ジスト７をマスクに第１のポリシリコン膜４を素子分離
層２が露出するまで除去する（図１（ｄ））。
１のレジスト７をパターンニングし、その後、第１のレ
ジスト７をマスクに第１のポリシリコン膜４を素子分離
層２が露出するまで除去する（図１（ｄ））。
【００２６】次に、ＯＮＯ膜を形成するため、ＨＣｌ雰
囲気中、８００℃で全面に膜厚４０Å程度の熱酸化膜８
を第１のポリシリコン膜４上に形成し、その後、ＬＰＣ
ＶＤ法により、膜厚６０Å程度の窒化膜９を形成し、更
に、ＬＰＣＶＤ法により、膜厚６０Å程度のシリコン酸
化膜１０を形成する。
囲気中、８００℃で全面に膜厚４０Å程度の熱酸化膜８
を第１のポリシリコン膜４上に形成し、その後、ＬＰＣ
ＶＤ法により、膜厚６０Å程度の窒化膜９を形成し、更
に、ＬＰＣＶＤ法により、膜厚６０Å程度のシリコン酸
化膜１０を形成する。
【００２７】次に、全面にコントロールゲートとなる導
電層として、第２のポリシリコン膜１１をＬＰＣＶＤ法
で膜厚１０００オングストローム程度形成し、熱拡散又
はイオン注入によりリンを第２のポリシリコン膜１１に
導入する（図２（ａ））。
電層として、第２のポリシリコン膜１１をＬＰＣＶＤ法
で膜厚１０００オングストローム程度形成し、熱拡散又
はイオン注入によりリンを第２のポリシリコン膜１１に
導入する（図２（ａ））。
【００２８】次に、フォトリソグラフィ工程により、第
２のレジスト１２をパターンニングし、その後、第２の
レジスト１２をマスクに第２のポリシリコン膜１１、シ
リコン酸化膜１０、窒化膜９、熱酸化膜８、第１のポリ
シリコン膜４をゲート酸化膜３が露出するまでエッチン
グする（図２（ｂ））。
２のレジスト１２をパターンニングし、その後、第２の
レジスト１２をマスクに第２のポリシリコン膜１１、シ
リコン酸化膜１０、窒化膜９、熱酸化膜８、第１のポリ
シリコン膜４をゲート酸化膜３が露出するまでエッチン
グする（図２（ｂ））。
【００２９】次に、既知のソース１４・ドレイン１５形
成工程、層間絶縁膜形成工程、コンタクト工程及び配線
工程を施すことによって、不揮発性記憶素子が形成され
る（図２（ｃ））。
成工程、層間絶縁膜形成工程、コンタクト工程及び配線
工程を施すことによって、不揮発性記憶素子が形成され
る（図２（ｃ））。
【００３０】尚、上記実施例において、酸化膜６を熱酸
化によって形成したが、ＣＶＤ法によって形成すること
によって、平坦にしたポリシリコンでも表面の面方位は
そろっていないので熱酸化では酸化レートが異なる可能
性があるが、ＣＶＤ酸化膜は均一に成長するため、より
均一性のＯＮＯ膜が形成される。
化によって形成したが、ＣＶＤ法によって形成すること
によって、平坦にしたポリシリコンでも表面の面方位は
そろっていないので熱酸化では酸化レートが異なる可能
性があるが、ＣＶＤ酸化膜は均一に成長するため、より
均一性のＯＮＯ膜が形成される。
【００３１】また、図４のシリコン膜表面を平坦化のた
めのエッチングを行わない場合と、本発明の平坦化のた
めのエッチングを行った場合とでの電極間絶縁膜である
ＯＮＯ膜を通過した電荷量に対する破壊率（全体のキャ
パシタ個数のうち故障したキャパシタの割合）を比較し
た図に示すように、本発明を用いた場合の方が同じ電荷
量における破壊率が低下している。この場合のエッチン
グ条件は、ソースパワーは２８００Ｗ、バイアスパワー
は５００Ｗ、上部電極温度は２８０℃、下部電極温度は
−５℃、ガスとしてＣ2Ｆ6を流量は３０ｓｃｃｍ、エッ
チング時間は１５秒で、その後引き続き、ポリマー除去
のため、エッチングガスをＯ2ガスに変え、その流量を
８０ｓｃｃｍとして１５秒間エッチングを行った。更
に、ポリシリコン表面のエッチングを行う前と後で平坦
性を原子間力顕微鏡（ＡＦＭ）を用いて測定した結果、
ポリシリコン表面の平坦性（Ｒｍｓ）は、エッチング前
は約２．５ｎｍであったが、エッチング後は１．０ｎｍ
以下となった。尚、Ｒｅｍは二乗平方根粗さを示してい
る。
めのエッチングを行わない場合と、本発明の平坦化のた
めのエッチングを行った場合とでの電極間絶縁膜である
ＯＮＯ膜を通過した電荷量に対する破壊率（全体のキャ
パシタ個数のうち故障したキャパシタの割合）を比較し
た図に示すように、本発明を用いた場合の方が同じ電荷
量における破壊率が低下している。この場合のエッチン
グ条件は、ソースパワーは２８００Ｗ、バイアスパワー
は５００Ｗ、上部電極温度は２８０℃、下部電極温度は
−５℃、ガスとしてＣ2Ｆ6を流量は３０ｓｃｃｍ、エッ
チング時間は１５秒で、その後引き続き、ポリマー除去
のため、エッチングガスをＯ2ガスに変え、その流量を
８０ｓｃｃｍとして１５秒間エッチングを行った。更
に、ポリシリコン表面のエッチングを行う前と後で平坦
性を原子間力顕微鏡（ＡＦＭ）を用いて測定した結果、
ポリシリコン表面の平坦性（Ｒｍｓ）は、エッチング前
は約２．５ｎｍであったが、エッチング後は１．０ｎｍ
以下となった。尚、Ｒｅｍは二乗平方根粗さを示してい
る。
【００３２】
【発明の効果】以上、詳細に説明したように本発明を用
いることにより、ポリシリコンの平坦化が既存のドライ
エッチャーで行えるので、低コストでポリシリコン膜の
平坦化が行える。また、溶液処理に比べて均一性、スル
ープット等が向上する。
いることにより、ポリシリコンの平坦化が既存のドライ
エッチャーで行えるので、低コストでポリシリコン膜の
平坦化が行える。また、溶液処理に比べて均一性、スル
ープット等が向上する。
【００３３】また、フローティングゲート・コントロー
ルゲート間の絶縁膜が平坦なポリシリコン上に形成でき
るので、電界集中が生じず、絶縁膜の破壊耐圧及び信頼
性が向上し、不揮発性記憶素子の信頼性も向上する。
ルゲート間の絶縁膜が平坦なポリシリコン上に形成でき
るので、電界集中が生じず、絶縁膜の破壊耐圧及び信頼
性が向上し、不揮発性記憶素子の信頼性も向上する。
【００３４】更に、フローティングゲートを成すポリシ
リコン膜の膜厚が平坦化のためのエッチング前後で殆ど
変化しないので、フローティングゲートの厚さのコント
ロールが容易となる。
リコン膜の膜厚が平坦化のためのエッチング前後で殆ど
変化しないので、フローティングゲートの厚さのコント
ロールが容易となる。
【図１】本発明の一実施例の半導体装置の前半の製造工
程図である。
程図である。
【図２】本発明の一実施例の半導体装置の後半の製造工
程図である。
程図である。
【図３】誘導結合型プラズマエッチング装置の構成図で
ある。
ある。
【図４】ポリシリコン膜表面をエッチングしない場合と
本発明を用いてエッチングした場合の、電極間絶縁膜を
通過した電荷量とキャパシタの破壊率との関係を示した
図である。
本発明を用いてエッチングした場合の、電極間絶縁膜を
通過した電荷量とキャパシタの破壊率との関係を示した
図である。
【図５】バイアスパワーと表面の平坦性との関係を示し
た図である。
た図である。
【図６】従来の多層ゲート電極を有する半導体装置の製
造工程図である。
造工程図である。
【図７】図６（ｅ）の一部拡大図である。
１ シリコン基板 ２ 素子分離層 ３ ゲート酸化膜 ４ 第１のポリシリコン膜 ５ 突状アスペリティ ６ ポリマー ７ 第１のレジスト ８ 熱酸化膜 ９ 窒化膜 １０ シリコン酸化膜 １１ 第２のポリシリコン膜 １２ 第２のレジスト １３ 電極 １４ ソース １５ ドレイン １６ ウエハー １７ ヒーター １８ 上部電極 １９ 下部電極 ２０ コイル ２１ バイアス電源 ２２ ソース電源 ２３ ガス導入口 ２４ ガス排出口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 ポリシリコン膜表面のアスペリティを除
去する工程を有する半導体装置の製造方法において、 上記ポリシリコン膜を形成した後、誘導結合型プラズマ
エッチング装置を用い、且つ、該誘導結合型プラズマエ
ッチング装置にフロロカーボン系ガスをエッチングガス
として導入し、該ポリシリコン膜の表面にポリマーを形
成させながら上記アスペリティをエッチングすることを
特徴とする、半導体装置の製造方法。 - 【請求項２】 多層ゲート電極構造の不揮発性記憶素子
を有する半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を形成した後、全面に第１
のポリシリコン膜を形成する工程と、 第１のポリシリコン膜を形成した後、誘導結合型プラズ
マエッチング装置を用い、且つ、該誘導結合型プラズマ
エッチング装置にフロロカーボン系ガスをエッチングガ
スとして導入し、該ポリシリコン膜の表面にポリマーを
形成させながら上記アスペリティをエッチングする工程
と、 上記ポリマーを除去した後、上記第１のポリシリコン膜
を所定の形状にパターニングした後、電極間絶縁膜及び
第２のポリシリコン膜を順次形成する工程とを有するこ
とを特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22133794A JPH0888228A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22133794A JPH0888228A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888228A true JPH0888228A (ja) | 1996-04-02 |
Family
ID=16765229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22133794A Pending JPH0888228A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270015A (ja) * | 2005-03-23 | 2006-10-05 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
-
1994
- 1994-09-16 JP JP22133794A patent/JPH0888228A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270015A (ja) * | 2005-03-23 | 2006-10-05 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
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