CN100416857C - 高压mos器件及其工艺实现方法 - Google Patents

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CN100416857C CNB2005100284042A CN200510028404A CN100416857C CN 100416857 C CN100416857 C CN 100416857C CN B2005100284042 A CNB2005100284042 A CN B2005100284042A CN 200510028404 A CN200510028404 A CN 200510028404A CN 100416857 C CN100416857 C CN 100416857C
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Abstract

本发明公开了一种高压MOS器件及其工艺实现方法，在原有器件的源漏两端靠近沟道的位置加入埋入式氧化硅隔离层，并通过化学机械平面化(CMP)工艺形成拥有埋入式氧化硅隔离层的硅基板。本发明可以防止MOS器件源漏穿通，提高器件的击穿电压。

Description

高压MOS器件及其工艺实现方法
技术领域
本发明涉及一种半导体集成电路制造技术，具体涉及一种高压MOS器件，本发明还涉及用于该高压MOS器件的工艺实现方法。
背景技术
现有的MOS器件，通常采用增大器件横向尺寸来满足其在高电压下工作的要求。但是随着对产品集成度的要求不断增高，如果MOS器件尺寸进一步缩小，尤其沟道长度的不断缩小，将会导致其源漏两端在高压下的穿通，从而导致击穿电压随着沟道长度的缩小而迅速下降，这一点将影响高压器件的正常工作。
图1为现有的高压MOS器件的结构示意图，随着沟道长度的不断减小，源漏两端向沟道方向的耗尽区逐渐靠近，击穿电压迅速减小。
发明内容
本发明要解决的技术问题是提供一种高压MOS器件，它可以防止MOS器件源漏穿通，提高器件的击穿电压。为此，本发明还要提供一种用于该器件的工艺实现方法。
为解决上述技术问题，本发明高压MOS器件，在原有器件的源漏两端靠近沟道的位置加入埋入式氧化硅隔离层。
为了在现有的高压MOS器件中加入埋入式氧化硅隔离层，其工艺实现方法是，
首先在普通的硅基板上刻蚀出两条深沟，沟的深度应与源漏到衬底的PN结结深相匹配；在深沟中淀积一定厚度的氧化硅；通过对氧化硅的干法刻蚀形成氧化硅隔离层；紧接着通过外延法成长硅，直至高过硅最初的基板水平面；再通过化学机械平面化工艺(CMP)形成拥有埋入式氧化硅隔离层的硅基板。
本发明在现有高压MOS器件的基础上，采用埋入式氧化硅隔离层，防止或改善MOS器件源漏穿通，从而在相同沟道长度的情况下，增大了器件的击穿电压。比起现有的高压MOS器件，本发明可以在保证相同击穿电压的前提下缩小器件的尺寸，更大程度地增加产品集成度。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的高压MOS器件截面示意图；
图2是本发明高压MOS器件截面示意图；
图3是现有的高压MOS器件在击穿时(漏端电压等于-12V)的载流子分布图(空穴和电子)Vd＝-12V，Vs＝Vg＝Vb＝0V；
图4是本发明高压MOS器件在击穿(漏端电压等于-29V)状态下的载流子分布图(空穴和电子)Vd＝-29V，Vs＝Vg＝Vb＝0V；
图5～图10是本发明高压MOS器件的工艺实现方法示意图。
具体实施方式
如图2所示，本发明高压MOS器件，在现有的高压MOS器件结构中，位于源漏两端靠近沟道的位置加入埋入式氧化硅隔离层的结构，通过这个结构有效的减小了源漏两端(尤其在漏端加上高压的情况下)对沟道部分耗尽的影响，从而在不改变栅的有效长度的情况下增大了有效沟道长度。比起现有高压MOS器件，在其他条件相同的情况下，更大程度上避免了沟道穿通的发生。下面通过一组TCAD(技术计算机模拟设计)模拟的数据结果来说明这一改进的具体实际效果。
在现有高压PMOS器件的基础上，栅的物理长度从原有的4um缩小到1.1um，由于沟道穿通的发生，击穿电压从原先的-36V降低到-12V，当保持其他条件不变，采用本发明所提出的埋入式氧化硅隔离结构以后，击穿电压在1.1um的栅长情况下提高到-29V，效果提升非常明显。与此同时，ION(驱动电流)从栅长等于4um的现有工艺条件下的-152uA/um提升到本发明采用的埋入式氧化硅隔离结构1.1um栅长条件下的-217uA/um。
图3是现有高压MOS器件在击穿时(漏端电压等于-12V)的载流子分布图。从图3中可以看出对于现有高压MOS器件，当漏端加上工作电压时，源漏两端对沟道部分的耗尽非常剧烈，已经导致沟道穿通的发生，并且该击穿是由于沟道穿通引起的。图4是采用本发明的埋入式氧化硅隔离结构以后的高压MOS器件，在击穿(漏端电压等于-29V)状态下的载流子分布图。从图4中可以看出当采用了埋入式氧化硅隔离结构以后，源漏两端对沟道部分的耗尽被大大削弱，沟道的穿通也因此得以避免，在此情况下击穿是由于漏端到衬底之间的PN结击穿造成的。
图5～图10是本发明高压MOS器件的工艺实现方法示意图。
首先在普通的硅基板上刻蚀出两条深沟，沟的深度应与源漏到衬底的PN结结深相匹配(见图5)。在所述深沟中淀积一定厚度(与两侧已刻去沟深相当)的氧化硅(见图6)，通过对氧化硅的干法刻蚀形成氧化硅隔离层，类似于常规MOS器件工艺中氧化硅侧墙的形成(见图7)。紧接着通过外延法成长硅。楔形的氧化硅隔离结构会使外延硅最终成长融合在一起，直至高过硅最初的基板水平面(见图8)。再通过化学机械平面化(CMP)工艺形成拥有埋入式氧化硅隔离层的硅基板(见图9)。该埋入式氧化硅隔离结构的顶部到硅表面的距离需要根据具体情况进行优化。该距离过大会降低防止沟道穿通的效果；该距离过小会降低器件的驱动电流(ION)。最后在此基础上采用现有高压MOS器件工艺获得本发明所提出的新型高压MOS器件结构(见图10)。在此后续的器件制作过程中，需要注意栅与埋入式氧化硅结构之间的对准(Overlay)，该对准在高压大尺寸器件工艺中不难实现。

Claims (4)

1. 一种高压MOS器件，其特征在于：在器件的源漏两端靠近沟道的位置加入埋入式氧化硅隔离层。
2. 根据权利要求1所述的高压MOS器件，其特征在于：所述埋入式氧化硅隔离层为楔形。
3. 根据权利要求1所述的高压MOS器件的工艺实现方法，其特征在于：
首先在普通的硅基板上刻蚀出两条深沟；在深沟中淀积一定厚度的氧化硅；通过对氧化硅的干法刻蚀形成氧化硅隔离层；紧接着通过外延法成长硅，直至高过硅最初的基板水平面；再通过化学机械平面化工艺形成拥有埋入式氧化硅隔离层的硅基板。
4. 根据权利要求3所述的工艺实现方法，其特征在于：所述深沟的深度应与源漏到衬底的PN结结深相匹配。
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