CN100416821C

CN100416821C - 具有测量图案的半导体器件及其测量方法

Info

Publication number: CN100416821C
Application number: CNB2004100552164A
Authority: CN
Inventors: 朴翔煜; 侑在珉; 权喆纯; 金镇宇; 朴在铉; 金龙希; 李燉雨; 金大根; 金周灿; 金国珉; 柳义烈
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-06-03
Filing date: 2004-06-03
Publication date: 2008-09-03
Anticipated expiration: 2024-06-03
Also published as: CN1574341A; US20050035433A1; KR20040105005A; JP4901076B2; US7195933B2; KR100546330B1; JP2004363608A; DE102004028425B4; US20050230786A1; DE102004028425A1; US6924505B2

Abstract

一种具有增强测量可靠性的测量图案的半导体器件以及利用该测量图案测量半导体器件的方法。该半导体器件包括具有其中形成有集成电路的芯片区和围绕芯片区的划线区的半导体衬底。该半导体器件还包含：形成于划线区中的测量图案，其具有表面截面区以包含在其中投射测量光束的光束区；和形成于测量图案中以缩减测量图案的表面截面区的虚设图案。虚设图案的表面截面区占光束区的表面截面区的近似5%至近似15%。

Description

具有测量图案的半导体器件及其测量方法

本申请要求2003年6月3日在韩国知识产权局申请的韩国专利申请号2003-35603的优先权，作为参考在这里将其公开的内容整体引入。

技术领域

本发明公开涉及一种具有测量图案的半导体器件及利用该测量图案测量半导体器件的方法。

背景技术

半导体集成电路的公知制造工艺是：通过沉积和蚀刻根据设计规则的多层形态的导电层和绝缘层，形成具有所需功能的半导体集成电路。在制造工艺中监控叠层的各层厚度是重要的，以便能够预测半导体器件的特性或者确定后续离子注入工艺中的离子注入能量或蚀刻靶。

一种公知的方法是利用光学和电容测量设备，来测量形成于导电布线图案上的绝缘层的厚度。绝缘层的厚度可以依赖于其上具有绝缘层的布线图案的密度。另外，如果布线图案的宽度窄，由于出现因布线图案的窄表面积造成的测量误差，所以不可能精确地测量。因此，提供了一种技术，通过利用布线图案的电阻和绝缘层的厚度之间的相互关系，来可靠地测量形成于布线图案上的绝缘层的厚度，即使是在具有低密度的布线图案区域中。

测量区被设置于围绕芯片区的划线区内，其中在芯片区中形成半导体集成电路，并且在电路制造工艺期间，在划线区中进行电路中各层的光学测量。

图1是说明芯片区和测量图案区之间位置关系的示意图。参考图1，其中形成有半导体集成电路的芯片区10被制作在半导体晶片上，例如呈现沿垂直和水平方向的矩阵。芯片区10之间的间隔称作划线区20。沿着划线区20将各芯片区10分离成单元芯片。如果在各芯片区10中完成电路制造工艺，则在随后的封装工艺中封装各单元芯片。

参考数字22表示在划线区20内部的测量区中形成的测量图案。按照与形成半导体集成电路的电路图案相同的步骤形成测量图案22。因此，在测量图案22上而不是在芯片区10的电路图案上，进行对于具有电路图案的芯片区10的材料层的光学测量。

图2是说明传统测量图案和测量光束区的位置关系的示意图，并相应地提供图1的测量图案22的放大图。

参考图2，光束区24被设置于测量图案22之内，光束区24表示由测量设备产生的测量光束的反射区。通过将光投射到目标或被测量的材料层上，测量设备可以测量被测量材料层的厚度。例如，测量设备可以是分光计或椭圆偏振计(ellipsometer)。从测量设备投射到被测材料层上的光束区24的尺寸大约为40μm×40μm。测量图案22的尺寸大约为80至近似100μm×80至近似100μm。

图3是示意性地说明图2的传统测量图案的剖面图。参考图3，其中形成半导体集成电路的芯片区10和围绕芯片区10的划线区20的剖面被显示为相邻。集成电路图案26和测量图案22分别形成于第一材料层30中，该第一材料层30是由在制造单晶硅衬底或制造芯片区10中的半导体集成电路的步骤中形成的绝缘或导电材料层中的一种构成。

随着半导体集成电路集成度的增加，芯片区10中形成为具有一定间隔的沟槽形的集成电路图案26紧密群集。但是，划线区20内制作成单个沟槽形的测量图案22被形成为大于图2中的光束区24，目的是避免由测量设备的未对准造成的测量误差。集成电路图案26和测量图案22可以同时形成。

此后，第二材料层32被沉积于其中形成有集成电路图案26和测量图案22的第一材料层30的整个表面上以及由集成电路和测量图案26和22形成的沟槽中。接着，通过化学机械抛光(chemical mechanical polishing，CMP)工艺除去部分第二材料层32，以露出第一材料层30的表面。因此，第二材料层32保留于沟槽形的集成电路图案26和测量图案22的内部。

根据形成于衬底上的图案的密度，在用于半导体集成电路的沉积或蚀刻工艺中出现差异。另外，特别是在CMP工艺中，除去速度根据图案的尺寸而不同。例如，在集成电路图案26中形成的第二材料层32的厚度(H1)不同于在测量图案22中形成的第二材料层32的厚度(H2)。虽然在具有高密度的集成电路图案26中形成的第二材料层32中几乎没有出现凹陷，但是在具有相对大尺寸的测量图案22中形成的第二材料层32中出现相当大的凹陷。即，芯片区10中的第二材料层32的实际厚度H1和划线区20中的第二材料层32的测量厚度H2之间出现差异。从而，测量的可靠性降低。

因此，测量图案22中的第二材料层32的厚度被测量，目的是测量芯片区10内的集成电路图案26中的第二材料层32的厚度。为了校正由于凹陷造成的H1和H2之间的差值，通过透射电子显微镜(TEM)或垂直扫描电子显微镜(VSEM)检验形成于集成电路图案26中的第二材料层32的实际厚度。接着，利用该实际厚度，对形成于测量图案22中的第二材料层32估计补偿值。

然而，根据不同批或甚至相同批的晶片，在测量图案22中形成的第二材料层32可具有不同的厚度，其中在测量图案22中形成的第二材料层32比在集成电路图案26中形成的第二材料层32宽。因此，通过依靠由TEM或VSEM得到的显示有限数量点的照片，难以得到用于整批的适当补偿值。

而且，使用TEM或VSEM造成晶片、人力和材料资源的损耗。另外，需要相当多的时间来获得TEM或VSEM照片。因此，在随后的工艺中花费大量时间用于获得和应用适当的补偿值。

发明内容

根据本发明实施例的半导体器件包括：半导体衬底，包含在其中形成集成电路的芯片区和围绕芯片区的划线区；形成于划线区中且具有包含光束区的表面截面区的测量图案，其中在光束区中投射测量光束；以及形成于测量图案中的虚设图案，用于缩减测量图案的表面截面区。

虚设图案可由从测量图案未完全除去半导体衬底之后剩余的半导体衬底部分形成。测量图案还可以包括材料层，该材料层是输出测量光束的测量设备的测量目标，并且芯片区可包括由与测量图案的材料层相同的制造工艺形成的材料层。半导体衬底可包含单晶硅以及材料层可包括氧化硅。

另外，测量图案的表面截面区可是光束区的至少四倍大，并且虚设图案的表面截面区占光束区的大约5％～大约15％。

而且，虚设图案可以在测量图案中布置为各种形状，例如带状、岛状和网状。

根据本发明的另一个实施例的半导体器件包括：包含在其中形成集成电路的芯片区和围绕芯片区的划线区的半导体衬底，形成于半导体衬底上的第一材料层，形成于划线区中的第一材料层中且具有包含其中测量光束被投射的光束区的表面截面区的测量图案，以及用于缩减测量图案的表面截面区的虚设图案。

虚设图案可由从测量图案未完全除去半导体衬底之后剩余的半导体衬底部分形成。测量图案还可包括第二材料层，该第二材料层是测量设备输出测量光束的测量目标，并且芯片区可包括在测量图案的第二材料层的相同制造工艺中形成的第二材料层。

第一和第二材料层可有不同光学特性，第一材料层可为导电材料层，第二材料层可为绝缘材料层，并且第一和第二材料层可为不同的绝缘材料层。

一种根据本发明的实施例测量半导体器件的方法，包括：在半导体衬底上形成其中形成有集成电路的芯片区和围绕芯片区的划线区；通过蚀刻半导体衬底的部分表面，在芯片区中形成集成电路图案；在划线区中形成测量图案，其中测量图案具有包含在其中投射测量光束的光束区的表面截面区；在测量图案中形成用于缩减测量图案的表面截面区的虚设图案；在包含集成电路图案、测量图案和虚设图案的半导体衬底上形成材料层；将材料层回蚀刻；并且测量形成于测量图案中的材料层。

在将材料层回蚀刻之前，可进行测量形成于测量图案中的材料层。该方法可进一步包括蚀刻材料层以露出虚设图案的表面。测量材料层意思是指测量材料层的厚度、薄膜电阻或折射率。

根据本发明的一个实施例，一种测量半导体器件的方法包括：在半导体衬底上形成其中形成有集成电路的芯片区和围绕芯片区的划线区；在半导体衬底上形成第一材料层；通过蚀刻部分第一材料层在芯片区中形成集成电路图案；在划线区中的第一材料层中形成测量图案，其中表面截面区包含在其中投射测量光束的光束区；在测量图案中形成用于缩减测量图案的表面截面区的虚设图案；在包含第一材料层、半导体集成电路图案、测量图案和虚设图案的半导体衬底上形成第二材料层；将第二材料层回蚀刻，并且测量形成于测量图案中的第二材料层。

结果，通过形成在测量图案内部的被投射的光束区中的一定范围内被暴露的虚设图案，可以防止测量图案的凹陷，并且可以实现更可靠的测量。

附图说明

结合附图，从下面的描述中可更详细地理解本发明的优选实施例，其中：

图1是说明芯片区和传统测量图案区的位置关系的示意图；

图2是说明传统测量图案和测量光束区的位置关系的示意图；

图3是示意性地说明传统测量图案的剖面图；

图4是说明根据本发明实施例的测量图案和测量光束区的位置关系的示意图；

图5是根据本发明实施例的测量图案的剖面图；

图6A是示出根据施加到标准氧化硅膜的波长范围的tanψ光谱的曲线图；

图6B是示出根据施加到本发明实施例的样品的波长范围的tanψ光谱的曲线图；

图7A是示出根据施加到标准氧化硅膜的波长范围的cosΔ光谱的曲线图；

图7B是示出根据施加到本发明实施例的样品的波长范围的cosΔ光谱的曲线图；

图8是根据本发明的实施例测量基于虚设图案比的凹陷值和吻合度(GOF)的曲线图。

优选实施方式

参考附图，以下将更详细地描述本发明的优选实施例。然而，本发明可以许多不同的形式实施，不应当解释限定为这里所给出的实施例；提供这些实施例以便本公开内容详尽且充分，并将本发明的范围充分传达给本领域的技术人员。

图4是说明根据本发明实施例的测量图案和测量光束区的位置关系的示意图。图5是根据本发明实施例的测量图案的剖面图。

参考图4和5，划线区20内部的第一材料层40中的测量图案42被形成为方形沟槽形状，与图1-3中显示的测量图案22的形状相似。然而，与图1-3中显示的测量图案22不同的是，布置成一定间隔且具有带状的多个虚设图案46进一步形成于测量图案42中。

第一材料层40可以是单晶硅衬底、包含氧化物或氮化物物质的绝缘材料层，或在单晶硅晶片上制造半导体集成电路的工艺步骤中形成的包含金属或多晶硅的导电层。

在芯片区内形成半导体集成电路的同一步骤中，通过预定的光刻工艺形成虚设图案46。在形成有虚设图案46的衬底的整个表面上和衬底中沉积第二材料层44，所述第二材料层44由例如二氧化硅的材料构成且具有不同于第一材料层40的光学特性，此后通过回蚀刻工艺使第一材料层40的表面露出。通过化学机械抛光(chemical mechanical polishing，CMP)方法进行根据本发明实施例的回蚀刻工艺。如图5所示，由于测量图案42中包含虚设图案46，所以不同于图3中的第二材料层32，没有发生第二材料层44的凹陷。

图4中测量图案42的表面截面区形成为具有足够的边缘，以便于在光束区24中不会出现测量误差，其中由于测量设备的未对准造成来自测量设备的光束被反射。例如，即使形成于芯片区中的半导体集成电路的集成度增加以及设计规则降低，测量图案42的表面截面区被制作成是光束区24的表面截面区至少四倍大，这是测量设备的测量限制。根据本实施例，测量设备的光束区24的表面截面区的尺寸形成为大约40μm×40μm，测量图案42的表面截面区的尺寸形成为大约80～近似100μm ×大约80～近似100μm。在该情况下，测量图案42的表面截面区是光束区24的表面截面区4或6.25倍大。

第二材料层44或被测量的材料层和虚设图案46一起暴露于图4所示的光束区24中，其中来自测量设备的光束被反射。因此，实际被测量值不仅包括从第二材料层44的表面测量的值，而且包括从虚设图案46的表面测量的值。用于本实施例中的厚度测量设备是分光计，该分光计通过反射光束与投射光束的强度比来测量被测量材料层的厚度。如果虚设图案46的表面截面区与光束区24的总表面截面区的比(“虚设图案比”)保持在一定水平，以便于关于虚设图案46表面的反射光束与投射光束的强度比可以被忽略，利用该设备可以获得可靠的数据。

以下根据虚设图案46与光束区24的表面截面区的比率，将测量第二材料层44的厚度的结果示于表1中。

表1

在芯片区中实际测量的第二材料层44的厚度约为4,400。如图2所示，在传统的测量图案22不具有虚设图案(或当虚设图案比是0％时)的情况下，测量的厚度为近似3,000～近似3,500

，而如表1所示，在虚设图案比为大约6.80～大约11.25％的情况下，测量的厚度接近4,400。在虚设图案比大约为27.50％的情况下，由于不在测量设备的测量范围内，所以不可能测量厚度。这种不可测量性是由从虚设图案46表面反射的光束的影响所造成的。

表1中测量的厚度值是在测量图案42内的光束区24中测量的，图案尺寸表示为A×B，“A”表示设置于多个虚设图案之间的第二材料层44的宽度(μm)，“B”表示每个虚设图案46的宽度(μm)。关于图案尺寸，如果带状的虚设图案46水平地形成，称为“水平”，然而，如果垂直地形成，称为“垂直”。通过分析施加到被测量材料层的波长光谱，表示可以影响测量数据可靠度的参数的吻合度(GOF)被表达为从0到1。当该值接近1时，数据可靠度增加。如果GOF值为0.6或更低，测量数据可以认为是不可靠的。如上所示，虚设图案比表示虚设图案46的表面截面区与光束区24的总表面截面区的比值。

图8是根据本发明实施例基于虚设图案比测量凹陷值和吻合度(GOF)的曲线图。参考图8，水平轴示出虚设图案比，右侧的垂直轴显示GOF值，以及左侧的垂直轴示出凹陷值。凹陷值为芯片区10中和光束区24中测量的厚度之间的差。如果凹陷值为200

或更大，如同传统测量图案没有使用虚设图案时一样，光束区24中测量的厚度不可以替代芯片区10中的实际厚度。如图8所示，具有在近似5～近似15％范围内的值的虚设图案比对应于GOF的值为0.6或更高，并且凹陷值为200

或更低。

图6A是根据施加到标准氧化物膜的波长范围说明tanψ光谱的曲线图，图6B是根据施加到本发明实施例的样品的波长范围说明tanψ光谱的曲线图。另外，图7A是根据施加到标准氧化物膜的波长范围说明cosΔ光谱的曲线图，图7B是根据施加到本发明实施例的样品的波长范围说明cosΔ光谱的曲线图。

分光镜椭率计(spectroscopic ellipsometer，SE)(厚度测量设备)将扇形的极化多波长光穿过旋转偏振光镜投射并反射到晶片。接着，被投射和反射的光穿过固定的偏振光镜进入棱镜。当扇形的偏振光通过晶片被反射时，通常得到椭圆形。投射的光束可以分成平行于由投射的和反射的光束形成的平面极化的p光束和垂直于该平面极化的s光束。这些分量具有复杂且彼此不同的强度和相位差。符号tanψ被定义为反射的p和s分量的强度比，Δ被定义为p和s分量的相位差。cosΔ意思是指exp(iΔ)，tanψ和cosΔ表示沿着光谱的膜特性。

图6A和图7A分别表示根据施加到标准氧化硅膜的波长范围的tanψ和cosΔ，图6B和7B分别表示根据施加上述表1中的样品号为3的波长范围的tanψ和cosΔ。如表1所示，第3号样品具有最高的可靠性。图6A和6B和图7A和7B示出了相似的光谱分布。不管虚设图案46的存在，相似的光谱分布说明了如果虚设图案46的表面截面区保持在一定水平内，通过测量该测量图案42来可靠地获得芯片区10内的测量材料的厚度。

根据本发明实施例的虚设图案46被形成为带形；然而，虚设图案46可以形成为各种结构，例如岛状、网状、十字形或闭合曲线形。而且，在测量图案形成于单晶硅层中和氧化硅膜形成于被测量图案中的情况下，本发明的实施例解释测量氧化硅膜。然而，测量图案(包含虚设图案和将由测量设备测量的被测量材料层)的材料可以应用到根据半导体集成电路的制造工艺的各种情况。被测量材料层的厚度的测量方法同样也可以应用于测量被测量材料层的薄膜电阻或折射率。

结果，不管设计规则的下降，相应于测量设备中的光束尺寸的测量图案被形成为在划线区中具有足够的尺寸，该划线区与芯片区分开，并且通过利用虚设图案防止测量图案中的凹陷来增强测量的可靠性。

尽管参考附图这里已描述了示例性实施例，但应当理解：本发明并不局限于那些精确的实施例，在不脱离本发明的精神或范围的条件下，本领域的普通人员可以进行各种其它的变形和修改。所有这种改变和修改被包含于由附加权利要求所限定的本发明的范围之内。

Claims

1. 一种半导体器件，包括：

半导体衬底，包括其中形成有集成电路的芯片区和围绕所述芯片区的划线区；

测量图案，形成于所述划线区中且具有包括投射测量光束于其中的光束区的表面截面区；以及

虚设图案，形成于所述测量图案中，用于缩减所述测量图案的所述表面截面区。

2. 根据权利要求1的半导体器件，其中所述虚设图案由从所述测量图案不完全除去所述半导体衬底之后剩余的该半导体衬底的部分形成。

3. 根据权利要求1的半导体器件，其中所述测量图案还包括材料层，该材料层是测量设备输出所述测量光束的测量目标，并且所述芯片区包括由与所述测量图案的材料层相同的制造工艺形成的材料层。

4. 根据权利要求3的半导体器件，其中所述半导体衬底包括单晶硅以及所述材料层包含氧化硅。

5. 根据权利要求1的半导体器件，其中所述测量图案的表面截面区是所述光束区的至少四倍大。

6. 根据权利要求1的半导体器件，其中一部分所述虚设图案包括于所述光束区中。

7. 根据权利要求6的半导体器件，其中所述虚设图案的表面截面区占所述光束区的5％至15％。

8. 根据权利要求1的半导体器件，其中在所述测量图案中所述虚设图案被布置为带状。

9. 一种半导体器件，包括：

包含在其中形成有集成电路的芯片区和围绕所述芯片区的划线区的半导体衬底；

形成于所述半导体衬底上的第一材料层；

测量图案，形成于所述划线区中的所述第一材料层中，且具有包括在其中投射测量光束的光束区的表面截面区；以及

用于缩减所述测量图案的所述表面截面区的虚设图案。

10. 根据权利要求9的半导体器件，其中所述虚设图案由从所述测量图案不完全除去所述第一材料层之后剩余的该第一材料层的部分形成。

11. 根据权利要求9的半导体器件，其中所述测量图案还包括第二材料层，该第二材料层是输出所述测量光束的测量设备的测量目标，并且所述芯片区包括在所述测量图案的第二材料层的相同制造工艺中形成的所述第二材料层。

12. 根据权利要求11的半导体器件，其中所述第一材料层和所述第二材料层具有不同的光学特性。

13. 根据权利要求11的半导体器件，其中所述第一材料层为导电材料层和所述第二材料层为绝缘材料层。

14. 根据权利要求11的半导体器件，其中所述第一材料层和所述第二材料层为不同的绝缘材料层。

15. 根据权利要求9的半导体器件，其中所述测量图案的表面截面区是所述光束区的至少四倍大。

16. 根据权利要求9的半导体器件，其中一部分所述虚设图案包括于所述光束区中。

17. 根据权利要求16的半导体器件，其中所述虚设图案的表面截面区占所述光束区的5％至15％。

18. 根据权利要求9的半导体器件，其中在所述测量图案中所述虚设图案被沉积为带状。

19. 一种测量半导体器件的方法，包括：

在半导体衬底上形成集成电路形成于其中的芯片区和围绕所述芯片区的划线区；

通过蚀刻所述半导体衬底的部分表面，在所述芯片区中形成集成电路图案；

在所述划线区中形成测量图案，其中所述测量图案具有包括在其中投射测量光束的光束区的表面截面区；

在所述测量图案中形成用于缩减该测量图案的所述表面截面区的虚设图案；

在包括所述集成电路图案、所述测量图案和所述虚设图案的所述半导体衬底上形成材料层；

将所述材料层回蚀刻；并且

测量形成于所述测量图案中的所述材料层。

20. 根据权利要求19的方法，其中所述测量图案的所述表面截面区是所述光束区的至少四倍大。

21. 根据权利要求19的方法，其中一部分所述虚设图案包括于所述光束区中。

22. 根据权利要求21的方法，其中所述虚设图案的表面截面区占所述光束区的5％至15％。

23. 根据权利要求19的方法，其中在所述测量图案中所述虚设图案被布置为带状。

24. 根据权利要求19的方法，其中所述半导体衬底包括单晶硅以及所述材料层包含氧化硅。

25. 根据权利要求19的方法，其中在将所述材料层回蚀刻之前，进行测量形成于所述测量图案中的所述材料层。

26. 根据权利要求19的方法，进一步包括蚀刻所述材料层以露出所述虚设图案的表面。

27. 根据权利要求19的方法，其中所述测量材料层意思是指测量所述材料层的厚度。

28. 根据权利要求19的方法，其中所述测量材料层意思是指测量所述材料层的薄膜电阻或折射率。

29. 一种测量半导体器件的方法，包括：

在所述半导体衬底上形成第一材料层；

通过蚀刻部分所述第一材料层，在所述芯片区中形成集成电路图案；

在所述划线区中的所述第一材料层中形成测量图案，其中所述测量图案具有包括在其中投射测量光束的光束区的表面截面区；

在所述测量图案中形成用于缩减所述测量图案的所述表面截面区的虚设图案；

在包括所述第一材料层、所述半导体集成电路图案、所述测量图案和所述虚设图案的所述半导体衬底上形成第二材料层；

将所述第二材料层回蚀刻；并且

测量形成于所述测量图案中的第二材料层。

30. 根据权利要求29的方法，其中所述测量图案的表面截面区是所述光束区的至少四倍大。

31. 根据权利要求29的方法，其中一部分所述虚设图案被包括于所述光束区中。

32. 根据权利要求31的方法，其中所述虚设图案的表面截面区占所述光束区的5％至15％。

33. 根据权利要求29的方法，其中在所述测量图案中所述虚设图案被布置为带状。

34. 根据权利要求29的方法，其中所述第一材料层和所述第二材料层具有不同的光学特性。

35. 根据权利要求29的方法，其中所述第一材料层为导电材料层和所述第二材料层为绝缘材料层。

36. 根据权利要求29的方法，其中所述第一材料层和所述第二材料层为不同的绝缘材料层。

37. 根据权利要求29的方法，其中在将所述第二材料层回蚀刻之前，进行测量形成于所述测量图案中的所述第二材料层。

38. 根据权利要求29的方法，进一步包括蚀刻所述第二材料层以露出所述虚设图案的表面。

39. 根据权利要求29的方法，其中所述测量第二材料层意思是指测量所述第二材料层的厚度。

40. 根据权利要求29的方法，其中所述测量第二材料层意思是指测量所述第二材料层的薄膜电阻或折射率。