CH619308A5 - - Google Patents

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CH619308A5
CH619308A5 CH518877A CH518877A CH619308A5 CH 619308 A5 CH619308 A5 CH 619308A5 CH 518877 A CH518877 A CH 518877A CH 518877 A CH518877 A CH 518877A CH 619308 A5 CH619308 A5 CH 619308A5
Authority
CH
Switzerland
Prior art keywords
data
control
signal
address
bus
Prior art date
Application number
CH518877A
Other languages
German (de)
English (en)
Inventor
Donall Garraid Bourke
Louis Peter Vergari
Original Assignee
Ibm
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Filing date
Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
    • G06F13/34—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer with priority control
CH518877A 1976-04-30 1977-04-26 CH619308A5 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/682,228 US4053950A (en) 1976-04-30 1976-04-30 Residual status reporting during chained cycle steal input/output operations

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Publication Number Publication Date
CH619308A5 true CH619308A5 (ja) 1980-09-15

Family

ID=24738765

Family Applications (1)

Application Number Title Priority Date Filing Date
CH518877A CH619308A5 (ja) 1976-04-30 1977-04-26

Country Status (10)

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US (1) US4053950A (ja)
JP (1) JPS52155024A (ja)
AU (1) AU506571B2 (ja)
BR (1) BR7702816A (ja)
CA (1) CA1103325A (ja)
CH (1) CH619308A5 (ja)
DE (1) DE2719203A1 (ja)
ES (1) ES458223A1 (ja)
GB (1) GB1557115A (ja)
SE (1) SE431266B (ja)

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Also Published As

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ES458223A1 (es) 1978-02-16
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