DE2806045A1 - Dv-system mit pufferspeicher - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Datenverarbeitungssystem nach dem Gattungsbegriff des Anspruches 1 und insbesondere auf solche Systeme, die Pufferspeicher umfassen.

Im allgemeinen sind Pufferspeichersysteme erforderlich, um die zuletzt fortgeschriebene Version der angeforderten Information zu liefern. Einige bekannte Anordnungen benutzen die Zentraleinheit, um die notwendige Pufferspeicher-Fortschreibung durchzuführen, wenn ein Teil der in den Hintergrundspeicher einzuschreibenden Information geändert wird. Normalerweise geschieht dies durch das Setzen eines Ungültigkeitshinweises in der Pufferspeicher-Hinweisliste, um zu signalisieren, daß die in dem Hintergrundspeicher fortgeschriebene Information ebenfalls im Pufferspeicher gespeichert ist. Danach ist es erforderlich, daß die Zentraleinheit die überholte Information aus dem Pufferspeicher entfernt, so daß diese Information nicht beim nächsten Mal in dem Pufferspeicher in Erscheinung tritt, wenn auf die durch die Hinweislistenadresse festgelegte Information zugegriffen wird.

Es hat sich herausgestellt, daß derartige Anordnungen, insbesondere dann zu zeitaufwendig arbeiten, wenn die Information durch eine Anzahl von Quellen oder Einheiten geändert wird. _AZudem erfordern diese Anordnungen zusätzliche Schaltkreise für die Ausführung der erwähnten Operation.

Es ist daher die /vufgabe der vorliegenden Erfindung, ein Datenverarbeitungssystem zu schaffen, mit welchem die Fortschreibung der in dem Pufferspeicher gespeicherten Information verbessert wird, wobei die Information durch irgendeine Anzahl von Quellen oder Anweisungsmodulen fortgeschrieben werden kann. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

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Das Datenverarbeitungssystem gemäß der vorliegenden Erfindung umfaßt ein Ein/Ausgabesystem mit einer Anzahl von Anweisungsinodulen und einem internen Speichermodul. Der interne Speichermodul umfaßt einen Hintergrundspeicher und einen Pufferspeicher. Der Pufferspeicher liefert einen schnellen Zugriff auf zuvor aus dem Hintergrundspeicher abgerufene Informationsblöcke. Das System gemäß dem bevorzugten Ausführungsbeispiel umfaßt ferner eine System-Schnittstelleneinheit, die mehrere Anschlüsse aufweist, von denen jeder an einen der Module angeschlossen ist.

Der interne Speichermodul umfaßt ferner eine Steuereinrichtung, die auf Grund einer Speicher-Schreibanweisung es der von einem Anweisungsmodul gelieferten und zum Einschreiben in den Hintergrundspeicher angeforderten Information ermöglicht, in den Pufferspeicher eingeschrieben zu werden, wenn in der Steuereinrichtung enthaltene Mittel feststellen, daß diese Information zuvor in den Pufferspeicher eingeschrieben worden ist. Gemäß dem bevorzugten Ausführungsbeispiel sind Mittel vorgesehen, um die durch eine Schreibanweisung in den Hintergrundspeicher einzuschreibenden Eingangsdaten mit den aus dem Hintergrundspeicher ausgelesenen Daten zu vereinigen und das Ergebnis als Eingänge sowohl dem Pufferspeicher als auch dem Hintergrundspeicher zuzuführen. Hierdurch wird sichergestellt, daß die gleichen Daten in den Pufferspeicher und in den Hintergrundspeicher eingeschrieben werden.

Im bevorzugten Ausführungsbeispiel umfassen die Anweisungsmodule wenigstens einen Ein/Ausgabe-Prozessor und einen Multiplexermodul und die Mittel entsprechen den Schaltkreisen einer Listenspeichereinheit, die dem Pufferspeicher zugeordnet ist und feststellt, wenn die Adresse der in den Hintergrundspeicher einzuschreibenden Information mit der Listenadresse übereinstimmt, wodurch angezeigt wird, daß die Information in dem Pufferspeicher gespeichert ist. Die Vereinigungsmittel werden durch einen Mehrfacheingang-Datenselektorschalter gebildet,

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dessen Eingängen die neuen Daten von der System-Schnittstelleneinheit und die alten Ausgangsdaten vom Hintergrundspeicher zugeführt werden. Der Auswahlschalter weist Ausgänge auf, die die sich ergebenden vereinigten Daten zum Einschreiben an den Pufferspeicher und den Hintergrundspeicher anlegen. Durch diese Anordnung wird die Anzahl der Datenwege und der Betrag an Vereinigungsschaltkreisen auf ein Minimum reduziert.

Durch jede Speicher-Schreibanweisung begleitende Information, die Änderungen der zuvor in dem Pufferspeicher gespeicherten Information repräsentiert und die automatisch in den Pufferspeicher eingeschrieben wird, entfällt die Notwendigkeit, zeitaufwendige Daten-Ausziehoperationen auszuführen, und es v/ird der Aufwand des Speicher sy stems verringert. Die Anordnung ermöglicht zudem einen schnellen Zugriff auf die durch die Anweisungsmodule präsentierte Information.

Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigen:

Fig. 1 ein Ein/Ausgabesystem in Blockdiagrammform, bei welchem die Prinzipien der vorliegenden Erfindung verwendet werden.

Fig. 2 die Ein/Ausgabe-Verarbeitungseinheit gemäß Fig. 1 in näheren Einzelheiten.

Fig. 3a und 3b die System-Schnittstelleneinheit gemäß Fig. 1 in näheren Einzelheiten.

Fig. 4 den internen Speichermodul gemäß Fig. 1 in Blockdiagrammform.

Fig. 5a bis 5d verschiedene Schnittstellen in Fig. 1.

Fig. 6 den internen Speichermodul gemäß Fig. 4 in näheren Einzelheiten.

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Fig. 7 bestimmte Teile von Fig. 6 in näheren Einzelheiten.

Fig. 8 das Format einer ZAC-Speicheranweisung gemäß der vorliegenden Erfindung.

Fig. 9 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise der vorliegenden Erfindung.

Allgemeine Beschreibung

Gemäß Fig. 1 weist das System der vorliegenden Erfindung wenigstens ein E/A-Prozessorpaar PO 200-0, eine Systemschnittstelleneinheit SIU-IOO, einen Hochgeschwindigkeitsmultiplexer HSMX-3OO, einen Niedriggeschwindigkeitsmultiplexer LSMX-400,

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einen Zentralprozessor 700 und eine Anzahl von Speichermodulen entsprechend einem internen ßpeichermodul 500 und einem Hauptspeichermodul 800 auf. Verschiedene

dieser Module sind jeweils an einen aus einer Reihe von Anschlüssen der System-Schnittstelleneinheit 100 über eine Vielzahl von Leitungen angeschlossen, die ihrerseits verschiedene Arten von Schnittstellen 600-603 bilden. Insbesondere sind der E/A-Prozessor 200, der Zentralprozessor 700 und der Hochgeschwindigkeitsmultiplexer 300 an die Anschlußstellen H,G,D und A angeschlossen, während der Niedriggeschwindigkeitsmultiplexer 400 und die Speichermodule 500 und 800 an die Anschlußstellen .'. J,'LM0-und RMO-angeschlossen sind.

Das E/A-System gemäß Figur 1 kann als ein System betrachtet werden¹, das eine Anzahl von "aktiven Modulen", "passive Modulen" und "Speichermodule" aufweist. Der E/A-Prozessor 200, der Zentralprozessor 700 und der Hochgeschwindigkeitsmultiplexer 300 arbeiten als aktive Module,indem jeder die Fähigkeit besitzt, Anweisungen auszugeben. Die aktiven Module sind normalerweise an die Anschlußstellen A-H angeschlossen. Mehrere passive Module sind an die Anschlußstellen J, K und L angeschlossen. Diese Module sind durch die Niedriggeschwindigkeitsmultiplexer und die System-Schnittstelleneinheit 100 gegeben und sie sind in der Lage, An- * Weisungen zu . interpretieren und auszuführen, die auf den Leitungen der Schnittstelle 601 zugeführt, werden. Die letzte Gruppe der Module wird durch die internen Speichermodule und die

externen Speichermodule gebildet,wie sie beispielsweise im Hauptsystem gegeben sind und die in der Lage sind, zwei verschiedene Arten von Anweisungen auszuführen, die auf den Leitungen der Schnittstelle 603 zugeführt werden.

Das E/A-System gemäß Figur 1 arbeitet normalerweise als ein E/A-Untersystem in Abhängigkeit von durch den Zentralprozessor 700 ausgegebenen E/A-Befehlen", die an die Anschlußstelle E über die Schnittstellen 600, 601 und 602 angeschlossen sind und eino Datenschnittstelle, eine programmierbare Schnittstelle und eine

.. . 809834/082-1

Unterbrechungs-Schnittsteile repräsentieren. Die -Anschlußstellen F und E v/eisen Schnittstellen auf, die einen Anschluß von Multiplexer- oder Prozessormodulen gemäß Figur 1 gestatten. Im Hinblick auf die vorliegende Erfindung kann der Zentralprozessor 700 in herkömmlicher Weise aufgebaut sein und in seiner Ausführung dem in der US-PS 3 413 613 beschriebenen Prozessor entsprechen. Im bevorzugten Ausführungsbeispiel löst der E/A-Prozessor 200 Kanalprogramme aus und beendigt diese, wobei die Kanalprogramine für die Ausführung von E/A-Befehlen erforderlich sindj und er verarbeitet Unterbrechungsanforderungen, die er von der System-Schnittstelleneinheit 100 erhält und schließlich steuert er periphere an den Niedriggeschwindigkeitsmultiplexer 400 angeschlossene Geräte. Der Prozessor 200 ist über die Datenschnittstelle 600 und die Unterbrechungs-Schnittstelle 602 mit der Anschlußstelle H verbunden. Der Niedriggeschwindigkeitsmultiplexer 400 kann ebenfalls eine herkömmliche Ausbildung aufweisen. Er ist über periphere Adapter mit peripheren Geräten niedriger Geschwindigkeit verbunden, wobei die Adapter an die Leitungen einer Geräte-Adapter-Schnittstelle DAI angeschlossen sind. Schnittstelle und Adapter können in der Art ausgebildet sein, wie dies in der US-PS 3 742 457 beschrieben ist. Die peripheren Geräte mit niedriger Geschwindigkeit umfassen Kartenleser, Kartenstanzer und Drucker. Wie aus Figur 1 ersichtlich, ist der Multiplexer 400 über die programmierbare Schnittstelle 601 mit der Anschlußstelle J verbunden.

Der Hochgeschwindigkeitsmultiplexer 300 steuert direkt die Datenübertragung zwischen der Gruppe von Platteneinheiten und Bandeinheiten 309-312, die an verschiedene Kanaladapter 203-306 angeschlossen sind. Jeder der Kanal-Steueradapter 303-306 ist seinerseits über die Leitungen einer Kanal-Adapter-Schnittstelle CAI-301-1 an verschiedene Anschlußstellen 0-3 angeschlossen. Der Hochgeschwindigkeitsmultiplexer 300 ist mit der Anschluß-Stelle A über eine Datenschnittstelle 600, eine programmierbare Schnittstelle 601 und eine Unterbrechungs-Schnittstelle 602 angeschlossen. Jeder der Kanal-Steueradaptcr 303-306 kann so ausgebildet sein, wie dies in der zuvor erwähnten US-PS 3 742 457 beschrieben ist. 80983Λ/0621

Wie zuvor erwähnt, ist jeder der Module an verschiedene Anschlußstellen der System-Schnittstelle'inheit 100 angeschlossen. Die Schnittstelleneinheit 100 steuert die Verbindung der verschiedenen Module untereinander über Datenübertragungswege, die die Übertragung von Daten und die Steuerung von Information zwischen Paaren von Modulen gestatten. Im Hinblick auf die vorliegende Erfindung kann die Systemschnittstelleneinheit 100 als ein Schaltnetzwerk beträchtet werden, das jedem aktiven Modul die übertragung von Daten zu und aus. einem internen Speichermodul gestattet, falls der anfordernde Modul die höchste Priorität aufweist und durch den nächsten verfügbaren Speicherzyklus freigegeben ist. Zu diesem Zweck weist die Schnittstelleneinheit 100 Prioritäts-Logikschaltkreise auf, die die relative Priorität der " Anforderung durch jeden der aktiven Module festeilen und den nächsten verfügbaren Speicherzyklus der höchsten empfangenen Prioritätsanforderung zuordnen. Die Schnittstelleneinheit 100 weist zusätzlich Unterbrechungsprioritäts-Schaltkreise auf, welche die relative Priorität der von den Modulen empfangenen Unterbrechungsanforderungen feststellen und die höchste Prioritätsanforderung auswählen und über ein Schaltnetzwerk zu dem Prozessor 200 weiterleiten.

Anschluß-Schnittstellen

Bevor die verschiedenen Module gemäß Figur 1 näher beschrieben werden, sollen anhand der Figuren 5a-5d die Schnittstellen 600-603 näher erläutert: werden. Gemäß Figur 5a ist ersichtlich, daß die dort dargestellten Leitungen die Datenschnittstelle darstellen, die eine der Schnittstellen bildet, die für den Austausch von Information zwischen einem aktiven Modul und der System-Schnittstelleneinheit 100 erforderlich sind. Der Informationsaustausch wird durch Steuerung des logischen Zustandes der verschiedenen Signalleitungen verwirklicht, wobei diese Steuerung in Übereinstimmung mit zuvor errichteten Regeln erfolgt, die in einer als "Dialog" bezeichneten Signalfolge enthalten sind.

* · 809834/0621 -

Gemäß Figur 5a umfaßt die Schnittstelle mehrere Leitungen mit folgender Bedeutung: Aktive Ausgangs-Anschluß-Anforderung AOPR/ Daten zur Schnittstelleneinheit. DTS OO-DTS 35, PO-P3,·' Steuerung von Daten zur Schnittstelleneinheit SDTS 0-6, P/identifizierte Mehrfachanschlüsse zur Schnittstelleneinheit MITS 0-3, P/ aktive Anforderung angenommen ARA/ gelesene Daten angenommen ARDA,· Daten von der Schnittstelleneinheit DFS 00-35, P0-P3; Mehrfachanschluß-Identifizierer von der Schnittstelleneinheit, MIES O-3, P; Doppelpräzision von der Schnittstelleneinheit DPFS und Status angenommen /^ST. Die Beschreibung der Schnittstellenleitungen erfolgt im nachstehenden Abschnitt in näheren Einzelheiten.

Daten-Schnittstellen-Leitungen

Bezeichnung

Beschreibung

Diese Leitung dient der übertragung einer aktiven Ausgangs-Anschluß-Anforderung in einer Richtung, die sich von jedem der aktiven Module zu der Schnittstelleneinheit SIU-100 erstreckt. Wenn diese Leitung gesetzt ist, so signalisiert sie der Schnittstelleneinheit SIU, daß der Modul einen Übertragungsweg anfordert, über den eine Anweisung oder Daten zu übertragen sind.
DTS 00-34, PO-P3 Diese Leitungen stellen einen Datenübertra-

«gungsweg mit einer Breite von vier Bytes dar, die sich in einer Richtung zwischen jedem der aktiven Module und der Schnittstellenheit SIU erstrecken und die zur übertragung von Anweisungen oder Daten von jedem aktiven Modul zu ■ der Schnittstelleneinheit SIU-100 benutzt werden.

Diese Leitungen erstrecken'sich von jedem aktiven Modul nach der Schnittstelleneinheit SIU-100. Sie dienen der Steuerung .von Daten zur

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SDTS 0-6, P

Schnittstellencinheit und sie werden benutzt, um ■ ■ ' die Schnittstelleneinheit SIU-100 mit Steuerinformation zu versorgen, wenn die Leitung AOPR gesetzt ist. Die Steuerinformation besteht aus sieben Bits und einem Paritäts-Bit, welche in folgender Weise codiert sind:

a) Der Zustand des Bits O gibt die Art der Anweisung an, die über die DTS-Leitung zugeführt wird. Die Anweisung kann hierbei eine programmierbare Schnittstellenanweisung oder eine Speicheranweisung sein.

b) Die Bits 1-4 geben durch ihre Codierung .an, welcher der Module die Anweisung empfangen und interpretieren soll (Speicheranweisungen

. . werden nur durch Speichermodule und program-

. mierbare Schnittstellenanweisungen werden durch alle Module außer dem E/A-Prozessor 200 interpretiert) . "

c) Der Zustand des Bits 5 zeigt an, ob ein oder

■ zwei Worte der Anweisungsinformation zwischen dem anfordernden aktiven Modul und dem ausge-■ wählten empfangenden Modul übertragen werden

sollen (ein Wort bestimmt eine Übertragung mit ■ einfacher Präzision und zwei Worte bestimmen ei-■ ne übertragung mit doppelter Präzision^.

d) Der Zustand des Bits 6 zeigt die Richtung der übertragung zwischen dem anfordernden Modul und dem ausgewählten empfangenden Modul an.

e) Das Bit P ist ein Paritäts-Bit, das von dem anfordernden aktiven Modul erzeugt wird und von einer in. der Schnittstelleneinheit SIU-100 ent-

• haltenen Anordnung geprüft wird.

MITS 0-3, P Diese Leitungen erstrecken sich von dem aktiven

Modul zu der Schnittstellenheit SIU-100. Sie zeigen durch ihre Codierung an, welcher Untcr-

kanal oder Anschluß innerhalb eines aktiven 809834/0621

DFS 00-35, PO-P3

MIFS 0-3, P

Moduls das Setzen der Leitungen AOPR verursacht hat.

Diese Leitung erstreckt sich von der Schnittstelleneinhait SIU-100 zu jedem der aktiven Module. Diese Leitung wird gesetzt, um anzuzeigen, daß der abgewählte empfangende Modul die Anforderung durch den aktiven Modul angenommen hat, wodurch dem Modul gestattet wird,

_die angeforderte· Information von den Daten-Schnittstellenleitungen zu entfernen. ' „ Diese Leitung -erstreckt sich von der Schnittstelleneinheit SIU zu jedem der aktiven Module und sie wird durch die Schnittstelleneinheit gesetzt, um den aktiven Modul anzuzeigen, daß

•er die zuvor angeforderten Daten eines ausgewählten Moduls anzunehmen hat.

Die Daten von der Schnittstelleneinheit werden' auf einem anderen Satz von Datenübertragungsleitungen übertragen, welche eine Breite von vier Bytes aufweisen und sich in einer Richtung von der Schnittstelleneinheit zu jedem aktiven Modul erstrecken. Diese Gruppe von Leitungen wird von der Schnittstelleneinheit SIU-100 benutzt, um gelesene Daten zu einem ausgewählten aktiven Modul zu übertragen.

Diese vier Mehrfachanschluß-Bestimmungsleitungen plus eine ungerade Paritätsleitung erstrecken sich von der Schnittstelleneinheit SIU-100 zu jedem der aktiven Module. Diese Leitungen geben durch ihre Codierung an, welcher Anschluß oder Unterkanal des aktiven Moduls die Daten einer vorausgegangenen Leseoperation von der Schnittstelleneinheit siu-100 aufzunehmen hat. Diese Doppelpräzisions-Leitung erstreckt sich von der Schnittstelleneinheit SIU zu jedem der aktiven Module. Durch den Zustand dieser Leitung wird angezeigt, ob ein oder zwei Worte der gelesenen Daten von dem aktiven Modul zur Ver-

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ORIGINAL INSPECTED

2BObOAB

Vollständigung einer Übertragung aufzunehmen sind (Leseanweisung)

AST Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 zu jedem aktiven Modul und ihr Zustand, der wechselseitig exklusiv zu. der Leitung ARDA ist, signalisiert dem aktiven Modul, daß er die auf den DFS-Leitungen zugeführte Statusinformation aufnehmen soll.

Die Leitungen der programmierbaren Schnittstelle 601 sind in Figur 5b dargestellt und sie dienen der übertragung von Anweisungen von einem aktiven Modul und einem ausgewählten Modul. Die Übertragung wird durch die Steuerung der logischen Zustände der verschiedenen Signalleitungenbewerkstelligty wobei dies in Übereinstimmung mit zuvor errichteten Regeln erfolgt, die eine als "Dialog¹.¹ be-zei-' -chnete Signalfolge ausführen. Die programmierbare Schnittstelle umfaßt verschiedene Leitungen, denen folgende Bedeutung zugeordnet ist: Programmierbare Schnittstellenanweisungen angenommen APC; programmiere Schnittstellendaten von der Schnittstelleneinheit SIU PDFS 00-35;· POtP3; programmierbare Schnittstelle bereit PIR; Anforderung der Übertragung gelesener Daten RDTR; programmierbare Schnittstellendaten zu der Schnittstelleneinheit SIU PDTS 00-35; PO-P3 und gelesene Daten angenommen RDAA. Eine Beschreibung der Schnittstellenleitungen wird nachfolgend in näheren Einzelheiten gegeben.

Programmierbare Schnittstellenleitungen

Bezeichnung Beschreibung

APC · Diese Leitung erstreckt sich von der Schnittstelleneinheit SIU-100 zu jedem empfangenden - Modul und sie signalisiert im gesetzten Zustand dem Modul, daß Anweisungsinformation den PDFS-Leitungen der Schnittstelle durch die Schnitt-. Stelleneinheit SIU zugeführt worden ist und durch den Modul aufgenommen werden soll.

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PDFS 00-35, PO-P3 Diese Leitungen weisen eine Breite von vier

Bytes auf u?id sie erstrecken sich in einer Richtung von der Schnittstelleneinheit SIU-100 zu jedem Modul. Sie führen einem ausgewählten _r empfangenden Modul programmierbare Schnittstelleninformation von der System-Schnitteinheit SIlM00 zu. .

PIR Diese Leitungen erstrecken sich von jedem Modul

zu der Schnittstelleneinheit SIU-100 und sie zeigen im gesetzten Zustand an, daß der Modul bereit ist, eine über die Leitung PDFS zugeführte Anweisung aufzunehmen.

PDTS 00-35,PO-P3 Diese Leitungen weisen eine Breite von vier

Bytes auf und sie erstrecken sich-in einer Richtung von jedem Modul zu der Schnittstellen- - · einheit SIU-100. Diese Leitungen werden zur

Übertragung von programmierbarer Schnittstelleninformation zu der Schnittstelleneinheit SIU-100 benutzt.
RDTR Diese Leitung erstreckt sich von jedem Modul,

. ' der an die programmierbare Schnittstelle angeschlossen ist, zu der Schnittstelleneinheit

• ;· SIU-100. Im gesetzten Zustand zeigt diese Leitung an, daß die zuvor angeforderten gelesenen ' . Daten für eine Übertragung zu einem Modul verfügbar sind und durch den Modul den Leitungen ; · PDTS zugeführt worden sind.

RDAA Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 nach jedem Modul und sie zeigt im gesetzten Zustand dem Modul an, daß die über die Leitungen PDTS zugeführten Daten aufgenommen worden sind und daß der Modul die Information von diesen Leitungen wegnehmen kann.

Gemäß Figur 5 c ist als weitere Schnittstelle die Unterbrechungs-Schnittstelle 602 dargestellt, die für die Unterbrechungsverarbeitung durch den E/A-Prozessor 200 vorgesehen ist. Diese Schnitt-

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stelle gestattet die übertragung von Unterbrechungsinformation von einem aktiven Modul zu der Schnittstelleneinheit SIU-100 sowie die übertragung von Unterbrechungsinformation von der Schnittstellcneinheit SIU-100 zu dem E/A-Prozessor 200 zwecks Verarbeitung. Entsprechend den anderen Schnittstellen wird die übertragung der Unterbrechungsanforderung durch Steuerung der logischen Zustände der verschiedenen Signalleitungen verwirklicht, wobei dies in Übereinstimmung mit zuvor errichteten Regelnerfolgt, die durch eine als "Dialog" bezeichnete Signalfolge ausgeführt werden. Die Unterbrechungsschnittstelle weist verschiedene Leitungen mit folgender Bedeutung auf: Unterbrechungsanforderung IR; Unterbrechungsdaten IDA 00-11, PO-P1 und Unterbrechungs-Mehr fachanschluß-Identifi zierer IMID 00-03 für an die Anschlüsse A bis D angeschlossene Module. Hinsichtlich der an die Anschlüsse G und H angeschlossenen Module weist die Unterbrechungsschnittstelle ferner Leitungen mit folgender Bedeutung auf: Pegel Null vorhanden XZP; höhere Pegelunterbrechung vorhanden HLIP; ünterbrechungsdaten-Anforderung IDR; Freigabe RLS und aktiver Unterbrechungspegel AILO-2. Wie aus Figur 5c hervorgeht, weisen die Unterbrechungsschnittstellen-Anschlüsse G und II keine Unterbrechungs-Mehrfachanschluß-Identifiziererleitung auf. Eine Beschreibung der Unterbrechungs-Schnittstellenleitungen erfolgt nachstehend in näheren Einzelheiten.

Unterbrechungs-SchnittStellenleitungen

Bezeichnung Beschreibung

IR · Diese Leitung erstreckt .sich von jedem Modul

,' nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand der Schnittstelleneinheit SIU-100 an, daß sie eine Bedienung anfordert.

IDA 0-3f PO Diese Unterbrechungs-Datenleitungen erstrecken IDA 4-11,Pl sich von einem aktiven Modul nach der Schnitt-.

Stelleneinheit SIU-100. Durch ihre Codierung ■ . . enthalten diese Leitungen Steuerinformation,

deren übertragung nach dem E/A-Prozessor ange-"

fordert wird, wenn eine Unterbrcchungsanforde-

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rung von dem Prozessor angenommen worden ist. Diese Bits sind wie folgt, codiert: ' <■

a) Der Zustand des Bits O signalisiert der Schnittstelleneinheit SIUrIOO, weicher der beiden Prozessoren die Unterbrechungsanforderung verarbeiten soll.

b)Die Bits 1-3 zeigen durch ihre Codierung die Priorität oder die Pegelnununer der Unterbrechungsanforderung der Schnittstelleneinheit SIU-100 an.
c)das Bit PO ist ein Paritäts-Bit für die Bits

0-3.

d)die Bits 4-8 erzeugen durch ihre Codierung einen Teil einer Adresse/ deren Erzeugung durch den E/A-Prozessor 200 für eine Bezugnahme auf die korrekte Prozedur bei der Verarbeitung der Unterbrechung erforderlich ist (z.B. eine Unterbrechungssteuerblocknummer ICBN)

e)das Bit P1 ist ein Paritäts-Bit für die Bits " 4-11.

IMID 00-03 Diese Leitungen erstrecken sich von jedem aktiven Modul nach der Schnittstelleneinheit SIU-1OO und sie bestimmen durch ihre Codierung, welcher spezifische Unterkanal des aktiven Moduls eine Unterbrechungsbearbeitung angefordert hat. LZP Diese Leitung erstreckt sich von der Schnitt-

' Stelleneinheit SIU-100 zu dem E/A-Prozessor und sie zeigt im gesetzten Zustand an, daß durch die Schnittstelleneinheit SIU-100 eine Anforderung mit höchster Priorität (Pegel Null) an den Prozessor 200 gerichtet ist.

HLIP · . Diese Leitung erstreckt sich von der Schnittstelleneinheit SIU-100 nach dem E/A-Prozessor 200 und sie zeigt im gesetzten Zustand an, daß

■ . eine Unterbrechungsanforderung mit einem höheren

Pegel als der Pegel des gerade auf dem Prozessor 200 kaarhpiteten, Snozesses vorliegt.

IDR Diese Leitung erstreckt sich von dem E/A-

Prozessor' 200 nach der SchnittstellenGinhc.it SIU-100 und sie zeigt im gesetzten Zustand an, • · daß von der Schnittstellencinheit SIU-100 auf den Leitungen DFS Unterbrechungsdaten nach dem Prozessor zu senden sind.

RLS ■ Diese Leitung erstreckt sich von dem E/AProzessor 200 nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand an, daß der Prozessor 200 die Ausführung der laufenden Prozedur beendet hat.

AIL 0-2 Die den aktiven Unterbrechungspegel führenden

. Leitungen erstrecken sich von der Schnittstelleneinheit SIU-100 zu dem E/A-Prozessor 200. Diese Leitungen geben durch ihre Codierung die Unterbrechungspegelnummer der auf dem Prozessor 200 auszuführenden Prozedur an.

Eine letzte Gruppe von Schnittstellenleitungen/ die von bestimmten Modulen gemäß Figur 1 benutzt wird, wird durch interne Speircherschnittstellen-Leitungen gemäß Figur 5d repräsentiert. Die interne Speicherschnittstelle 603 dient dem Informationsaustausch zwischen dem internen Speicher 500 und den Modulen des Systems. Der Informationsaustausch wird durch Steuerung der logischen Zustände der verschiedenen Signai-Schnittstellenleifcungen in Übereinstimmung mit zuvor festgelegten Regeln bewerkstelligt, wobei diese Regeln, eine als "Dialog" bezeichnete Signalfolge ausführen. Die interne Speicherschnittstelle weist eine Anzahl von LeitungeiPauf, denen folgende Bedeutung·. zugeordnet ist: Daten zum Speicher DTM 00-35, P0-P3; Datenidentifizierer zum Speicher RITM Ότ7, PO-P1 ,· Bestimmungsleitungen zum Speicher SLTM 0-3, P,* Annahme PI-Anweisung APC; Annahme ZAC-Anweisung AZC; PI-Schnittstelle bereit PIR,* ZAC-Schnittstelle bereit ZIR/ Ubertragungsanforderung gelesener Daten RDTR/ Daten vom Speicher DFM 00-35, P0-P3/ Anforderungsidentifizierer vom Speicher RIFM 07-, PO-P1 ,* Doppelpräzision, vom Speicher DPFM;QUAD/ gelesene

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Daten angenommen RDAA und Systemtakt SYS-CLK.

Speicher- und programmierbare Schnittstellenanweisung werden über die gleichen Datenleitungen der Schnittstelle übertragen. Die Schnittstelle weist keine Leitungsgruppe zur Verarbeitung von Unterbrechungsanforderungen auf, so daß die an den internen Speicher über die Schnittstelleneinheit SIU-100 angeschlossenen Module nicht direkt eine Speicherunterbrechung veursachen können. Eine Beschreibung der internen Speicherschnittstellenleitungen. wird nachstehend in näheren Einzelheiten gegeben.

Interne Speicher-Schnittstellenleitungen.

Bezeichnung DTM 00-35, PO-P3

Beschreibung *

auf,

Diese Leitungen weisen eine Breite von 4 Bytes

RITM 0-3, PO RITM 4-7, P1

SLTM 0-3, P

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(36 Informations leitungen und vier ungerade Paritätsleitungen), die sich in einer Richtung von der Schnittstelleneinheit SIU-1OO nach dem internen Speicher 500 erstrecken. Diese Leitungen werden zur übertragung von Speicheroder programmierbaren Schnittstellenanweisungen zu dem internen Speicher 500 benutzt. Diese Leitungen bilden zwei Gruppen mit vier Leitungen, welche sich von der Schnittstelleneinheit SIU-100 nach dem internen Speicher 5OO erstrecken und der Anforderungsidentifizierung dienen. Diese Leitungen übertragen aufgrund ihrer Codierung Information zu dem internen Speicher, durch die der Modul bestimmt wird, der die Anweisung ausgelöst hat und sie werden benutzt, um die angeforderten Daten in den geeigneten Modul zurückzuholen.

Diese Leitungen erstrecken sich von der Schnittstelleneinheit SIU-100 nach dem internen Speicher 500 und sie umfassen zwei Anschlußnummer-Auswahlleitungen, eine Lese/Schreib-Leitung zum Speicher, eine Doppelpräzisionsleitung zum Speicher und eine ParitStsleitung. Die diesen Leitungen aufgeprägten Informationssignale sind

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folgendermaßen codiert:

a) Die Bits 0-1 stellen Anschlußnummer-Ausv.-ahl-Bits dar, die durch ihre Codierung anzeigen,

. , welcher Anschluß oder Unterkanal innerhalb des beigefügten Moduls die zu dem Modul gesendete Speicheranweisung empfangen oder interpretieren soll.

b) Bit 2 ist ein- Lese/Schreib-Bit zum Speicher, das in der von dem aktiven Modul empfangenen Steuerinformation enthalten ist und von der Schnittstelleneinheit SIU nach dem internen Speicher 500 weitergereicht wird, wenn von. der SchnittEtelleneinheit SIU-100 eine neue Anweisung zu dem Speicher abgesendet wird. Der Zustand dieses Bits zeigt die Richtung der Datenübertrag an4

c) Bit 3 ist ein Doppelpräzisions-Bit zum Speicher, das durch seine Codierung den Betrag der zu übertragenden Daten anzeigt. Es ist ebenfalls in der durch den aktiven Modul erzeugten Steuerinformation enthalten, wobei

'~\ es durch die Schnittstelleneinheit SIU-100

nach dem internen Speichermodul 500 übertra-• gen wird, wenn eine neue Anweisung nach dem

Speichermodul abgesendet wird.

AZC Diese Leitung erstreckt sich von der Schnitt-

stßlleneinheit SIU-100 nach dem internen Speichermodul 500 und sie zeigt im gesetzten Zustand .dem internen Speichermodul 500 an, daß eine von* < -der Schnittstelleneinheit SIU-100 auf den ande-

ren Leitungen angebotene ZAC-Anweisung und Steuerinformation anzunehmen ist. Das Setzen dieser Schnittstellenleitungen erfolgt wechselseitig · exklusiv mit dem Setzen der Schnittstellenlcitung APC.

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PIR/Z IR

APC Diese Leitung dient der Annahme einer pro-

grammierbarrer) Schnittstellenanweisung und sie erstreckt sich von der Schnittstelleneinheit SIU-100 nach dem internen Speichermodul 500. Im gesetzten Zustand zeigt diese Leitung an,

daß die auf den Leitungen DTM vorliegende Anweisungsinformation von dem internen Speichermodul 500 anzunehmen ist.

,Diese Leitung signalisiert die Bereitschaft der programmierbaren Schnittstelle und sie erstreckt sich von dem internen Speicherinodul 500 zu der Schnittstelleneinheit SIU-100. Im gesetzten Zustand zeigt diese Leitung der Schnittstelleneinheit SIU-100 an/ daß der interne Speichermodul 500 in der Lage ist, eine programmierbare Schnittstellenanweisung bzw. Speicheranweisung (ZAC) anzunehmen. Diese Leitung erstreckt sich von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand an, daß die zuvor durch eine ZAC- oder PI-Anweisung angeforderte^ gelesenen Daten zusammen mit der erforderlichen Steuerinformation verfügbar sind und zu dem die Daten anfordern-, den Modul gesendet werden können. DFM 00-35, P0-P3 Diese Leitungen weisen eine Breite von 4 Bytes

3,uf und sie erstrecken sich in einer Richtung . ■ · von dem internen Speichermodul 500 nach der

. Schnittstelleneinheit SIU-100. Diese Leitungen werden zur Rückholung angeforderter Lesedaten in einen aktiven Modul über die Schnittstelleneinheit SIU-100 benutzt.

Die beiden Gruppen von Leitungen erstrecken sich von dem internen Speichermodul 500 nach der Schnittstellcneinheit SIU-100. Diese Leitungen werden benutzt, um die gelesenen Daten aus dem Modul 500 zurück nach dem anfordernden Modul zu leiten.

RIFM 0-3, PO
RIFM 4-7, P1

DPFM und QUAD

Die Doppelpräzisionsleitung vom Speicher und die QUAD-Leitung erstrecken sich von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100. Diese Leitungen zeigen durch ihre Codierung die Anzahl der Worte an, die über die Schnittstelleneinheit SIU-100 zu dem anfordernden Modul während des Zeitintervalles der Übertragungsanforderung der gelesenen Daten zu übertragen sind. Diese Leitungen sind folgendermaßen codiert:
QUAD₇ DPFM
O ' O ein Wort, Einfachpräzision

0 1 zwei Worte, Doppelpräzision

1 X vier Worte

Diese Leitung für die Statusidentifikation der gelesenen Daten erstreckt sich von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100. Der Zustand dieser Leitung signalisiert der Schnittstelleneinheit SIU-100, ob die auf den Leitungen DFM vorliegende Informa-.tion sich auf gelesene Daten oder eine Statusinformation bezieht, wenn die Leitung RDTR ge-· setzt ist. Im gesetz.ten Zustand zeigt diese Leitung an, daß eine Statusinformation von ein oder zwei Worten (QUAD=O) zu übertragen ist. Wenn diese Leitung den Binärwert Null einnimmt, "so v.1rd hierdurch signalisiert, daß bis zu vier Worte zu übertragen sind, wobei die Anzahl der Worte durch die Codierung der Leitungen QUAD und DPFM vorgegeben wird.

Diese im Zusammenhang mit der programmierbaren Schnittstelle erwähnte Leitung erstreckt sich von der Schnittstelleneinheit SIU-100 nach dem internen Speichermodul 500. Im gesetzten Zustand signalisiert diese Leitung dem Speichermodul, daß die von ihm auf den Schnitt-809834/062 1

Stellenleitungen -ausgegebenen Daten angenommen worden sind und daß er daher diese Daten auf den Leitungen wegnehmen kann. SYS-CLK Die Systemtakt-Leitung erstreckt sich von der

.■Schnittstelleneinheit SIU-100 nach jedem Modul ν des Systems. Diese Leitung ist an eine Takt-.geberquelle innerhalb des E/A-Prozessors 2OO angeschlossen und sie dient der Synchronisation der Operationen eines jeden Speichermoduls durch den gemeinsamen Systemtakt.

Während die Figuren 5a bis 5d diejenigen Leitungen zeigen, welche die verschiedenen Module des Systems gemäß Figur 1 mit der Schnittstelleneinheit SIU-100 verbinden, sei darauf verwiesen, daß noch andere Leitungen vorgesehen sind, zur Signalisätion anderer Zustände, wie beispielsweise von Fehlerzuständen und Betriebs zuständen. Nachdem die verschiedenen von den Modulen gemäß Figur 1 benutzten Arten von Schnittstellen beschrieben worden sind, soll nunmehr, eine nähere Beschreibung der einzelnen Module gegeben werden. '

E/A-Prozessor 200

Gemäß Figur 2 weist der Prozessor 200 einen mikroprograinmierten Steuerabschnitt 201 auf, der in Abhängigkeit von in einem Steuerspeicher 201-10 gespeicherten Mikrobefehlen Steuersignale für die Ausführung von.Befehlen erzeugt. Ferner umfaßt der Prozessor 200 einen Befehls-Pufferabschnitt 202 zur Speicherung von aus dem internen Speichermodul 500 abgerufenen Befehlen, einen Speicherabschnitt 203 und einen Verarbeitungsabschnitt 204 zur Ausführung arithmetischer und logischer Operationen unter Steuerung von in dem Steuerspeicher 201-10 gespeicherten Mikrogrograminen.

Steuerspeicherabschnitt 201

Der Steuerspeichcr 201-10 besteht beispielsweise aus Abschnitten eines Festwertspeichers ROM. Der Steuerspeicher 201-10 ist über

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Signale von irgendeiner von acht Ursprungsadressen adressxerbar, die an einem Auswahlschalter 201-14 verfügbar sind. Der Inhalt der adressierten Speicherplätze wird in ein Ausgangsregister. 201-15 ausgelesen und durch in einem Block 201-16 enthaltene Decodierschaltkreise decodiert. Zusätzlich werden Signale von einem der Felder des den Mikrobefehl enthaltenden Registers 201-15 als Eingangssignale für den Schalter 201-14 benutzt, um eine der acht Ursprungsadressen als Adresse für den Steuerspeicher 201-10 auszuwählen. Die in das Register-201-15 eingelesenen Mikrobefehle weisen Adresskonstanten auf zum Verzweigen des Steuerspeichers 2O1-1O auf geeignete Mikroprogrammroutinen.

Wie aus Figur 2 ersichtlich, sind folgende Steuerspeicher-Ursprungsadressen vorgesehen: Unterbrechungs/Ausnahmesignale', die von Signalen abgeleitet v/erden, die von der System-Schnittstelleneinheit 100 und von Schaltkreisen innerhalb des Prozessors 200 erzeugt werden; eine Nächst-Adressregisterposition, die an die über einen Addierschaltkreis 201-24 in ein Register 201-22 eingespeicherte Nächst-Adresseninformation angeschlossen ist; eine Rückkehradressregisterposition, der der Inhalt eines Rückkehrregisters 201-20 als Rückkehradresse zugeführt ist; eine Ausführungs-Adressregisterposition, der von einem Wegsucherspeicher 201-2 über ein Speicherciusgangsregister 201-4 eine Adresse zugeführt wird; eine Folgeadressregisterposition, die die Adresse ebenfalls aus dem Register 201-4 erhält und .eine Konstantenposition, der ein Konstantenwert aus dem Ausgangsregister 201-15 zugeführt wird.

Die geeignete nächste Adresse wird durch den Addierschaltkreis 201-24 erzeugt, dem als ein Operandeneingang Adressignale in Form einer durch den Schalter 201-14 ausgewählten Ursprungsadresse" und als ein anderer Operand Signale von Sprung.-'•Steuerschaltkreisen eines Blockes 201-26 zugeführt werden. Die Sprung-' .Steuerschaltkreise werden durch in dem Steuerspeicherregister 201-15 gespeicherte Konstantensignale beeinflußt und sie erzeugen einen geeigneten Wert als einen Operandeneingang für den Addierschaltkreis 201-24. Die durch den Addicrschaltkreis 201-+24

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erzeugte resultierende Adresse ergibt sich als Summe von durch den Schalter 201-14 ausgewählten Adressen und von Konstanten-Signalen, die durch die Sprung-Steuerschaltkreise des Blockes 201-26 erzeugt werden. Die verschiedenen Positionen des Schalters 201-14 werden in Abhängigkeit von aus dem Steuerspeicher 201-10 ausgelesenen Mikrobefehlen ausgewählt, um wiederum geeignete Adressenfür in dem Steuerspeicher 201-10 gespeicherte Mikroprogramme zu erzeugen, wobei diese Mikroprogramme für die Ausführung einer Operation erforderlich sind/ die durch den Operationscode eines Programmbefehls bestimmt ist. Der Operationscode des Befehls wird dem Wegsucherspeicher 201-2 über den Datenweg 201-6 zugeführt. Die Rückkehr-Adressregisterposition des Schalters 201-14 wird während der Programmfolge als Folge einer Verzweigungsoperation ausgewählt, während die Konstenregisterposition ausgewählt wird, um eine Verzweigung nach einem vorbestimmten Speicherplatz im Steuerspeicher 201-10 zu erzeugen, die durch das Konstantenfeld des in dem Register 201-15 gespeicherten Mikrobefehls bestimmt.ist.

Unterbrechungen werden nach der Vervollständigung der Ausführung eines Programmbefehles verarbeitet.· Aus Figur 2 ist ersichtlich, daß Leitungen HLIP und LZP, die das Vorhandensein eines höheren Unterbrechungspegels bzw. einer Unterbrechung mit dem Pegel Null anzeigen, Signale an den Schalter 201-14 anlegen. Das über die Leitung HLIP angelegte Signal wird mit einem Unterbrechungs-Sperrsignal aus einem Prozeßsteuerregister 204-22 einer UND-Verknüpfung unterzogen und das Resultat wird zusammen mit dem auf der Leitung LZP anliegenden Signal einem ODER-Gatter zugeführt. Wenn das das Vorhandensein der Unterbrechung mit höherem Pegel anzeigende Signal nicht gesperrt ist oder ein Signal auf der Leitung LZP angelegt wird, so wählen Signale von nicht dargestellten an den Schalter 201-14 angeschlossenen Schaltkreisen die Stellung Ausnahme/Unterbrechung aus. Die Signalleitungen, welche das Vorhandensein einer Unterbrechung (LZP und HLP) anzeigen, wählen eine Untcrbrochungsfolgc von Mikrobefehlen anstelle der Mikrobefchlsfolgc für die Ausführung des nächsten Programmbefehles ausg „ _g g 3 _ft ,

Ausnahmen anzeigende Signalleitungen sind an nicht dargestellte Steuerschaltkreise angeschlossen, die dem Schalter 201-14 zugeordnet sind und verursachen die Auswahl der Ausnahme/Unterbrechungsposition. Dies führt zu einer Adresse zur Bezugnahme auf eine Ausnahmefolge von Mikrobefehlen. In Abhängigkeit von dem Ausführungstyp kann die Ausnahme sofort verarbeitet werden, da die weitere Ausführung des Programmbefehles verhindert werden muß oder nicht möglich ist (z.B. Fehler, illegale Befehle). Die Ausnahme wira Beendigung der Ausführung des Programmbefehles verarbeitet, wenn der Zustand keine sofortige Beachtung erfordert (z.B. Zeitablauf, Oberlauf usw.) . Der Auftritt von Ausnahmen verursacht die Auswahl der Ausnahme/Unterbrechungsposition des Schalters 201-14 und das Setzen einer entsprechenden Bit-Position im Prozeßsteuerregister 204-22.

Mit PDA in Figur 2 bezeichnete Zeittaktsignale werden durch Taktschaltkreise innerhalb eines Blockes 201-30 erzeugt und sie dienen der Vorgabe geeigneter Speicherzyklen für den Steuerabschnitt 201 sowie als Zeittaktsignale für den Betrieb der anderen Abschnitte des Prozessors 200 und der anderen Module des Systems gemäß Figur 1. Im Falle der vorliegenden Erfindung können die Taktschaltkreise ebenso wie die anderen Schaltkreise gemäß Figur 2 als herkömmliche Schaltkreise ausgebildet sein, wie sie beispielsweise in der Veröffentlichung "The Integrated Circuits Catalog.·.· for Design Engineers" von Texas Instruments, Inc., 1972 beschrieben sind. Insbesondere können die Taktschaltkreise einen quarzgesteuerten Oszillator und Zählerschaltkreise, aufweisen, während der Zähler 201-14 aus mehreren Daten-Selektor/Multiplexer-Schaltkreisen bestehen kann. ■ .

Aus Vorstehendem ergibt sich, daß bei den meisten durch Mikroprogramme gesteuerten Maschinen der Steuerspeicher 201-10 die erforderliche Steuerung eines jeden Prozessors pro Operationszyklus übernimmt. Zu diesem Zweck wird jedes Mikrobefehlswort, das aus dem Steuerspeicher 201-10 herausgelesen wird, während eines Operationszyklus in einer Anzahl getrennter Steuerfelder

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unterteilt, die die erforderlichen Eingangssignale für die verschiedenen Auswahlschalter gemäß Figur 2 erzeugen. Diese Schalter werden zur Adressierung der verschiedenen Zwischenspeicher und für die Auswahl der Operanden benutzt. Die Steuerfelder erzeugen ferner Signale zum Festlegen verschiedener Testbedingungen für eine Verzweigung sowie Signale für die Steuerung der Operation einer Addier/Verschiebeeinheit im Abschnitt 204 und schließlich Signale für die Erzeugung von Steuerinformation, die für die Erzeugung von Anweisungen erforderlich ist.

Befehlspuffer-Abschnitt 202

Dieser Abschnitt weist mehrere Register 202-2 für die Speicherung von bis zu vier Worten von aus dem internen Speichermodul 500 abgerufenen Befehlen auf/ die über ein Dateneingangsregister 204t 18 zugeführt werden. Die Gruppe von Registern202-2 ist an einen Befehlsregisterschalter 202-4 mit zwei Stellungen angeschlossen, der seinerseits zwei Ausgangssignale erzeugt, ein Ausgangssignal CIR betreffend einen gerade ausgelesenen Befehl und ein weiteres Ausgangssignal NIR betreffend einen nächsten ausgelesenen Befehl. Die Auswahl von Befehlsworten auf einer Halb- oder Vollwortbasis wird in Abhängigkeit von dem Zustand der Bit-Positionen in dem laufenden Befehlszähler IC getroffen, der normalerweise in einem ersten Register der Arbeitsregister des .Blockes 204-12 gespeichert ist. . · ' ■

Speicher abschnitt 203 . _"■ · "

Gemäß Figur 2 weist dieser Abschnitt einen Zwischenspeicher auf, der acht Gruppen von Registern aufweist, die .acht verschiedenen Prozessen zugeordnet sind, die unterschiedliche Prioritätspegel besitzen. Der höchste Prioritätspegel entspricht dem Pegel O und der niedrigste Prioritätspegel entspricht dem Pegel 7. Jeder Gruppe bzw. jedem Pegel sind 16 Register zugeordnet.

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Der Zwischenspeicher 203-10 wird über einen Daten-Auswahlschalter 203-14 mit acht Schaltstellungen adressiert, wodurch den Adress-eingängen 203-12 selektiv eine 7-Bit-Adresse aus einer der acht Ursprungsadressen zugeführt wird. Die drei höchstrangigsten Bit-Positionen der Adresseingänge 203-12 wählen eine der acht Registergruppen aus, während die verbleibenden'vier Bits eines der 16 Register auswählen. Die von der Schnittstelleneinheit SIU-100 auf den Leitungen AIL erzeugten Signale führen die drei höchst-

vorrangigsten Bits den Adresseingängen 203-12 des Zwischenspeichers zu» Die verbleibenden Signale werden von dem SteuerSpeicherregister 201-15 oder Felder'des über IRSW zugeführten Befehls erzeugt.

Das Schreib-Adressregister 203-22 wird über den Schalter 202-4 geladen, um Signale entsprechend den Bits 9-12 oder den Bits 14-17 des laufenden Programmbefehls zu speichern, wobei dieser durch eines der Felder des Mikrobefehls innerhalb des Registers 201-15 bestimmt wird. Das Schreib-Adressregister weist somit Adressen-Speicherraum für das Laden oder das Rückführen eines Ergebnisses in eines der AllgemeinreCrister des Zwischenspeichers 203-10 auf. Die Schreiboperation wird durch ein Schreibtaktsignal ausgelöst, das entweder beim Schalten eines nicht dargestellten getakteten Schreib-Flip-Flops auf "1" oder in Abhängigkeit eines in das Register 201-15 geladenen Feldes eines Mikrobefehls auftritt. Bei einer Erzeugung durch das Schreib-Flip-Flop tritt das Schreibtakt-

signal auf, wenn das Schreib-Flip-Flop beim Auftritt des nächsten PDA-Taktimpulses auf "0" zurückgestellt wird. Hierdurch wird eine auf einen Programmbefehl bezogene Schreiboperation während des Beginns der Verarbeitung des nächsten Befehls gestattet.

Der Inhalt des Schreib-Adressregisters 203-22 wird über den Auswahlschalter 303-1.4 einem Decodiernetzwerk 203-28 zugeführt, welches jedesmal ein Signal auf einer Ausgangsleitung erzeugt, wenn das Register 203-22 eine Adresse von 0,1 oder 15 speichert. Dieses Signal verhindert die Erzeugung eines Schreibtaktimpulses durch nicht dargestellte Gatterschaltkreise, wenn das Schreib-Flip-Flop auf "1" gesetzt ist. Dem Decodiernetzwerk 203-28 wird zusätzlich

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von dem Prozeßzustandsregister 204-20 ein Modussignal zugeführt. Das Modussignal zeigt an, ob der Prozessor 200 in der Hauptbzw. Nebenbetriebsweise betrieben wird^und es wird mit dem Ausgangssignal einer UND-Verknüpfung unterzogen und zur Erzeugung eines Äusnahmesignales auf einer anderen Ausgangsleitung benutzt, die ihrerseits als ein Eingang zu dem Prozeßsteuerregister 204-22 und auf einen Eingang, der die Auswahl der Ausnahme/Unterbrechungsposition des Schalter 201-14 bewirkt, geführt ist. Hierdurch wird eine Veränderung des Inhalts des Prozeßzustandsregisters GRO des Zwischenspeichers 203-10 verhindert. Der Inhalt eines adressierten Register-Speicherplatzes wird über einen Datenauswahlschalter 203-18 mit zwei Stellungen in ein Zwischenspeicher-Pufferregister 203-16 übernommen. Der Inhalt des Pufferregisters 203-16 wird sodann über einen weiteren Datenauswahlschalter 203-20 mit zwei Stellungen dem Verarbeitungsabschnitt 204 zugeführt. Die verschiedenen Schaltstellungen der Datenauswahlschalter 203-14, 203-18 und 203-20 werden durch verschiedene Felder ausgewählt, die in Mikrobefehlen enthalten sind, die in

■das Register 201-15 eingelesen werden. Der Zwischenspeicher 2O3-1O empfängt Datensignale über eine von zwei Ausgangsschienen, die wahlweise an eines von vier Arbeitsregistern des" Blockes 204-12 •angeschlossen sind.

Jede Gruppe von 16 Registern weist einen Prozeßzustandsregisterspeicherplatz (Allgemeinregister GRO) zur Speicherung von Information auf, die für die Steuerung des laufenden Prozesses von Bedeutung ist. Die ersten acht Bit-Positionen des Registers spei-

te

ehern Steuerungsinformation, die aufgrund ihrer Codierung den unterbrechenden Modul festlegt. Die nächste Position ist durch eine Vorrang-Bit-Position gegeben, die durch ihre Codierung die Betriebsweise der Operation festlegt. Das Register umfaßt ferner eine externe Register-Bit-Position/ die angibt, ob der Register-' inhalt verändert werden kann sowie eine Adressenmodus-Bit-Position, zwei Zustandscode-Bit-Positionen, eine Übertrags-Bit-Position und 22 Bit-Positionen für die Speicherung eines Zähl-. Standes, der periodisch heruntergezählt wird, während der zugeordnete Prozeß aktiv ist. Wogen der für eine Modifikation oder

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ORiGSNAL INSPECTED

Bezugnahme erforderlichen Frequenz des Zugriffs auf den Inhalt des Prozeßzustandsregisters sind Signale entsprechend dem Inhalt dieses Registers in einem der Register des Verarbeitungsabschnittes 204 (z.B. Register 204-20) gespeichert. Der Speicherplatz des Allgerneinregisters zum Speichern des Inhalts des Prozeßzustandsregisters dient daher zum Speichern des laufenden Wertes des Prozeß-Zustandsregisters des Abschnittes 204 beim Auftritt einer Unterbrechung. ,,

Jede Gruppe von Registern weist ferner einen Befehlszähler ·(Allgemeinregister GR1) zur Speicherung der Adresse des laufenden Befehls des zugeordneten Prozesses auf. Zusätzlich weist jede Gruppe von Registern ein Seitentabellen-Basisregister (Allgemeinregister GR15) und eine Anzahl von Allgemeinregistern (Allgemeinregister 2-14) zur temporären Speicherung von Operanden und Adressinformationen auf. Der Zwischenspeicher 203-10 umfaßt ferner ein Register für eine Steuerblockbasis CBB, welches eine absolute Adresse speichert, die auf die Basis eines Ausnahmesteuerblockes und auf Unterbrechungssteuerblocktabellen im internen Speichermodul 500 verweist. Das erste Register GRO mit der höchsten Priorität innerhalb der Gruppe von Registern, dessen Inhalt niemals verändert wird, speichert die Steuerblockbasisinformation. Die Unterbrechungs-Steuerblocktabellen weisen 256 Gruppen von Speicherplätzen auf, welche Information für die Verarbeitung der Art der Unterbrechung speichern. Die Ausnahme-Steuerblocktabellen weisen 16 Gruppen von Speicherplätzen auf, die Information für-die Verarbeitung des Ausnahmetyps speichern.

Ausnahmen sind vom Prozessor festgestellte Zustände, die den Prozessor 200 automatisch veranlassen, in eine der 16 Ausnahme-Verarbeitungsroutinen einzutreten. Die Ausnahmezustände werden durch eine 4-Bit-Ausnahmenummer festgelegt, die den Bits 10-13 des Programmbefehls entspricht, wenn· der Prozessor in die Hauptbetriebsweise eintritt. In allen anderen Fällen weist die Ausnahmenummor den Wert 0 auf. Die Ausnahmennummer (ECB-Nummer) wird zur Bestimmung eines der Ausnahmesteuerblöcke ECB rait vier Worten benutzt, welcher auf eine Ausnahme-Verarbeitungsroutine verweist.

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28Ό6045

Die Byte-Adresse eines Ausnähmesteuerblockes ECB entspricht der Steuerblockbasis CBB-16 (ECB-Nummer -1). Jeder Ausnahmesteucr— block ECB v/eist Werte zum Laden der Register PSR,. IC und PTBR auf sowie zusätzlich einen Wert für eine . Sicherungsbereich-Hinweisadresse, die als Stapelbereich für die Speicherung von Information dient/ die dem laufenden Prozeß zugeordnet ist, bevor der Prozessor 200 in die Ausnahmeroutine eintritt. Die Adresse eines Unterbrechungs-Steuerblockes ICB entspricht der Steuerblockbasis CBB +16 (ICB-Nununer) . Die ICB-Nummer wird aus dem Unterbrechungswort in der erläuterten Weise gewonnen. Der Unterbrechungs-Steuerblock stellt ebenfalls einen Block von vier Worten dar und er enthält Werte für die Register PSR, IC, GR14 und PTBR.

Verarbeitungsabschnitt 204 ' ·

In diesem Abschnitt werden alle arithmetischen und logischen Operationen durchgeführt, die von den Programmbefehlen des Prozesses gefordert werden. Der Abschnitt 204 umfaßt eine Addier/Verschiebeeinheit 204-1, die in der Lage ist, arithmetische, Verschiebe-

■ und logische Operationen mit einem Paar Operanden von 36 Bit durchzuführen. Die von einem Addierteil oder einem Verschiebeteil der Einheit 204-1 erzeugten Resultate werden aufgrund von Mikrobefehlen ausgewählt und anschließend selektiv über einen Datenaus-Yjahlschalter 204-8 mit vier Stellungen über ein Paar Ausgangs-

■ leitungen entweder zu irgendeinem der Arbeitsregister des Blockes 204-12 oder zu einem Datenausgangsregister 204-14 übertragen. Das Daten-Ausgangsregister 204-14 ist an die Leitungen der Prozessor-Datenschnittstelle 600 angeschlossen. Der Block 204-12 umfaßt vier Arbeitsregister RO bis R3, die der temporären Speicherung des Inhalts des Befehlszählers und der Adressen während einer Befehlsausführung dienen. Die Register können aus irgendeiner Position des Schalters 204-8 geladen werden. Das zu ladende Register und das hierzu erforderliche. Schreibsignal wird durch Felder innerhalb eines Mikrobefehls festgelegt, der dem Register 201-15 entnommen wird.

Gemäß Figur 2 sind die Register an ein Paar von Ausgängsschienen WRPund WRR angeschlossen. Die WRP-Schiene ist an Adresseingänge 204-5j an den Schalter 203-18 und den Zwischenspeicher 203-10 an-

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geschlossen. Die WRR-Schiene ist an den A-Operandenschalter 203-20, den B-Operandenschalter 204-1, an das Register 204-20 und an das Register 204-22 angeschlossen. Die zum Anschluß an die WRR- und WRP-Schienen ausgewählben Register v/erden durch ein Feldpaar eines Mikrobefehls bestimmt, der aus dem Register 201--1S ausgelesen wird.

Gemäß Figur 2 weist der Verarbeitungsabschnitt. 204 ein Prozeßzustandsregister 204-20 und ein Prozeßsteuerregister 204-22 auf. Das Prozeßzustandsregister 204-20 wird in der erwähnten Weise über die Ausgangsschiene WRR vom Zwischenspeicher 203-10 geladen. Das Prozeßsteuerregister 204-22 ist ein 36-Bit-Register, das allen acht Unterbrechungspegeln gemeinsam ist. Die Bit-Positionen des Prozeßsteuerregisters 204-22 enthalten die folgende Information. Die Bit-Positionen 0-8 bestimmen folgende verschiedene Arten von Nicht-Hauptbetriebsweise-Ausnahmen:

PCR-Bit-Position Ausnahmetyp

■ 0 ' Operation nicht vollständig; keine Antwort der

Schnittstelleneinheit SIU-ΐθΟ auf den Leitungen ARA oder AR¹DA.

1 . Seitenadress-Grenzfehler (Kennschlüsselprüfung) . 2 Seiten-Zugriffsfehler

.3 Seite im Speicher nicht vorhanden

.4 . Illegale Operation ' . . • 5 . Prozeß-Zeitgeber-Ablauf 6 überlauf

• 7 Verriegelungsfehler

8 Adressen-Fehlausrichtung

Der Ausdruck "Fehler" bezieht sich nicht notwendigerweise auf den Auftritt eines Hardware-Fehlers, sondern umfaßt auch Fehlerzustände usw.

Die Bit-Positionen 9-15 bestimmen den Speicherplatz der Paritätsfehler und die Bit-Positionen 23-26 bestimmen die Prozessor-nummer und den Pegel, die über die Leitungen PNID und AIL erhalten werden. Die Bit-Position 27 stellt ein Unterbrechungs-

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■- 36 -

Sperr-Bit dar, während die Bit-Positionen 28-35 Unterbrechungs-Anforderungs-Bits speichern'die für den Fall, daß sie den Wert "1" aufweisen, eine Unterbrechung mit einem der Bit-Position entsprechenden Pegel anzeigen (z.B. 28 = Pegel O). Die Bit-Positionen 27 bis 35 können durch einen Programmbefehl über die Ausgangsschiene WRR aus der Reihe von Registern des Blockes 204-12 geladen werden. Die Inhalte eines jeden Registers 204-20 und 204-22 werden selektiv, über einen Datenauswahlschalter 204-24 mit zwei Positionen einer der Positionen des Datenauswahlschalters 204-8 zugeführt. Das Register 204-20 ist ferner mit der PI-Position eines zweistufigen Steuerungs-Auswahlschalters 204-10 und eines vierstufigen Adressen-Auswahlschalters 204-6 verbunden. Der Steuerungsschalter 204-10 erzeugt Steuerungsinformation für die Schnittstelleneinheit SIU-IOO, welche zur Übertragung der Anweisung zu dem richtigen Modul· verwendet wird. Eines der Felder des aus dem Register 201-15 ausgelesenen Mikrobefehls wählt die geeignete Position entweder für eine Speicher oder eine programmierbare Schnittstellenanweisung aus. Die Steuerungsinformation für eine Speicheranweisung wird erzeugt durch Felder innerhalb des Mikrobefehls und durch seitenunterteilte Adresseninformation vom Zwischenspeicher 204-4 oder durch absolute Adresseninformation von der Schiene WRP. Im Falle einer Lese/Schreib-Anweisung wird die Steuerungsinformation wie folgt erzeugt: das Bit 0 weist für eine Lese/Schreib-Anweisung den Wert "0" auf; das Bit 1 definiert den internen/externen Speicher und entspricht dem PTW-Bit 0 (seitenunterteilt) oder dem WRP-Bit 0 (absolut). Die Bits 2-4 entsprechen den PTW-Bits 1-3 (seitenunterteilt) oder den WRP-Bits 1-3 (absolut). Die Bits 5-6 entsprechen Bits eines der Felder des Mikrobefehls, die durch ihre Codierung eine Einfachwort- oder Doppelwortübertragung bzw. eine Lese- oder Schreib-Zyklusoperation festlegen. Beim Start eines Speicherzyklus Oder bei der Auslösung einer Anweisung werden die Signale des Steuerungsschalters 204-10 in ein Steuerungsregister 204-16 geladen, das die Signale den geeigneten Leitungen der Datenschnittstelle 600 des Prozessors 200 zuteilt. Die zusätzliche Steuerungsinformation aufweisende Anweisung wird durch die Position 2 des Adressenschalters 204-6 im Falle einer programmier-

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baren Schnittstellenanweisung erzeugt.

Wie der Figur 2 weiterhin entnehmbar ist, umfaßt der Verarbeitungsabschnitt 204 einen Zwischenspeicher 204-4, der über Adresseingänge 204-5 adressierbar ist. Der Zwischenspeicher 204-4 gestattet eine Seitentabellen-Adresspeicherung für jeden der acht Ünterbrechungspegel, die bei der Erzeugung absoluter Adressen für die Adressierung des internen Speichermoduls 500 benutzt werden. Im Falle der Adressierung wird der Inhalt des Speicherplatzes des Zwischenspeichers 204-4 in zwei Positionen des Adressenschalters 204-6 mit vier Positionen ausgelesen. Diese zwei Positionen werden für eine- Bezugnahme auf Seiten innerhalb des internen . Speichermoduls 500 benutzt. Da die Seitenunterteilung des Zwischenspeichers 204-4 kein besonderes Merkmal der vorliegenden Erfindung bildet, wird auf eine nähere Diskussion dieser Speichertechnik verzichtet. Die anderen beiden Positionen des Adressen-Auswahlschalters 204-6 werden zur Vorgabe der Speicher- oder programmierbaren Schnittstellenanweisung benutzt. Insbesondere wird die Position 1 des Adressenschalters 204-6 bei Auswahl durch ein Adressen-Steuerfeld eines im Register 201-15 gespeicherten Mikrobefehlswortes zur Erzeugung der Lese/Schreib-Speicheranweisung benutzt, die Bits 0-8 mit einer Codierung entsprechend den vorbestimmten Feldern des Mikrobefehlswortes umfaßt und ferner Bits 9-35 aufweist, die aufgrund ihrer 'Codierung entweder der .seitenunterteilten Adresseninformation des Speichers 204-4 oder den absoluten Adressen-Bits entsprechen, wie sie von den Arbeitsregistern des Blockes 204-12 auf der Ausgangsschiene WRP ausgegeben werden. Wird die PI-Position des Schalters 204-6 ausgewählt, so erzeugt der Schalter eine programmierbare Schnittstellcnanweisung mit folgenden Bits: Bit 0 weist den Wert "0" auf; Bit1 wird aus einem Feld eines Mikrobefehls zugeführt, der in dem Register 201-15 gespeichert' ist/ Bit 2 wird dem Bit 9 des PSR-Registers 204-20 entnommen und bestimmt, ob der ablaufende Prozeß gewisse externe Register verändern kann,· Bits 5-8 entsprechen den Bits 4-7 des Registers 204-20 und sie bestimmen den Anschluß oder Unterkanal innerhalb des Moduls; Bit 3 bestimmt

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·. · ^; ^₁ .._NSPECTED

durch, seine Codierung die Prozessor-Paarnummer, die von der Schnittstelleneinheit SIU-IOO angewählt wurde; Bit 4 weist den Wert "0" auf und die Bits 9-35 entsprechen den Bits 9-35 der Schiene WRP, die die absolute Adresse der programmierbaren Schnittstellenanweisung liefert.

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Interner Speichermodul 500

Fig. 4 zeigt die Hauptblöcke der vorliegenden Erfindung und ein bevorzugtes Äusführungsbeispiel eines internen Speichermoduls 500. Es ist ersichtlich, daß der"Modul 500 einen Pufferspeicherabschnitt 500-2, einen Hintergrundpeicher"abschnitt 500-4, einen Eingangsregisterabschnitt 500-12, einen Steuerschaltkreisabschnitt 500-6, einen Eingangsschalter 500-8 und einen Ausgangsschalterabschnitt 500-10 aufweist, die in der dargestellten Weise angeordnet sind. Der Ausgangsschalterabschnitt 500-10 und der Eingangsregisterabschnitt 500-12 übertragen Steuerinformation zu und von dem Prozessorpaar PO bzw. dem Multiplexermodul 300 über die Schalter dor Schnittstelleneinheit SIU-100, wie dies hier erläutert wird.

Der in näheren Einzelheiten in Fig. 6 dargestellte Pufferspeicherabschnitt 500-2 umfaßt einen Puffer 500-20 mit zugeordneten Steuerschaltkreisen 500-21, eine Listenspeichereinheit 500-22 mit zugeordneten Vergleichsschaltkreisen 500-24, Anzeigelogikschaltkreise 500-28 und Steuerschaltkreise 500-26, die in der dargestellten Weise angeordnet sind. Der Pufferspeicher ist in 4 Pegel bzw. Abschnitte unterteilt, von denen jeder aus mehreren herkömmlichen bipolaren Schaltkreischips aufgebaut ist. Jeder Pegel ist in acht Byteabschnitte unterteilt, wobei jeder Byteabschnitt fünf bipolare Schaltkreischips umfaßt. Die Schaltkreischips enthalten jeweils 128 adressierbare Speicherplätze mit einer Breite ,von 2 Bit, wobei die Gesamtheit der Chips" zu einer Kapazität von 64 Blockadressen-Speicherplätzen oder 256 Adressenspeicherplätzen führt. Jeder Block wird durch 4 Worte mit 40 Bit gebildet, wobei jedes Wort 4 Bytes aufweist und jedes Byte aus 9 Datenbits und einem Paritätbit besteht .

« _t

Die Listenspeichereinheit 500-22 speichert die Adressen eines jeden. Pufferblockes und ist "in ähnlicher Weise in 4 Pegel aufgeteilt. Die Einheit 500-22 weist einen nicht dargestellten umlaufenden Zähler auf zur Vorgabe des Pegels des Pufferspeichers, in den während

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eines nächsten Operationszyklus einzuschreiben ist. Die verschiedenen Pegel des Puffers definieren eine Spalte von 80 Bits und der Pufferblock umfaßt zwei solche Spalten. Die Listenspeichereinheit 500-22 ist· somit in eine Anzahl von Spalten entsprechend der Anzahl von Blöcken in dem Puffer unterteilt. Im Hinblick auf die vorliegende Erfindung kann die Organisation des Pufferspeichers als herkömmlich angesehen v/erden und beispielsweise der Organisation entsprechen/ wie sie in der US-PS 3.845.474 dargestellt und beschrieben ist. Während eines Operationszyklus des Pufferspeichers werden 4 Bytes in den Ausgangsmultiplexerschalter 500-10 über eine Anzahl von 1 aus 8-Selektorschaltkreisen ausgelesen.

Die Listenspeichereinheit 500-22 liefert Adreßsignale an die Vergleichsschaltkreise des Blockes 500-24. Diese herkömmlich aufgebauten Schaltkreise stellen fest, ob sich die angeforderte Information im Pufferspeicher oder irgendeinem der 4 Pegel befindet. Die Vergleichsschaltkreise 500-24 legen das Ergebnis des Vergleichs an die Anzeigeschaltkreise des Blockes 500-28 an. Die Anzeigeschaltkreise 500-28 speichern ihrerseits die übereinstimmungsanzeigen, die als Eingangssignal an die Steuerlogikschaltkreise des Blockes 500-6 angelegt werden. Der Hintergrundspeicherabschnitt 500-4 umfaßt einen Hintergrundspeicher 500-40, Zeittaktschaltkreise 500-48, ein Ausgangsregister 500-42 mit 160 Bit, Datenkorrektur- und Parität-Erzeugungsschaltkreise 500-44 und eine Anzahl von Steuerschaltkreisen des Blockes 500-46, wobei diese Elemente in der in Fig. 7 dargestellten Weise angeordnet sind. Die Schaltkreise 500-48 umfassen Herkömmlich aufgebaute Zählerschaltkreise und Verzögerungsleitungen, welche Zeittakt- und Steuersignale für die Synchronisierung der Gesamtoperation des Speichermoduls 500-2 liefern. _e

Der Hintergrundspeicher 500-40 ist aus 4K MOS-Speicherchips in herkömmlicher Weise aufgebaut und besitzt eine Kapazität von 128K-Speicherworten, die in 32K Blöcken angeordnet sind und wobei jedes Wort

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aus 40 Bit besteht. Die Datenkorrektur- und Parität-Erzeugungsschaltkreise stellen Fehler in den Worten fest und korrigieren diese, wenn die Worte aus dem Hintergrundspeicher 500-40 ausgelesen bzw. in diesen eingeschrieben werden. Im Hinblick auf die vorliegende Erfindung können diese Schaltkreise als herkömmlich angesehen werden.

Gemäß Fig. 6 weist der Eingangsregisterabschnitt ein Zonen-, Adressen- und Anweisungsregister 500-120 (ZAO-Register), ein erstes Wortpufferregister 500-22 und ein -zweites Wortpufferregister 500-123 auf, die in der dargestellten Weise angeordnet sind. Das ZAC-Register 500-120 speichert das ZAC-Anweisungswort, das das in Fig.8 gezeigte Format besitzt. Den Eingangspufferregistern 500-122 und 500-123 wird das Datenwort bzw. die Datenworte einer ZAC-Anweisung zugeführt, die an die Leitungen DTM der Schnittstellen 603 durch einen Anforderungsmodul angelegt werden. Der Inhalt der Register 500-122 und 500-123 wird an verschiedene Bytepositionen des 1 aus 2-Multiplexerschalters 500-8 angelegt. Gemäß der vorliegenden Erfindung werden dem Schalter 500-8 ebenfalls die aus dem Hintergrundspeicher ausgelesenen Daten zugeführt, die mit den neuen Eingangsdaten vereinigt werden und wobei die vereinigten Daten in den Hintergrundspeicher 500-40 und den Pufferspeicher 500-20.geschrieben werden.

Die in dem ZAC-Register 500-120 enthaltene Anweisung wird an die in dem Block 500-6 enthaltenen Dekodiergatterschaltkrexse angelegt, während die Adreßsignale an die Schaltkreise des Blockes 500-6, der Listenspeichereinheit 500-22, des Pufferspeichers 500-20 und des Hintergrundspeichers 500-40 zu deren Adressierung angelegt werden. ·

Die Schaltkreise des Blockes 500-6 erzeugen die verschiedenen Steuer- und Zeittaktsignale , um verschiedene Teile des internen Speichermoduls in die Lage zu versetzen, die durch die in dem ZAC-Register 500-120 gespeicherte Anweisung festgelegte Operation auszuführen. Hierbei werden Steuersignale dem Eingangsmultiplexerschalter 500-8 und dem Ausgangsmultiplexerschalter 500-10 zugeteilt, um die Gruppe von Datensignalen auszuwählen, die in den

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Hintergrundspeicher 500-40 einzuschreiben bzw. aus dem Hinterr grundspeicher 500-40 und dem Pufferspeicher 500-20 auszulesen ist. Im Hinblick auf die vorliegende Erfindung können der Multiplexer bzw. die Datenselektorschaltkreise und Register zusätzlich zu den noch anhand der Pig. 8 zu erläuternden Schaltkreise als herkömmlich angesehen werden.

Fig. 7 zeigt in näheren Einzelheiten bestimmte Schaltkreise der Blöcke 500-6, 500-21, 500-26 und 500-46. Aus dieser Figur geht hervor, daß die Steuerschaltkreise des Blockes 500-6 mehrere UND/NAND-Gatter 500-60 bis 500-74 umfassen. Den Gattern 500-60, 600-61 und 5OO-62 werden verschiedene Bitsignale der ZAC-Anweisung und das Puffer-Umgehungssignal von dem ZAC-Register 500-120 zugeführt. Diese Signale werden in der dargestellten Weise miteinander verknüpft und an die Gatter 500-64 und 500-74 angelegt. Das resultierende Lese- und Sehreib-Ladeanweisungssignal wird an die Puffersteuerschaltkreise 500-21, die Listensteuerschaltkreise 500-26 und die Hintergrundspcicher-Steuerschaltkreise 500-46 in der dargestellten Weise angelegt. Die anderen Anweisungssignale, wie beispielsweise RCLOOO und RRlOO, werden ebenfalls an die Hintergrundspeicherschaltkreise 500-46 angelegt.

Wie aus Fig. 7 hervorgeht, weisen die Pufferschaltersteuerschaltkreise 500-21 in Reihe miteinander verbundene NAND/UND-Gatter 500-210 und 500-212 auf, die ein Pufferspeicher-Schreibtaktsignal WRCÄCHEIOO für einen* Schreib-Taktfreigabeschaltkreis 500-214 erzeugen. Der Schreib-Taktfreigabeschaltkreis 500-214 umfaßt herkömmliche Logikgatterschaltkreise, die an den Pufferspeicher 5OO-2O die geeigneten Zeittaktsignale liefern, wie sie für einen Schreibzyklus der Operation erforderlich sind. Die Steuerschaltkreise weisen ferner zusätzlich UND/NAND-Gatter 500-216 bis 500-222 auf, die den Zustand des Adreßbits 32 modifizieren, wie dies beim Einschreiben entweder von 80 Bit fortgeschriebener Daten oder eines Datenblockes vom Hintergrundspeicher 500-40 in den Pufferspeicher auf Grund einer Schreib- bzw. Leseanweisung erforderlich ist.

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In gleicher Weise umfassen die Listensteuerschaltkreise in Reihe geschaltete NÄND/UND-Gatter 500-260, 500-262 und 500-264, wobei das letzte Gatter ein Listen-Schreibtaktsignal WKDRlOO an einen Schreib-Freigabeschaltkreis 500-266 liefert. Der Schreib-Freigabeschaltkreis 500-266 umfaßt herkömmliche Logikgatterschaltkreise, die geeignete Zeittaktsignale an die Listenspeichereinheit 500-22 liefern, wie sie für die Ausführung eines Schreibzyklus der Opera-' tion erforderlich sind.

Die Hintergrundspeichersteuerschaltkreise 500-46 umfassen in Reihe geschaltete UND/NAND~Gatter 500-460 bis 500-468. Diese Gatter erzeugen ein Hintergrundspeicher-Anforderungssignal BSREQlOO und sie gestatten einem Datensignal, einen Hintergrundspeicher-Lese/Schreib-Zyklus der Operation auszulösen und Daten des Hintergrundspeichers an die Schnittstelleneinheit SIU-IOO zu übertragen. Die Gatter 500-460 bis 500-468 erzeugen ein Hintergrundspeicher-Anforderungs signal BSREQ100 für einen Lese/Rückspeicher-Operationszyklus bei Abwesenheit einer Listenübereinstimmung (z.B. Signal HITOOO =1), einen Schreib-Operationszyklus und für einen Lese/Lösch-Operationszyklus. Zweite dazu in Reihe geschaltete UND/NAND-Gatter 500-470 bis 500-476 erzeugen ein Hintergrundspeicher-Schreib-Sperrsignal DISABBSWR100 beim Auftritt eines Fehlerzustandes (z.B. Signal LMEOOO=O). Während des Leseteils eines Schreibzyklus wird beispielsweise bei der Feststellung eines nicht-korrigierbaren Pehlerzustandes das Signal LMEOOO auf den Binärwert "O" gesetzt. Hierdurch wird die Freigabe der Schaltkreise des Blockes 500-478 sowie der Schaltkreise der Blöcke 500-266 und 500-214 verhindert.

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Die letzte Gruppe von Schaltkreisen in Fig. 7. wird durch die Anzeigeregisterschaltkreise 500-28 von Fig. 6 gebildet. Die Schaltkreise umfassen NAND/UND-Gatter 500-280 und 500-282 zusätzlich zu einem UND-Gatter 500-28I₇ wobei die Gatter in der dargestellten Weise miteinander verbunden sind. Dem NAND/UND-Gatter 500-280 werden die sich von den Vergleichsschaltkreisen 500-24 ergebenden Vergleichssignale zugeführt, und dieses Gatter liefert einen Hinweis auf einen Listenvergleich an das Gatter 500-282. Der Ausgang des Gatters 500-282 wird seinerseits an den Setzeingang eines Anzeigeregister-Flip-Flops 500-284 gelegt. Ein NAND/UND-Gatter 500-284 er-« hält ein ZAC-Annahmesignal von der Schnittstelleneinheit SlU-IOO zugeführt, welches komplementiert wird und einem Rückstelleingang des Flip-Flops 500-284 zugeführt wird. Die Ausgangssignale mit den Binärwerten "1" und "0" des Flip-Flops 500-284 werden sodann verschiedenen Blöcken innerhalb Fig. 7 in der dargestellten Weise zu- geführt.

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System-Schnittstelleneinheit 1OO

Unterbrechungsabschnitt 101

Die System-Schnittstelleneinheit 100 dient dem Nachrichtenaustausch zwischen den Modulen des Systems gemäß Figur 1 über mehrere Doppelkanalschalter. Verschiedene Doppelkanalschalter v/erden zum Sammeln der Signale auf den Leitungen der verschiedenen Schnittstellen der Module verwendet. In Figur 3a sind die Schalter und Schaltkreise des Unterbrechungsabschnittes 101 zum Verarbeiten der Modul-Unterbrechungsschnittstellen dargestellt. Im System gemäß Figur 1 sind Module dargestellt, die an die Anschlüsse. LMO/ A,E, G und J angeschlossen sind und die jeweils Signale zu der Schnittstelleneinheit SIU-100 über verschiedene Leitungen der Unterbrechungs-Schnittstelle 602 zuleiten. Die Schnittstelle SIU-100 gibt zusätzlich Signale über eine Unterbrechungs-Schnittstelle 600 an den zugeordneten Anschluß L gemäß Figur 1 ab. . ·

Gemäß Figur 3# gibt jeder Modul, wenn er eine Bearbeitung anfordert, ein Signal auf.seiner Unterbrechungsanfbrderungsleitung IR zusammen .mit einer geeigneten Unterbrechurigs-Bestimmungsinformation auf den Leitungen IDA ab, wobei diese Leitungen den Schaltkreisen eines Unterbrechungsprioritäts- und Steuerblockes 101-2 zugeführt sind. Die Schaltkreise .des Blockes 101-2 überwachen alle Unterbrechungs-Schnittstellen und sie wählen den geeigneten, dem Prozessor 200 zugeordneten Prozeß . aus, wenn die Anforderung eine Priorität aufweist, die höher ist als die Priorität des gerade ausgeführten Prozesses. Wenn der Prozessor 200 seine Bereitschaft zur Aufnahme der Anforderung signalisiert, schaltet die Schnittstelleneinheit SIU-100 die der höchsten Prioritätsanforderung zugeordnete Identifizierungsinformation auf den Prozessor 200. Die Identifiziefungsinformation weist eine Unter-

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brechungs-Steuerblocknummer von 8 Bit einschließlich eines Paritäts-Bits auf sowie eine Unterbrechungs-Pegelnummer von 3 Bit und eine Prozessornummer von einem Bit mit einem Paritäts-Bit und schließlich eine Kanalnummer von 4 Bit.

Die Schaltkreise des Blockes 101-2 weisen Decodierschaltkreise ■ auf, die¹⁽T?rozessornuinmer und die Unterbrechungs-Anforderungssignale decodieren. Unter der Voraussetzung, daß kein Paritätsfehler vorliegt, werden die Ausgangssignale der Decodierschaltkreise den Prioritäts-Logikschaltkreisen des ausgewählten Prozessors zugeführt. Die Prioritäts-Logikschaltkreise decodieren die. Unterbrechüngs-Pegelsignale und bestimmen den höchsten Prioritätspegel und sodann die Priorität des Anschlusses, so daß der Modul mit dem höchsten Prioritätspegel und der höchsten Anschlußpriorität ausgewählt· wird. Die Unterbrechungs-Anschlußpriorität innerhalb eines vorgegebenen Pegels stellt sich wie folgt dar:

Alt; Anschluß L; Anschluß-A, Anschluß B, Anschluß C; .

Anschluß D; Anschluß E; Anschluß F, Anschluß G; Anschluß H; «.

Anschluß I und Anschluß K.

Dies bedeutet hinsichtlich des Systemes gemäß Figur 1, daß der Anschluß des laufenden Prozesses die höchste Priorität gefolgt von der Schnittstelleneinheit SIU-100, dem Hochgeschwindigkeitsmultiplexer 300, dem Zentralprozessor 700, dem Prozessor 200 und dem Niedriggeschwindigkeitsmultiplexer'400 aufweist.'

Die Prioritätsschaltkreise des Blockes 101-2 erzeugen ein Ausgangssignal auf einer Leitung von N-Ausgahgsleitungen, wobei die Zahl N der Anzahl der unterbrechenden Module innerhalb des Systems entspricht. Die N-Ausgangsleitungen werden einem Daten-Auswahlschalter 101-4 mit acht. Positionen zugeführt, der die ünterbrechungs-Pegelsignale eines Unterbrechungspegels mit einer höheren Priorität als des gerade bearbeiteten Pegels auswählt und in ein Register 101-6 überträgt. Die Ausgangssignale des Registers 101-6 werden auf den Leitungen AIL ausgegeben, wenn der Prozessor 200 die Leitung IDR den Wert "1" annehmen läßt, vorausgesetzt,daß die Schnittstelleheinheit SIU-IOO zuvor

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die Leitungen HLIP vtnd LZP zur Annahme des Wertes "1" veranlaßt hat. Wenn der laufende Prozeß für eine Unterbrechung nicht gesperrt ist, so verursacht die ünterbrechungsanforderung die Aufgabe des laufenden Prozesses durch den Prozessor 200 und die Annahme eines Unterbrechungswortes von der Schnittstelleneinheit SIU-100, wobei dieses Wort die zuvor erwähnte Identifizierungsinformation enthält. Das Unterbrechungswort v/eist im einzelnen folgendes Format auf:

Bit O ist eine neue Unterbrechungs-Bit-Position. Wenn dieses Bit auf den Wert "1" gesetzt ist, so zeigt es an, daß es sich bei der Unterbrechung um eine neue Unterbrechung handelt und wenn es auf den Wert "0" gesetzt ist, so zeigt es an, daß die Unterbrechung einen zuvor unterbrochenen Prozeß betrifft, der

• wieder aufgenommen wird.

Bits 1-17 werden nicht benutzt und weisen den Wert "0" auf.

• Bits 18-27 bestimmen die Unterbrechungs-Steuerblocknummer, wobei die Bits· 18 und 27 auf den Wert "0" gesetzt sind. Bits 28 - 31 werden durch die Schnittstelleneinheit SIU-100 erzeugt und bestimmen den Ursprungsmodul.

Bits 32-35 werden durch die Module mit Mehrfachanschlüssen erzeugt und bestimmen den Unterkanal oder Anschluß innerhalb des Ursprungsmoduls.

Die Ausgangsleitungen der Unterbrechungs-Prioritätsschaltkreise 101-2 werden einem weiteren Daten-Auswahlschalter 101-8 zugeführt. Da nur der die höchste Priorität aufweisende anfordernde Modul ein Signal an den Auswahlschalter 101-8 abgeben wird, ist dieser in vorbestimmter Weise so verdrahtet, daß er einen Satz codierter Steuerungssignale abgibt, die den physikalischen Anschluß festlegen, mit dem der anfordernde Modul verbunden wird. Hierzu dienen beispielsweise die Bits 28 - 31 des Unterbrechungswortes. Im vor- " liegenden Fall werden die folgenden Steuerungscodes für die Auswahl der Module gemäß Figur 1 erzeugt:

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Code Identifizierter Schnittstelleneinheit-Anschluß

0000 Interner Speichermoudl - Anschluß LMO

• 0001 Anschluß K - . ■

0010 Schnittstelleneinheit SIÜ-100 - Anschluß L

0101 Niedriggeschwindigkeitsmultiplexer 400 - Anschluß I

0110 Prozessor 200 - Anschluß G

1101 Hochgeschwindigkeitsmultiplexer 300 - Anschluß A

1110 Zentralprozessor 700 - Anschluß E

Der von dem Auswahlschaltkreis 101-8 erzeugte Vier-Bit-Code wird seinerseits einerGruppe herkömmlicher ÜND-Gatterschaltkreise zugeführt, die in dem Gatternetzwerk 101-12 enthalten sind. Die andere Identfizierungsinformation, die von den verschiedenen Ursprungs modulen des Systems erzeugt wird, wird anderen Gatterschalt* «■ kreisen des Netzwerkes 101-12 zugeführt. Insbesondere führt jeder Modul eine Ünterbrechungs-Steuerblocknummer ICBN über die Leitungen IDA einer Position des Datenauswahlschalters 101-14 zu. Ferner erzeugt jeder Modul auf den Leitungen IMID der Unterbrechungsschnittstelle für andere Gatterschaltkreise des Netzwerkes 101-12 die Information, die zur Bestimmung des anfordernden Unterkanals oder Anschlusses des Quellenmoduls erforderlich ist." Wenn der Prozessor 200 die Leitung IDR zur Annahme des Wertes "1 " veranlaßt, so gitbt die Schnittstelleneinheit SIU-100 über eine Stellung des Auswahlschalters 101-20 die Signale des Gatternetzwerkes 101-12 an die Leitungen DFS der Prozessor-Datenschnittstelle 600 ab. Die anderen Positionen des Schalters 101-20 sind nicht dargestellt, da sie für ein Verständnis der vorliegenden Erfindung ohne Bedeutung sind.

Datenübertragungsabschnit 102 " , „

In Figur 3b ist der Datenübertragungsabschnitt 102 der Systemschnittstelleneinheit 100 dargestellt. Dieser Abschnitt enthält Prioritätsschaltkreise, welche festlegen, welcher Modul über seine programmierbare Schnittstelle 601 Anweisungen zu dem Hochgeschwindigkeitsmultiplexer 300 übertragen hat und welcher Quellenmodul über seine Datenschnittstelle 600 Daten zu dem

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Multiplexer 300 zu übertragen hat. Weiterhin weist der Abschnitt 102 Prioritätsschaltkreise auf, Vielehe festlegen, welcher Quellen-Modul entweder.Daten oder Anweisungen nach dem internen Spcichermodul 500 zu übertragen hat. .

Es sei darauf verwiesen, daß Übertragungen zwischen einem Paar von Modulen erfolgen, wenn ein Modul eine Anforderung an den anderen Modul erzeugt hat und diese Anforderung durch den anderen -Modul angenommen worden ist. Damit eine Anforderung angenommen wird, muß der anfordernde Modul die höchste Priorität aufweisen, beide Module müssen sich in einem Zustand der Empfangsbereitschaft für die"-Information befinden und der Datenübertragungsweg muß verfügbar sein und darf nicht belegt sein.

Die von dem Prozessor 200 an den Abschnitt 102 herangeführten Signale werden hinsichtlich ihrer Erzeugung in gro.ßem Umfang durch verschiedene Felder der aus dem Prozessorregister 201-15 gemäß Figur 2 herausgelesenen Mikrobefehle gesteuert. Beispielsweise wird die von dem Prozessor 200 zu den Schaltkreisen des Blockes 102-4 zugeführte Leitung AOPR durch ein Steuer-Bit-Feld eines ·. aus dem Register 201-15 ausgelesenen Mikrobefehls betreffend den Anforderungstyp der Schnittstelleneinheit SJU freigegeben, wobei das Bit-Feld durch seine Codierung die übertragung einer Lese/Schreibspeicher- oder programmierbaren Schnittstellenanwei- ■ sung festlegt. Die an den Datenauswahlschalter 102-2 angelegten Leitungen der Prozessor-Datenschnittstelle 600 vermitteln eine Anweisungsinformation, welche durch eine Mikroprogrammsteuerung erzeugt wird, die in das Prozessor-Datenausgangsregister 204-14 gemäß Figur 2 geladen ist. Die Leitungen SDTS führen Signale, die durch eine Mikroprogrammsteuerung erzeugt werden, welche in das _u Prozessor-Steuerungsregister 204-16, gemäß Figur 2 geladen ist.

Hinsichtlich des Systems gemäß Figur 1 übertragen nur E/AProzessoren Anweisungen nach dem Multiplexer 300 und der Prozessor 200 gibt Signale an das Netzwerk 102-4 ab. Das Netzwerk 102-4 weist daher Decodierschaltkreise auf, welche die Steuerungsinformation des Prozessors decodieren, falls der Prozessor

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Anweisungen nach dem Multiplexer 300 zu übertragen wünscht. Liegen mehrere E/A-Prozessoren vor und fordern mehrere Prozessoren während des gleichen Zyklus eine übertragung/ so wählt ein Prioritätsschaltkreis innerhalb des Netzwerkes 102-4 den Modul aus, dem die höchste Priorität zugeordnet ist und gibt die übertragung einer Anweisung durch diesen Modul nach dem Multiplexer 300 auf den Leitungen PDFS seiner programmierbaren Schnittstelle 601 frei. Insbesondere versorgt das Netzwerk 102-4 den Auswahlschaiter 102-2 mit Signalen, die Signale des geeigneten Moduls auswählen. Dieser Fall tritt ein, wenn der Multiplexer 300 der Schnittstelleneinheit SIU-100 anzeigt, daß er bereit ist, eine Anweisung aufzunehmen, indem er den Wert der Leitung PIR auf "1" setzt. Zum gleichen Zeitpunkt setzt .das Netzwerk 102-4 die Leitung APC auf den Wert "1", wodurch dem Multiplexer 300 angezeigt wird, daß er die auf den Leitungen PDFS angelegte Anweisung annehmen soll. Wenn der Prozessor einen Befehl ausführt, der ihn zur Abgabe einer programmierbaren Schnittstellenanweisung an den Multiplexer 300 veranlaßt, so legt der Prozessor 200 die Prozessornummeridentfikation im Bit 3 der Anweisung ab. Der Multiplexer 300 speichert die Prozessornuinmer, die in der Anweisung enthalten ist, bis er eine Unterbrechungsanforderung abzugeben wünscht, wobei dann die Prozessornummer einen Teil der Unterbrechungsdaten bildet. Wenn die programmierbare Schnittstellenanweisung dem Multiplexer 300 übermittelt wird, so wird die den Prozessor 200 als den Anforderer bestimmende Steuerungsinformation in einem Register 102-6 gespeichert, das dem Multiplexer 300 an dem Anschluß A zugeordnet ist. Bei einer Reaktion des Multiplexers 300 durch Erzeugung einer Übertragungsanforderung gelesener Daten an die Schnittstelleneinheit SIU-100 wird der Inhalt des Registers 102-6 zur Festlegung des Prozessors 200 als dem tatsächlichen die Daten empfangenden Modul benutzt.

Eine ähnliche Einrichtung wird zur übertragung von Datensignalen ' zu dem Multiplexer 300 verwendet. Gemäß Figur 1 ist der Speichermodul 500 der einzige Modul, der Daten zu dem Multiplexer überträgt.. Eine solche übertragung erfolgt beim Auftritt einer Speicherleseanweisung ZAC, die über das Netzwerk 102-20 von dem

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Multiplexer 300 an den Speichermoudul geleitet wird. Bei der Weiterleitung der Anweisung durch den Multiplexer 300 erzeugt die Schnittstelleneinheit SIU-100 den geeigneten Anforderer-Identifizierungscode von 4 Bits (Steuerungscode), der zu der vom Multiplexer 300 übermittelten Mehrfachanschluß-Identifizierungsinformation gehört. Die Information ist in dem Speicher-, modul 500 gespeichert und wird zu der Schnittstelleneinheit SIü-100 zurückgeholt, wenn der Modul 500 eine übertragungsanforderung für..gelesene Daten erzeugt und hiermit dem Multiplexer 300 signalisiert, daß er die Daten aufzunehmen hat. Wenn die Schnittstelleneinheit SIU-100 die Anforderung aufnimmt, so wird dies dem Multiplexer 300 angezeigt, indem die Leitung ARDA den Wert "1" einnimmt.

Die Leitung für die Übertragungsahforderung gelesener Daten RDTR signalisiert im durch den Speichermodul 500 gesetzten Zustand dem Netzwerk 102-14, daß sie bereit ist, während eines Operationszyklus ausgelesene Information zu übertragen.Der interne Speichermodul 500 liefert ferner Signale an die Leitungen RIFM zur Festlegung des anfordernden Moduls, zu welchem die Information zu übertragen ist. Insbesondere decodieren Schaltkreise innerhalb des Decodiernetzwerkes 102-14 die an die Leitungen RIFM angelegten Identifizierungsignale und falls diese Signale anzeigen, daß der interne Speichermodul 500 bereit ist, Information zu dem Multiplexer 300 zu übertragen und daß der Multiplexer 300 bereit ist _f die Information aufzunehmen, so legt das-Decodiernetzwerk 1,02-14 die geeigneten Signale an den Auswahlschalter 102-12 und an Schaltkreise innerhalb eines Gatternetzwerkes 102-16 an. Zusätzlich legt das Decodiernetzwerk 102-14

und

ein Signal an die Leitung ARDA der Datenschnittstelle an signalisiert hiermit dem Multiplexer 300, daß er auf den Leitungen DFS seiner Schnittstelle 600 die Daten von der Schnittstelleneinheit SIÜ-100 anzunehmen hat. Die Schaltkreise des Blockes 102-16 legen die geeignete Mehrfachanschluß-Identifizierungsinformation an die Leitungen MI S an, wodurch der anfordernde ünterkanal bestimmt wird. Wenn die Datenübertragung stattgefunden hat, so bewirkt das Netzwerk 102-14, daß die Leitung RDAA

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den Wert "1" einnimmt/ wodurch dem anfordernden Modul signalisiert wird/ daß die Daten von dem Speichermodul 500 aufgenommen worden sind. ■

Eine Anordnung ähnlich dem Netzwerk 102-14 wird von der Schnitt-Stelleneinheit SIU-100 zur Übertragung von programmierbaren Schnittstellen- und Speicheranweisungen von einem der Module gemäß Figur 1 nach dem internen Speichermödul 500 verwendet. Der Modul 500 bewirkt/ daß entweder die Leitung PIR oder die an das Decodiernetzwerk 102-20 angeschlossene Leitung ZIR den Wert "1" einnimmt, wenn er bereit ist, eine programmierbare Schnittstellen- oder Speicheranweisung anzunehmen. Zusätzlich führen * der Prozessor 200, der Prozessor 700 und der Multiplexer 300 dem Netzwerk 102-20 Signale auf 'der Leitung AQPR und den Leitungen SDTS ihrer entsprechenden Datenschnittstellen zu. Das Netzwerk 102-20 ist durch Decodierung der von jedem der Module zugefiihrten Steuerungsinformation in der Lage, geeignete Signale für einen Auswahlschalter 102-24 mit drei Positionen zu erzeugen/ der den Modul mit der höchsten Priorität in die Lage versetzt, Signale zu der Datenschnittstelle 603 des Speiehermoduls 5OO zu tibertragen. Es ist ebenfalls erkennbar, daß das Netzwerk 102-20 Signale auf die Leitung APC oder die Leitung AZC sowie über einen' Gatterschaltkreis 102-26 auf die Leitungen RITM der Datenschnitt-" stelle 603 des internen Speichermoduls.500 gibt.

Die letzten beiden Netzwerke 102-30 und 102-40 werden zur übertragung von Speicherdaten und von programmierbaren Schnitteteilendaten zu dem Prozessor 200 benutzt, wobei dies in Abhängigkeit von Speicheranweisungen und programmierbaren Schnittstellenanweisungen erfolgt/ die zuvor durch den Prozessor 200 erzeugt wurden. Wie aus Figur.3b ersichtlich, besitzt das Prioritäts-Decodiernetzwerk 102-30 die gleichen Eingangsleitungen wie das Netzwerk 102-14 und arbeitet in der gleichen Weise, um die angeforderten Speic.herdaten zu dem Prozessor 200 Über einen Datenauswahlschalter 102-32 und den vierstelligen Auswahlschalter 101-20 gemäß Figur 3a weiterzuleiten. Es sei darauf verwiesen, daß kein Konflikt zwischen den Modulen,die Daten an den

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Auswahlschalter 101-20 zur Übertragung zu den Leitungen DFS abgeben, entstehen kann,, da zu jedem Zeitpunkt der Prozessor' 200 eine einzige Anweisung bearbeitet. Das führt dazu, daß die Operation des. Prozessors zum Stillstand gelangt, während des Empfangs der angeforderten Daten,, nachdem der Prozessor 200 eine Anweisung an einen der Module gemäß Figur 1 abgegeben hat. Die Schnittstelleneinheit SIU-100 wirkt bei der Aufnahme der Anforderung des .Prozessors auf die Leitung ÄRA ein, wodurch der Prozessor zur Verzögerung der Operationen veranlaßt wird.

Das separate Netzwerk 102-40 verarbeitet Anforderungen von Rückkehrdaten von -jenen Modulen, die auf programmierbare Schnittstellenanweisungen ansprechen. Das Netzwerk 102-40 decodiert die von den Leitungen -RDTR geführten Signale sowie >die Signale des Registers 102-6 zusammen mit denjenigen Registersignalen von anderen nicht dargestellten Modulen. Wenn die Schnittstelleneinheit SIU-100 feststellt, daß ein Modul versucht, angeforderte Daten zu dem Prozessor 200 zurückzuschicken, so erzeugt das Netzwerk 102-40 Signale, welche einen dreistelligen Datenauswahlschal ter 102-42 in die Lage versetzen, Signale auf den Leitungen PDTS der programmierbaren Schnittstelle des Moduls zu dem Prozessor 200 zurückzuschicken. Diese Signale werden ihrerseits auf die Leitungen DFS des Prozessors über den Auswahlschalter 101-20 gemäß Figur 3a gegeben, der durch das Modul-Anforderungssignal geschaltet wird. Während eines nächsten Operationszyklus veranlaßt das Netzwerk 102-40 die Leitung RDAA zur Annahme des Wertes "1", wodurch dem Modul angezeigt wird, daß die auf den Leitungen PDTS vorhandenen Daten angenommen worden sind und daß der Modul nunmehr diese Daten entfernen kann, z.B. durch Löschen seiner Ausgangsregister. Es ist somit ersichtlich, daß der Schalter 101-20 selektiv irgendeinen von drei Datentypen auf den Leitungen DFS der Datenschnittstelle 600 des Prozessors erzeugt.

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Die Wirkungsweise des erfindungsgemäßen Systems sei nunmehr unter Bezugnahme auf die Figuren 1 bis 9 beschrieben. Wie aus Fig. 8 ersichtlich, ist der interne Speichermodul 500 in der Lage, eine Anzahl verschiedener Arten von ZAC-Anweisungen auszuführen. Kurz gesagt, ist der Modul 500 in der Lage, 5 verschiedene Arten von ZAC-Anweisungen zu bearbeiten, die folgendermaßen definiert sind:

1. Lesen Einfach - der Inhalt (ein Wort) des adressierten Speicherplatzes wird gelesen und zu dem anfordernden Modul übertragen. Der Speicherinhalt wird nicht verändert. Das ZAC-Bit 9 legt fest, ob der Pufferspeicher geladen wird oder umgangen wird. Wenn jedoch dieser Block bereits in den Pufferspeicher geladen ist, so wird der Lesezyklus im Pufferspeicher ausgeführt und die Information dem Pufferspeicher entnommen.

2. Lesen/Löschen Einfach - der Inhalt (ein Wort) des adressierten Speicherplatzes wird gelesen und zu dem anfordernden Modul übertragen und der Speicherplatz (ein Wort) wird auf "O" gelöscht und mit den richtigen Paritätbits (oder EDAC) versehen. Der in dem adressierten Wort enthaltene Datenblock wird nicht in den Pufferspeicher geladen. Wenn dieser Block bereits in den Pufferspeicher geladen ist, so wird das adressierte Wort in dem Pufferspeicher ebenfalls auf ¹¹O" gelöscht.

3. Lesen Doppelt - der Inhalt des adressierten Paares von Speicherplätzen (zwei Worte) wird gelesen und wortseriell zu dem anfordernden Modul übertragen. Der Speicherinhalt wird nicht verändert. Das ZAC-Bit 9 legt fest, ob der Pufferspeicher geladen oder umgangen wird. Wenn jedoch dieser Block bereits in den Pufferspeicher geladen ist, so wird der Lesezyklus in dem Pufferspeicher ausgeführt und die Information wird dem Pufferspeicher entnommen.

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4. Schreiben Einfach - ein bis vier Bytes des von dem anfordernden Modul gelieferten Datenwortes werden in dem adressierten Speicherplatz gespeichert. Die zu speichernden Bytes werden durch die Zonenbits festgelegt. Die Zonenbits 5, 6, 7 und 8 steuern entsprechend die Bytes O, 1/2 und Der Speicherinhalt der Bytepositionen, die nicht gespeichert werden, bleibt unverändert. Der das adressierte Wort enthaltende Datenblock wird nicht in den Pufferspeicher geladen. Wenn sich jedoch der Block bereits in dem Pufferspeicher befindet, so wird das Wort fortgeschrieben.

5. Schreiben Doppelt - die zwei von dem anfordernden Modul gelieferten Datenworte werden in dem adressierten Paar von Speicherplätzen gespeichert. Der Datenblock wird nicht in den Pufferspeicher geladen. Wenn sich jedoch der Block bereits in dem Pufferspeicher befindet, so werden die zwei Worte fortgeschrieben.

Die spezifischen Codes für die verschiedenen ZAC-Anweisungen werden nachstehend angegeben. Die anderen möglichen 11 Codes werden als illegal definiert und erzeugen in der erläuterten Weise ein Fehlersignal.

Anweisung	Zone	Pufferspeicher- Umgehungsbit	Lesen einfach Lesen/Löschen einfach Lesen doppelt Schreiben ein fach Schreiben doppelt
12 3 4	5 £ 7 8	9
OOOO 0 0 10 0 10 0 10 0 0 110 0	0 0 0 0 OOOO 0 0 0 0 1/0 1/0 1/0 1/0 1111	1/0 1/0

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Es sei beispielsweise zunächst angenommen, daß einer der Prozessoren 200 des Paares PO mit der Bearbeitung einer Reihe von Progranunbefehlen beginnt, die eine Bezugnahme auf den internen Speichermodul 500 festlegen. In diesem Eeispiel sind der erste und die nachfolgenden Befehle so formatiert, daß sie wenigstens ein Feld aufweisen, das ein Allgemeinregister festlegt, wobei ein weiteres Feld eine Adresssilbe enthält. Der Indexwert des Allgemeinregisters definiert den Status des Umgehungsbits 9, von dem angenommen worden ist, daß es auf den Binärwert "O" gesetzt worden ist. Der Prozessor 200 kombiniert die Information, um eine absolute Adresse zu erzeugen.

Nachdem die absolute Adresse errechnet worden ist, erzeugt der Prozessor 200 das erforderliche Speicher-Anweisungswort und die geeignete Slü-Steuerungsinformation zum Richten der Anweisung an den internen Speichermodul 500. Die Steuerung und die Anweisung besitzen die Formate gemäß Fig. 8.

Betrachtet man den vorstehenden Sachverhalt in näheren Einzelheiten, so ist zu sehen, daß der Operationscode eines jeden Befehls durch seine Codierung eine Speicher-Bezugsoperation festlegt, die durch die Erzeugung einer ZAC-Anweisung ausgeführt wird. Der Operationscode des ersten Befehls wird durch den Befehlsregisterschalter 202-4 an den Speicher 201-2 angelegt, wodurch der Speicher zur Bezugnahme auf einen der Speicherplätze veranlaßt wird. Der Inhalt des Speicherplatzes wird in das Register 201-4 ausgelesen und dieser umfaßt ein Paar von Adressen, die die Speicheradressen im Steuerspeicher 201-10 und somit die Mikrobefehlsfolgen festlegen, die für die Befehlsbearbeitung erforderlich sind.

Während einer ersten Phase der Befehlsbearbeitung, die während der Bearbeitung eines laufenden Befehls beginnt, werden die Indexbits des nächsten Befehls benutzt, um einen bestimmten Allgemeinregister-Speicherplatz des Zwischenspeichers 203-10 über die Position 3 des Schalters 203-14 (z.B. Lev, XR1) zu

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adressieren. Der Inhalt des Speicherplatzes wird in den Puffer 203-16 ausgelesen.

Der Inhalt des Indexregisters wird über die Position O des Schalters 203-20 an den A-Operandeneingang des Addierers 204-2 angelegt, und das Verschiebefeld des Befehls wird über die Position O des Schalters 204-1 an den B-Operandeneingang des Addierers 204-2 angelegt. Beide Werte werden zusammenaddiert und das Ergebnis wird in das Arbeitsregister R2 über den Schalter 204-8 übertragen. Wenn ein zweiter Inäexpegel vorgegeben ist, so wird eine ähnliche Operation ausgeführt, wodurch der in dem zweiten Allgemeinregister-Speicherplatz gespeicherte Wert zu dem zuvor gespeicherten Resultat im Register R2 addiert wird. Es liegt ohne weiteres auf der Hand, daß der geeignete Wert für das Bit 9 in dem zweiten Allgemeinregister anstatt in dem ersten Allgemeinregister gespeichert sein kann.

Während der Bearbeitungsphase des Befehls erzeugt der Prozessor 200 eine ZAC-Anweisung an den internen Speicher 500, wodurch eine Leseoperation vorgegeben wird, und er liefert die geeignete Speicheradresse, die entweder von dem Speicher 204-4 oder dem Register R2 erhalten wird. Unter der Annahme einer absoluten Adresse wird die Adresse von dem Register R2 an die Sammelschiene WRP angelegt und über die R/W-Position des Adressenschalters 204-6 und den Doppelkanalschalter 204-8 in das Daten-Ausgangsregister 204-14 geladen.

Der Steuerungsschalter 204-10 liefert die SIU-Steuerung für den Speicher-Operationszyklus. Die Signale besitzen das Format gemäß Fig. 8 und sie liefern die Information, die von der Schnittstelleneinheit SIU-100 zur übertragung der R/W-Anweisung an den internen Speichermodul 500 oder an den Anschluß LMO, an den der Modul 500 angeschlossen ist, benutzt wird. Die Signale werden unter Mikroprogrammsteuerung von dem Register 201-15 und von dem Adressenschalter 204-6 über die R/W-Position des Steuerungsschalters 204-10 in die Bitpositionen 0-8 des Steuerungsregisters 204-16 geladen.

·.-... -..,.. 809834/0611 .

Nach dem Laden der beiden Register 204-4 und 204-16 setzt der Prozessor 200 die Leitung AOPR auf den Binärwert "1", wodurch die Signalfolge zur übertragung der R/W-Anweisung an den internen Speichermodul 500 ausgelöst wird. Ferner erhöht der Prozessor 200 den Befehlszähler (IC) und speichert das Ergebnis im Arbeitsregister R3. Sodann verzögert der Prozessor 200 die Bearbeitung des nächsten Mikrobefehls bis er ein Signal über die Leitung ARA von der Schnittstelleneinheit SIU-100 erhält, welches die Annahme der Anforderung anzeigt.

Die Schnittstelleneinheit SIU-100 betrachtet die R/W-Anweisung als ein Erfordernis nach einem Paar von SIU-Zyklen, d. h. als ein Adressen/Anweisungs-Zyklus, der von einem Datenzyklus gefolgt wird. Unter der Annahme, daß der interne Speichermodul 5OO bereit ist, die Anweisung anzunehmen, ist die Leitung ZIR auf den Binärwert "1" gesetzt (bei den Impulszügen gemäß Fig. wurde eine negative Logik verwendet). Der SlU-Prioritätsschaltkreis 102-4 gemäß Fig. 3b bewirkt das Anlegen des Anweisungswortes über einen SIU-Auswahlschalter an die Leitungen DTM der internen Speicherschnittstelle 602 während eines Operationszyklus. Der Prozessor 200 wartet unter Speicherung des Anweisungswortes in dem Daten-Ausgangsregister 204-14 bis die Schnittstelleneinheit SIU-100 die Leitung ARA auf den Binärwert "I" setzt. Die Schnittstelleneinheit SIU-100 schaltet gleichzeitig die Leitung AZC auf den Binärwert "1" und signalisiert hiermit dem Modul 500 die Annahme der R/W-Anweisung (siehe Fig. 9).

Bei Feststellung der Zustandsänderung der Leitung ARA vervollständigt der Prozessor 200 unter Mikroprogrammsteuerung die Bearbeitung des Befehls. Das heißt, der Prozessor 200 wartet bis das angeforderte Datenwort bzw. die angeforderten Datenworte von der Schnittstelleneinheit SIU-100 empfangen worden sind.

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Es sei hier angenommen, daß die Speicheranweisung auf Grund ihrer Codierung eine Einfach-Schreiboperation festlegt. Unter Bezugnahme auf die Figuren 8 und 9 ist ersichtlich, daß die Anweisung und die Adressdaten des ZAC-Anweisungswortes auf Grund des Signales AZC1OO von der Leitung AZC zum Zeitpunkt 1T (z.B. schaltet die abfallende Flanke des System-Taktimpulses 1ΐ von dem Binärwert "1" auf den Binärwert "O" um) in das ZAC-Register 500-120 geladen wird. Die in dem ZAC-Register 500-120 gespeicherten Adressignale von den DTM-Leitungen 17-33 werden als Eingänge an die Listen-Speichereinheit 500-22 und an die Listen-Vergleichslogikschaltkreise 500-24 gemäß Fig. 6 angelegt.

Insbesondere werden die an die DTM-Leitungen 26-32 angelegten Adressignale als eine Blockadresse zur Adressierung der Listen-Speichereinheit 500-22 benutzt, während die an die DTM-Leitungen 17-25 angelegten Adressignale den Signalen entsprechen, die im Falle einer Listen-Schreiboperation in die Listen-Speichereinheit 500-22 zu schreiben sind. Die gleichen, an die Listen-Vergleichsschaltkreise 500-24 angelegten Adressignale werden benutzt, um festzustellen, ob sich der Datenblock bereits in dem Pufferspeicher 500-20 befindet. Es sei ferner darauf verwiesen, daß die an die DTM-Leitungen 17-33 angelegten Adressignale ebenfalls dem Hintergrundspeicher 500-40 zugeführt werden, um aus diesem einen Datenblock auszulesen.

Aus Fig. 9 ist ersichtlich, daß eine Absuche der Listen-Speichereinheit 500-22 unmittelbar ausgelöst wird, um festzustellen, ob die angeforderte Information bereits in dem Pufferspeicher 500-20 gespeichert worden ist. Die Suchoperation wird in dem Intervall zwischen den Taktimpulsen 1T und 2T ausgeführt. In diesem Beispiel sei angenommen, daß sich ein Teil der von dem Prozessor 200 angeforderten Information in dem Pufferspeicher 500-20 befindet.

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Gemäß Fig, 6 ist ersichtlich, daß die Schaltkreise des Blockes 500-6 die Bits 1-4 der ZAC-Anweisung decodieren. Die Zonenbits 5-8 geben auf Grund ihrer Codierung an, welche Bytes in den Speicher einzuschreiben sind. Da das Bit 1 den Binärwert "1" und die Bits 2-4 den Binärwert "O" aufweisen, besitzt das Signal WROOO den Binärwert ¹¹O". Das Gatter 500-61 setzt somit das Signal RR1OO auf den Binärwert "0" und das Signal WR/RCL100 auf den Binärwert "1". Das Signal WR/RLL1OO wird als Eingang den Gattern 500-64 zugeführt.

Das Signal LME/DEOOO weist normalerweise den Binärwert "1" bei Abwesenheit eines internen Speicherfehlers oder eines Listenfehlers auf. Da angenommen wurde, daß die angeforderte Information sich im Pufferspeicher 500-20 befindet, setzt das Gatter 500-280 das Signal DIRCOMP1OO auf den Binärwert "1". Dadurch setzt seinerseits das Gatter 500-282 das Signal SETHIT100 auf den Binärwert "1". Beim Auftritt des Taktsignales CLKDIRO2O schaltet ein Übereinstimmungsregister-Flip-Flop 500-284 auf den Binärwert "1" um. Dementsprechend weisen die Signale IHTOOO und HITREG100 den Binärwert "0" bzw. "1" auf (z. B. Übereinstimmung festgestellt) .

Das Signal WROOO versetzt das Gatter 500-462 in die Lage, das Hintergrundspeicher-Anweisungssignal BSCMD100 auf den Binärwert "1" zu setzen. Unter der Annahme, daß die Schreibanweißung gültig ist (z.B. korrekter Code und korrektes Format), weist das Signal TCERROROOO den Binärwert "1" auf. Dementsprechend setzt das Gatter 500-464 beim Auftritt eines Hintergrundspeicher-Zeittaktsignales SLO4T/NSLO2T1OO das Hintergrundspeicher-Anforderungssignal ESREQ100 während des Intervalles zwischen den Zeittaktimpulsen 1T und 2T auf den Binärwert "1" (siehe Fig. 9). Dies signalisiert dem Hintergrundspeicher 500-40 die Auslösung eines Speicher-Operationszyklus. Zusätzlich setzt das Signal WROOO über das Gatter 500-470 das Signal BSWR100 auf den Binärwort "1". Da dieses Signal eine Einzel-Schreibanweisung vorgibt, setzt das Gatter 500-472 das Signal WRDBLOOO auf den

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Binärwert "1". Dementsprechend wird durch den Zustand des Signales LMEOOO festgestellt, ob das Gatter 500-476 das Signal DISABBWROOO auf den Binärwert "0" setzt. Da hier angenommen wird, daß keine Fehler vorliegen, setzt das Signal LMEOOO mit dem Binärwert "1" über das Gatter 500-476 das Signal DISABBSWROOO auf den Binärwert "1". Hierdurch wird die Schreiboperation des Hintergrundspeichers freigegeben.

Auf Grund der Hintergrundspeicheranforderung liest der Hintergrundspeicher 500-40 160 Datenbits in das Ausgangsregister 500-42 aus. Die Daten treten in korrekter Form am Ausgang der Schaltkreise 500-44 vor dem Auftritt des Zeittaktimpulses T7 gemäß Fig. 9 auf.

Gemäß Fig. 6 wird das Daten- und Prüfsignal RDOO-71111 und RDP0-P7111, welches aus dem Hintergrundspeicher 500-40 ausgelesen wird, als eine Gruppe von Eingangssignalen an den Schalter 500-8 angelegt. Diese Signale werden mit den Daten- und Prüf-Signalen WDOO-71111 und WDPP0-P7111 des Registers 500-12 vereinigt. Die Codierung der Zonenbitsignale, die an die Leitungen DTMO5-O81OO angelegt werden, wählt direkt Quellen der verschiedenen Bytes in Funktion von dem Status des Adressbits 33 und der Anweisungsbits aus. Im Falle einer Einfach-Schreibanweisung legt der Status des Adressbits 33, der von dem ZAC-Register 500-12 erhalten wird, fest, welche Bytes des Wortes (WWD1 oder WWD2) vom Hintergrundspeicher 500-40 durch das Wort von der Schnittstelleneinheit SIU-100 zu ersetzen sind. Wenn das Adressbit A33OOO den Binärwert "1" aufweist, so geben die Zonenbitsignale vor, welche Bytes des Wortes 1 entsprechend den Signalen WDOO-36100 und WDP0-P3100 die aus dem Hintergrundspeicher 500-40 ausgelesenen Signale RDOO-36111 und RDP0-P3111 zu ersetzen haben. Wenn jedoch das Adressbit A33OOO den Binärwert "0" aufweist, so geben die Zonenbitsignale vor, welche Bytes des Wortes 2 entsprechend den Signalen WD37-711 und WDP4-P71OO die Signale RD37-71111 und RDP4-P7111 zu ersetzen haben. Die Daten-Eingangssignale

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werden gemäß Fig. 9 zum Zeitpunkt 2T an die Schnittstelleneinheit SIU-100 angelegt.

Die sich ergebenden vereinigten Ausgangssignale WDOO-7110 und WPO-WDP7111O werden von dem Schalter 500-8 zum Zeitpunkt T7 als Daten-Eingangssignale dem Pufferspeicher 500-20 und den Prüfbit-Erzeugungsschaltkreisen des Blockes 500-44 zugeführt. Diese Schaltkreise führen in herkömmlicher Weise die erforderliche Fehlerfeststellung durch und sie erzeugen Korrektur-Prüfbits für die neuen und alten vereinigten Datensignale. Im Falle eines nicht-korrigierbaren Fehlerzustandes erzeugen die Schaltkreise ein Schreib-Fehlersignal, wodurch das Signal LMEOOO auf den Binärwert "0" gesetzt wird. Dies führt zu einem Abbruch eines Schreib-Operationszyklus.

Da das Signal RDL0AD100 den Binärwert "O" aufweist, versetzt das Gatter 500-260 das Gatter 500-262 in die Lage, das Signal ENABDIR-WR100 auf den Binärwert "0" umzuschalten. Die Listen-Schreib-Freigabeschaltkreise 500-266 bleiben daher gesperrt. Es sei jedoch der Fig. 7 entnommen, daß das Signal WROOO über das NAND/UND-Gatter 500-61 das Signal WR/RCL100 auf den Binärwert "1" umschaltet. Da angenommen wurde, daß kein Listenfehler oder interner Speicherfehler vorliegt, besitzt das Signal LME/DEOOO den Binärwert "1". Dementsprechend setzt das NAND/UND-Gatter 500-64 beim Auftritt des Hintergrundspeicher-Zeittaktsignales BS8T101 das Signal WRLOADOOO auf den Binärwert "0". Das Signal IiRLOADOOO setzt über das NAND-Gatter das Signal WRCACHE100 auf den Binärwert "1". Demgemäß setzt das NAND/UND-Gatter 500-212 das Signal WRCACHE100 beim Auftritt des Zeittaktsignales CLK141 auf den Binärwert "1".

Gemäß Fig. 9 werden die Pufferspeicher-Schreib-Freigabeschaltkreise 500-214 durch das Pufferspeicher-Schreibsignal WRCACHE100 während des Zeittaktimpulses 8T in die Lage versetzt, die vereinigten Signale WDOO-71110 und WDP0-P7110 an der Spalte in den Pufferspeicher 500-20 zu schreiben, die durch die über die Leitungen DTM-26-31 angelegten Adres3ignala

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vorgegeben ist. Der Status des Adressbits 32 legt die spezielle Spalte des Blockes fest, in die die 80 Bit einzuschreiben sind. Insbesondere weist das Signal LWR8O1OO den Binärwert "1" auf (Schreiben der unteren 80 Bit), wodurch das Gatter 500-218 das Signal RDLDU80000 auf den Binärwert "1" setzt. Das Gatter 500-222 veranlaßt das Adressignal CAADDR321OO zur Annahme des Statusadresssignales, das in dem ZAC-Register 500-120 gespeichert ist. Dies bedeutet, daß das Signal CAADDR321OO den Binärwert "1" aufweist, wenn das Adressbit 32 den Binärwert "1" besitzt.

Gemäß Fig. 9 erzeugen nach dem Zeittaktimpuls T9 die Schaltkreise 500-478 zusätzlich das Hintergrundspeicher-Schreibsignal auf Grund des Zeittaktsignales BSWT40100. Die Signale WDOO-79 werden in den Hintergrundspeicher 500-40 geschrieben. Es sei darauf verwiesen, daß die Verwendung eines einzigen Datenweges sicherstellt, daß die gleichen Datensignale sowohl in den Pufferspeicher 500-20 als auch in den Hintergrundspeicher 500-40 geschrieben werden. Diese Anordnung vermindert zusätzlich den Aufwand an erforderlichen Schaltkreisen.

Der interne Speichermodul 500 setzt bei'Beendigung der Schreib-Zyklusoperation die Leitung RDTR auf den Binärwert "1" und signalisiert somit der Schnittstelleneinheit SIü-100, daß die zuvor angeforderten und durch eine ZAC-Anweisung einzuschreibenden Daten angenommen worden sind. Wenn der Prozessor nach der Errichtung eines Datenweges, was durch das Setzen der Leitung ARDA auf den Binärwert "1" signalisiert wird, die Daten abgerufen hat, setzt die Schnittstelleneinheit SIU-100 die Leitung RDAA auf den Binärwert "1". Hierdurch wird dem internen Speichermodul 500 signalisiert, daß die Operation beendet ist.

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Es sei vermerkt, daß bei fehlendem Listenvergleich (z. B.
keine Übereinstimmung), wenn sich die angeforderte und in
den Prozessor 200 einzuschreibende Information nicht im
Pufferspeicher 500-20 befindet, das Signal HITOOO den Binärwert "1" aufweist. Zum gleichen Zeitpunkt besitzt das Signal HITREG100 den Binärwert ¹¹O", wodurch das Signal MISS100 auf den Binärwert "1" gesetzt wird. Wie aus Fig. 7 ersichtlich, setzt das Signal HITREG100 über das NAND/UND-Gatter 500-64
das Signal WRLOADOOO auf den Binärwert "1". Hierdurch werden die Pufferspeicher-Schreib-Freigabeschaltkreise 500-214 daran gehindert, die Information in den Pufferspeicher 500-20 zu schreiben. Die Information wird jedoch in den Hintergrundspeicher 500-40 in der zuvor erläuterten Weise geschrieben.

Es sei vermerkt, daß eine Doppel-Schreibanweisung ebenfalls eine Fortschreibung der im Pufferspeicher 500-20 gespeicherten Daten durch zwei von dem anfordernden Modul gelieferte Datenworte hervorruft. Hierbei weisen beide Bits 1 und 2 der Anweisung sowie die Zonenbits den Binärwert "1" auf. Aus Fig. ist ersichtlich, daß beide Signale DBL100 und BSWRIOO den
Binärwert "1" besitzen. Hierdurch setzt das NAND/üND-Gatter 500-472 das Signal WRDBLOOO auf den Binärwert ¹¹O", wodurch
seinerseits das NAND-Gatter 500-476 das Signal DISABBSWROOO auf den Binärwert "1" setzt.

Hierdurch werden während des Schreib-Operationszyklus die
Schaltkreise 500-478 unabhängig von dem Zustand des Fehlersignals LMEOOO freigegeben. Der Grund dafür liegt darin,
daß der Fehler korrigierbar ist, indem die gesamten zwei
Worte anstelle eines Teils eines Datenwortes (z.B. 1 bis 4
Bytes) in den Hintergrundspeicher 500-40 und den Pufferspeicher 500-20 geschrieben werden.

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Aus der vorstehenden Beschreibung wird deutlich, wie die Anordnung gemäß der vorliegenden Erfindung eine automatische Fortschreibung der in dem Pufferspeicher gespeicherten Daten während des gleichen Intervalles gestattet, in dem die gleichen Daten in dem Hintergrundspeicher fortgeschrieben werden. Der gespeicherte Informationsblock kann durch 1 bis 4 Bytes oder durch zwei Worte fortgeschrieben werden, was von der Codierung der Schreibanweisung abhängt. Durch die Fortschreibung der Daten in der beschriebenen Weise entfällt das Erfordernis, Daten-Ausziehoperationen hinsichtlich des Pufferspeichers auszuführen. Die erfindungsgemäße Anordnung führt ferner zu einer Verbesserung des Übereinstimmungsverhältnisses.

Es sind vielfache Modifikationen des bevorzugten Ausführungsbeispieles der vorliegenden Erfindung möglich, ohne daß hierbei von dem Erfindungsgedanken abgewichen wird. So können beispielsweise die Anweisungen ein anderes Format und eine andere Codierung aufweisen, und es können bestimmte Steuer- und Zeittaktsignale in anderer Weise erzeugt werden. Der Einfachheit halber wurde in vielen Fällen eine einzige Quelle für die verschiedenen Signale angenommen. Es sei jedoch vermerkt, daß die gleichen Signale unabhängig voneinander durch andere Quellen erzeugt werden können, um zeitliche Restriktionen zu vermindern. Weiterhin kann von der Lehre der vorliegenden Erfindung Gebrauch gemacht werden, wenn alte Daten mit neuen Daten am Ausgang des Pufferspeichers miteinander vereinigt werden. Dies erfordert jedoch die Verwendung zusätzlicher Schaltkreise.

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Claims (11)

1. HONEYWELL INFORMATION SYSTEMS INC. 13. Februar 197

   Smith Street 5202686 Ge

   Waltham, Mass., USA

   DV-System mit Pufferspeicher

   Patentansprüche:

   DV-System, gekennzeichnet durch :

   eine System-Schnittstelleneinheit mit mehreren Anschlüssen; mehrere an verschiedene Anschlüsse angeschlossene Module, wobei die Module wenigstens einen Speichermodul und mehrere Anweisungsmodule umfassen und jeder Anweisungsmodul aufweist: eine Anweisungs-Erzeugungseinrichtung' zur Erzeugung von Speicheranweisungen, wobei jede erste Art von Speicheranweisungen eine den Speicherplatz im Speichermodul bestimmende Adresse besitzt, unter der die die Speicheranweisung begleitenden Daten zu speichern sind; und jeder Speichermodul aufweist:

   einen Pufferspeicher zum Speichern von Blöcken von Informationsworten in Abhängigkeit von den Speicheranweisungen; einen Hintergrundspeicher zur Speicherung von Informationsworten, wobei der Hintergrundspeicher mehrere Wort-Speicherplätze umfaßt und jeweils eine Anzahl von Wort-Speicherplätzen einen Block definiert;

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   mit dem Pufferspeicher und dem Hintergrundspeicher verbundene Steuerschaltkreise zum Steuern der Operation dieser Speicher, wobei die Steuerschaltkreise aufweisen: ein an den einen Anschluß für den Empfang der Speicheranweisungen von den Anweisungsmodulen angeschlossenes Eingangsregister ;

   an das Eingangsregister angeschlossene Anweisungs-Decodierschaltkreise zum Decodieren der Anweisungen und zum Erzeugen von Signalen für die Auslösung eines Speicher-Operationszyklus im Hintergrundspeicher und im Pufferspeicher; eine an einen der Schnittstellenanschlüsse angeschlossene. Eingangsdaten-Schalteinrichtung mit einem ersten Eingang zur Aufnahme von den ersten Typ von Speicheranweisung begleitenden Daten, mit einem zweiten betriebsmäßig mit dem Hintergrundspeicher verbundenen Eingang zur Aufnahme von während eines Operationszyklus in Abhängigkeit von jedem ersten Anweisungstyp ausgelesenen Worten und mit einem an den Pufferspeicher und den Hintergrundspeicher angeschlossenen Ausgang, wobei die Schalteinrichtung an den Ausgang die fortgeschriebenen Daten anlegt/ die sich durch die Vereinigung der die Anweisung begleitenden Daten mit den aus dem Hintergrundspeicher während des Speicher-Operationszyklus ausgelesenen Worten ergeben;

   eine Hinweisliste, die mehrere Wortspeicherplätze entsprechend der Anzahl der Blöcke im Pufferspeicher aufweist, wobei jeder Wort-Speicherplatz der Speicherung einer Blockadresse dient, die vorgibt, wo ein bestimmter Informationsblock im Pufferspeicher gespeichert ist; eine an die Hinweisliste und das Eingangsregister angeschlossene Vergleichseinrichtung zum Vergleich der Adresse der Speicheranweisung mit der aus der Hinweisliste auf Grund der Speicheranweisung ausgelesenen Blockadresse und zum Erzeugen eines Ausgangs-Vergleichssignals, das den erfüllten Adressenvergleich anzeigt;

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   eine an die Vergleichseinrichtung und die Anweisungs-Deco^ diereinrichtung angeschlossene Übereinstimmungs-Überwachungseinrichtung zur Erzeugung eines Übereinstimmungssignales in Abhängigkeit von dem Ausgangs-Vergleichssignal, um anzuzeigen, wenn der Block der durch den ersten Anweisungstyp vorgegebenen Informationsworte in dem Pufferspeicher gespeichert ist; und wobei die Anweisungs-Decodierschaltkreise - vorbereitet durch das übereinstiminungssignal - auf Grund der Speicheranweisung vom ersten Typ den Pufferspeicher in die Lage versetzen, die fortgeschriebenen Daten unter der gleichen Adresse einzuschreiben, wodurch ein schneller Zugriff auf laufende Information erleichtert wird.
2. 2. System nach Anspruch 1, dadurch gekennzeichnet , daß die Steuerschaltkreise an die Anweisungs-Decodierschaltkreise und die Übereinstimmungsüberwachungseinrichtung angeschlossene Pufferspeicher-Schreib-Freigabeschaltkreise aufweisen, die durch die Anweisungs-Decodierschaltkreise auf Grund der Überwachungssignale in die Lage versetzt werden, Schreib-Taktsignale zu erzeugen, worauf der Pufferspeicher auf Grund der Schreib-Taktsignale während dem Speicher-Operationszyklus die fortgeschriebenen Daten in den durch die Adresse des ersten Typs der Speicheranweisung festgelegten Block einschreibt.
3. 3. System nach Anspruch 1, dadurch gekennzeichnet^ daß jede der Speicheranweisungen vom ersten Typ auf Grund ihrer Codierung einen Anweisungsteil und einen Zonenteil aufweist, wobei der Anweisungsteil durch seine Codierung eine Schreiboperation festlegt und der Zonenteil durch seine Codierung festlegt, welche Teile der Eingangsdaten unter dieser Adresse einzuschreiben sind.

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4. 4. System nach Anspruch 3, dadurch gekennzeichnet t daß die die Anweisung begleitenden Daten eine vorbestimmte Anzahl von Worten umfassen, daß die Anweisungs-Decodiereinrichtung ferner Mittel zum Anlegen von Signalen an die Eingangsdaten-Schalteinrichtung entsprechend dem Zonenteil aufweist, worauf die Schalteinrichtung durch diese Signale in die Lage versetzt wird, Teile der Worte des zweiten Eingangs durch Datenworte des ersten Eingangs gemäß dem Zonenteil zu ersetzen.
5. 5. System nach Anspruch 4, dadurch gekennzeichnet , daß die Eingangsdaten-Schalteinrichtung einen Mehrpositions-Auswahlschalter umfaßt, wobei der erste Eingang eine erste Gruppe von Eingangsanschlüssen umfaßt, die an den einen Schnittstellenanschluß angeschlossen sind, der zweite Eingang eine zweite Gruppe von Eingangsanschlüssen umfaßt, die an den Hintergrundspeicher angeschlossen sind und der Ausgang eine Gruppe von Ausgangsanschlüssen umfaßt, die an den Pufferspeicher und den Hintergrundspeicher angeschlossen sind.
6. 6. System nach Anspruch 5, dadurch gekennzeichnet , daß jedes Wort eine Anzahl von Bytes aufweist, daß der Anweisungsteil durch seine Codierung eine Einfach-Schrelboperation festlegt, wobei die vorbestimmte Anzahl von Worten der Zahl 1 entspricht, und daß die Eingangsdaten-Schalteinrichtung durch die Zonensignale in die Lage versetzt wird, die Bytes eines entsprechenden Wortes von der zweiten Gruppe von Eingangsanschlüssen durch die Bytes des Wortes von der ersten Gruppe von Eingangsanschlüssen zu ersetzen, wobei dies durch die Codierung des Zonenteils festgelegt ist.

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7. 7. System nach Anspruch 5, dadurch gekennzeichnet , daß jedes Wort eine Anzahl von Bytes aufweist, daß der Anweisungsteil durch seine Codierung eine Doppel-Schreiboperation festlegt, wobei die vorbestimmte Anzahl von Worten der Zahl 2 entspricht, und daß die Eingangsdaten-Schalteinrichtung durch die Zonensignale in die Lage versetzt wird, Teile entsprechender Worte an der zweiten Gruppe von Eingangsanschlüssen durch alle Bytes der an die erste Gruppe von Eingangsanschlüssen angelegten Worte zu ersetzen.
8. 8. System nach Anspruch 2, dadurch gekennzeichnet , daß die Steuerschaltkreise ferner Hintergrundspeicher-Anforderungsschaltkreise aufweisen, die an die Anweisungs-Decodierschaltkreise und die Übereinstimmungs-Überwachungsschaltkreise angeschlossen sind und die durch die Anweisungs-Decodierschaltkreise in die Lage versetzt v/erden, ein Anforderungssignal zu erzeugen, das den Hintergrundspeicher zur Ausführung eines Speicher-Operationszyklus veranlaßt, wodurch ein durch die Adresse festgelegter Informationsblock ausgelesen wird.
9. 9. System nach Anspruch 8, dadurch gekennzeichnet , daß die Steuerschaltkreise ferner an die Anweisungs-Decodierschaltkreise angeschlossene Hintergrundspeicher-Schreib-Freigabeschaltkreise aufweisen, die auf Grund eines jeden ersten Anweisungstypes ein Steuersignal erzeugen, worauf der Hintergrundspeicher die fortgeschriebenen Daten in den Block einschreibt, der durch die Adresse des ersten Typs der Speicheranweisung während der Speicherzyklusoperation festgelegt ist.
10. 10. System nach Anspruch 9, dadurch gekennzeichnet , daß die Steuerschaltkreise ferner einen an die Anweisungs-Decodierschaltkreise und die übereinstimmungs-überwachungseinrichtung angeschlossenen Hinweisliste-Schreib-Freigabeschaltkreis aufweist, der von dem Anweisungs-Decodierschaltkreis auf Grund von dem Ausgangs-Vergleichssignal in die Lage versetzt wird, die Erzeugung von Hinweisliste-rSchreib-Tak-tsignalen..au sperren.

    809834/0621
11. 11. System nach Anspruch 1, dadurch gekennzeichnet, daß die übereinstimmungs-überwachungseinrichtung einen an das Ausgangs-Vergleichssignal angeschlossenen Eingang aufweist, der auf Grund des Vergleichssignals die bistabile Speichereinrichtung in einen vorbestimmten Zustand umschaltet, um das übereinstimmungssignai zu erzeugen.

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