JPS6167156A - デ−タ読取り/変更装置 - Google Patents

デ−タ読取り/変更装置

Info

Publication number
JPS6167156A
JPS6167156A JP10414585A JP10414585A JPS6167156A JP S6167156 A JPS6167156 A JP S6167156A JP 10414585 A JP10414585 A JP 10414585A JP 10414585 A JP10414585 A JP 10414585A JP S6167156 A JPS6167156 A JP S6167156A
Authority
JP
Japan
Prior art keywords
data
signal
register
gate
latch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10414585A
Other languages
English (en)
Inventor
マイケル・ノーマン・ヤコブス
デービツド・オツトー・ルイス
デール・ジヨン・トムフオード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6167156A publication Critical patent/JPS6167156A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003Arrangements for executing specific machine instructions
    • G06F9/3004Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043LOAD or STORE instructions; Clear instruction
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824Operand accessing

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明はコンピュータシステムの読取りおよび変更の順
序に係シ、更に詳細に説明すれば、主記憶装置でデータ
か使用可能になる以前にそのデータの一部を変更する技
術に係る。
B、開示の概要 種々の変更データによシ部分的に変更されることになっ
ている最初のデータを記憶する主記憶装置を有するコン
ピュータシステムのデータ読取h/変更装ftt−開示
する。主記憶装置のアクセス速度は変更データをアクセ
スする速度よシも低い。
コントローラは主記憶装置にある変更すべきデータ(以
下、変更前データという)の取出し、および変更データ
の選択を開始する。主記憶装置に結合されたレジスタは
、主記憶装置から取出された変更前データを受取り、記
憶する。レジスタの一部が変更データ用に予約され、変
更前データは、変更データをコントローラの制御により
受取る前にレジスタに挿入することが望ましい。主記憶
装置から受取った変更前データが、レジスタの残りの部
分に挿入され、変更データ用に予約された部分への変更
前データの挿入は禁止される。変更されたデータは、変
更前データの主記憶装置ロケーションへの再書込みをせ
ずに使用可能になる。なお、変更データとは、変更前デ
ータを変更するのに用いるデータを意味する。
C1従来の技術 数バイト幅の主記憶装置インターフェースを有するコン
ピュータシステムにおける読取り、変更、書込み動作は
、一般的にこの順序で行なわれる。
IBMシステム/370シリーズのコンピュータのよう
な従来のシステムは、データの読取り動作と変更動作t
X行処理したが、変更されたデータは、読取られたとき
と同じ主記憶装置ロケーションにP+書込みすることが
必要であった。読取り/変更/舊込みの動作は、大抵の
場合、読取られるバイトの一部分しか変更まだは置換し
ない。従って、変更する以前に読取りが完了するのを待
つコンピュータシステムの時間はかなりのものである。
米国特許第4394756号で開示された2レベルのマ
イクロコードシステムでは、第1のレベルのコードが第
2のレベルのコードにより変更される選択されたフィー
ルドを有している。米国特許第4040030は、命令
を記憶する中間のバッファを開示している。次の命令が
同じアドレスを有する場合は、実行のための命令転送が
阻止される。米国特許第40’48625号では、デー
タ処理システムはアクセス動作の並行処理を可能にし、
プロセッサは、第1のメモリモジュールに関するデータ
転送が終了する以前に、第2のメモリモジュールをアク
セスすることができる。
D0発明が解決しようとする問題点 データの読取り、変更および書込みをこの順序通り逐次
的に行うと時間がかかるので、読取りと変更を並行して
行うのが望ましいが、それでも変更後のデータを主記憶
装置の元のロケーションに再書込みしなければならない
という問題があった。
従って、本発明の目的は、主記憶装置に書込まれたデー
タを部分的に変更して使用する場合、変更されたデータ
を変更前の主記憶装置ロケーションに再書込みせずに使
用することができるデータ読取り/変更装置を提供する
ことである。
E1問題点を解決するための手段 ]/ピユータシステムに設けられた本発明のデータ読取
り/変更装置は主記憶装置に結合され、主記憶装置に書
込まれているデータは種々の変更データにより部分的に
変更することができる。変更データをアクセスする速度
は主記憶装置のアクセス速度よりも速い。制御装置は主
記憶装置からの変更前データの取出し全開始し、選択さ
れた制−ワードに従って変更データを選択する。レジス
タは主記憶装置に結合され、主記憶装置から取出された
変更前データを記憶する。変更データの一部は制御ワー
ドに従ってレジスタに挿入され、挿入されたデータまた
は挿入に使用できるデータを有するレジスタ部分への変
更前データの挿入は制御ワードに従って禁止される。従
って変更されたデータは変更前の主記憶装置9ケーシヨ
ンに再書込みせずにレジスタから取出すことができ、か
つ変更されたデータはレジスタから取出して異なった主
記憶装置ロケーションに再書込みすることもできる。
データ読取シ/変更装置はインタフェースにより主記憶
装置に結合される。このインタフェースは、レジスタと
同じ数バイトまたは1ワ一ド幅であることが望ましい。
従って、主記憶装置内のバイIt−変更する場合、イン
タフェースを介して2バイト以上のデータが取出される
。主記憶装置への再書込みの場合は、取出されたバイト
のすべてが使用可能でなければならない。本発明の良好
な実施例では、ワード幅は4バイトである。制御ワード
は、アクセス速度が主記憶装置よりもずっと速い制御記
憶装置に書込まれる。変更データは、制御ワードにより
指定される種々のレジスタを含むALUから得られる。
制御ワードは変更前データの読取り、変更および書込み
を開始し、制御する。制御ワードは変更前データのどの
バイト部分を変更すべきかも識別する。
F、実施例(第1図〜第8図) 第1図のコンピュータシステム10において、データ読
取り/変更装置12はコントローラ14およびCS(制
御記憶装置)18を含む。コントローラ14は線16に
よ、6csisに結合される。
嶽16は並列ビットバスであることが望ましい。
csiaは、コントローラ14により復号し、実行する
制御ワードを記憶する。制御ワードはコントローラ14
が実行する動作のタイプ全指示する。
コントローラ14がfIJ20によって結合されている
コンピュータシステム10のMS(主記憶装置)24は
、変更すべきデータすなわち変更前データを記憶するが
、そのアクセス速度はC818のアクセス速度よりもか
なり遅いので、MS24のアクセスが終了する前に、コ
ントローラ14はいくつかの制御ワードをアクセスし実
行する。コントローラ14は最初の制御ワードによりM
S’24iアクセスするように指示される。最初の制御
ワードは、変更用のデータを決定する情報を与える次の
制御ワードのCSアドレスも指示する。
コントローラ14は、線26を介してALU28に、線
30を介して1組のレジスタから成るレジスタ・アレイ
64に結合され、レジスタ・アレイ34は線36を介し
てALU28に結合される。
ALU28およびレジスタ・アレイ54は、コントロー
ラ14により復号された2査目の制御ワードの機能とし
て変更データを供給する。この変更データは#I40’
j(介して禁止回路として働くセレクタ46に供給され
る。セレクタ46は鈑48を介してコントローラ14に
結合される。また、セレクタ46は線54を介してレジ
スタ56に結合される。次の制御ワードがコントローラ
14により復号されて線48を介してセレクタ46に供
給され、変更データをレジスタ56のどの部分に挿入す
べきかを指示する。MS24は、MSインタフェース6
0およびセレクタ46を介して、変更前データをレジス
タ56に供給する。セレクタ46は次の制御ワードによ
りセットされるので、変更データはレジスタ56の選択
された部分にロードされ、変更前データはMS24から
レジスタ56の残りの部分にロードされるが、レジスタ
56の前記選択された部分へのロードは阻止される。
最後から2番目の制御ワードは最後の制御ワードのCS
アドレスを指示する。最後の制御ワードはレジスタ56
から線62を介してMS24への書込みを開始する。6
番目の制御信号がコントローラ14から線64を介して
レジスタ56に供給される。再書込みされるMSアドレ
スは、線20を介してMS24に供給される。本発明の
利点は、データf!:Ms24に再書込みしなくてもよ
いこと、またはデータを異なったロケーションに再書込
みできることである。この利点により、データの早期使
用が可能になり、仇取り/変更および読取り/変更/書
込みの連続動作で、変更されたデータは、MS24をそ
れ以上アクセスせずに使用することができるので、時間
がかなり節約される。
本発明の良好な実施例では、MSイ/タフエース60は
4バイト幅すなわち1ワ一ド幅である。
通常、異なったロケーションすなわち新しいロケーショ
ンに対する再書込みの場合、MS24から読取られた4
バイトの一部分が再書込みされる。
再書込みされる変更データのバイトはレジスタ・アレイ
64の1つのレジスタに挿入され、該バイトが再書込み
されるアドレスの近くに位置する異なった記憶ロケーシ
ョンにあるワードが読取られる間に、レジスタ34のバ
イトは次の制御仰ワードにより指定された正しいレジス
タ56のロケーションにロードされる。このロケーショ
ンは耕しいロケーションの4バイトのアドレスの中のど
れであってもよい。次に、ワードは、変更されたバイト
を乱すことなくレジスタ56にロードさn、最後の制御
ワードにより指定された、MS24の正しいロケーショ
ンに書込まれる。本発明によらない場合、MS24の、
バイトかが込まれることになっているワードは、レジス
タ56に完全に書込まれていなければならなかったであ
ろう。そして、後続の制御ワードが実行され、MS24
に再書込みされるバイトはレジスタ56に書込まれたで
あろう。本発明による場合、後続の制御ワードが完全に
実行されてから変更前データiMs 24から受取るの
が普通である。本発明による動作により、変更データが
挿入された後、MS24からの取出しが終了するから、
制御ワードの実行が早くなり、コンピュータシステムの
パフォーマンスはかナリ向上する。
不発明では指定された幅よシも狭いインタフェースでも
または指定された幅よりも広いインタフェースでも使用
できるので、MSインターフェロ0は必ずしも1ワ一ド
幅でなくてもよい。本発明により変更されるバイトは8
ビツト幅であることが望ましいが、ワードの1ビツトま
たは任意のビット数全変更することは本発明の範囲内で
行なうことができる。
本発明の良好な実施例は・・−ドウエアで実現される。
第2図〜第6図のブロック図および第7図と第8図のタ
イミング図によりハードウェアについて説明する。
第2図〜第6図に示された信号線の多くは、2以上の図
面にわたって延在しているが、それらの接続は図面の簡
略化のため省略し、信号の名前の一致で接続を表わして
いる。
ハードウェアは第2A図のCSアレイ101に書込まれ
た制御ワード命令を実行する。各制j卸ワードは、第7
図に示すように、一定のパルス幅を持った一定数の連続
するクロックC2、C2P、C1およびC1Pの期間に
実行される。制御ワード(CW)の実行はそれ以上のク
ロック信号が必賛になるまで進行する。C3OR(制御
記憶出力レジスタ)102には、C2クロック時刻にC
Sアレイ101から最初の制御ワード命令がロードされ
る。最初の制御ワードの一部分はC3AR(制御記憶ア
ドレスレジスタ)103に:+ピーサレ、最初の制御ワ
ードの全体は、次のC2Pクロック時刻にもう1つのC
8OR104にコピーされる。
最初の制御ワード命令の実行中に、次の制御ワード命令
は、C8AR105にあるアドレスを いてCSアレイ
101から取出される。
C2Pクロツク中、デコーダ105は最初の制御ワード
を実行する。最初の制御ワードは復号されて制御信号を
生じる。制御信号の一部分は“他のレジスタ入力”と表
示され、第5A図のALU199に送られ、CIPクロ
ックでALU199から出力レジスタ200にロードさ
れる。他のレジスタは変更データを有し、その出力はA
LU 199に供給される。デコーダ105は、SA(
記憶アクセス)取出し制御信号およびSA書込み制御信
号を第6図のVAT (仮想アドレス変換器)300に
供給し、MS24からの変更前データの取出し、または
データの書込み?それぞれ開始する。C3OR102も
VAT50ClにアドレスCW  C2を供給する。v
LS(vATローカル記憶)501はVLSアドレスか
らMSアドレスを決定し、MSアドレスをMS制−装置
302に送る。MS制御装置302はMS24からの変
更前データの取出しを開始する。VAT 500は、M
S薔込み信号をMS24からの取出しか終了するまで有
効に維持する。変更されるMSデータがMS24から読
取られたとき、MS制御装置302はMSデータ有効信
号をアクティブにし、有効な変更前データ(MSデータ
)が使用可能であることを表示する。
次の01クロツクで、SAマスクラッチ107.108
.109および110(第2B図)はデコーダ105お
よびデコーダ106からの信号に応じてセットされる。
(第2A図と第2B図は破線の部分で接続される。)デ
コーダ105は5ADEST(記憶アクセスレジスタ宛
先)信号、半ワード信号、AポインタO信号およびAポ
インタ1信号をデコーダ106に供給する。Aポインタ
信号は、変更前データのどのバイトが制御ワード命令に
より変更されるべきが全指示し、半ワード信号は、デー
タの中の1パイ)を変更するか、2バイトヲ変更するか
を指示する。若しAポインタが指示された値0または1
′ftそれぞれ有し、半ワ−ド宿号が1に等しいなら、
デコーダiD6からの信号10X1および101Xはア
クティブになり、107および108はそれぞれ、アク
ティブな信号SAマスクOおよびSAマスク1を出力す
る(XはOまたは1を表わす)。MS24からの取出し
を指示する、デコーダ105からのSA取出し信号は、
NOTゲート119.120.121および122に送
られ、ラッチ107.108.109および110のS
AマスクO11,2および3信号をリセットする。NO
Tゲート119の出力と、 100Xおよび10X1信
号をORするORゲート115の出力とがANDゲート
123でANDされ、その出力が1の場合、ランチ10
7はアクティブな信号SAマスク0を出力する。同様に
、ORゲート116は10X1および1oix信号をO
Rし、NOTゲート120はSA取出し信号を反転する
ORゲート116とNOTゲート120の出力はAAD
ゲート124でANDされ、ラッチ108はSAマスク
1信号を出力する。同様に、ORゲート117および1
18の出力とNOTORゲート115122の出力とは
、ANDゲート125および126でそれぞれANDさ
れ、ラッチ109および110は、デコーダ105およ
び106からの制mfi号に応じてSAマスク2および
SAマスク3信号を出力する。更にラッチ111.11
2.116および114はSAマスク1.2.3および
4信号を02クロツクでそれぞれラッチし、連続するク
ロックで、これらのラッチの出力はORゲート115〜
118に送られる。ラッチ111.112.113.1
14をそれぞれORゲート115〜118に結合するこ
とにより、これらのラッチの値は記憶される。
SAマスク0〜5信号は第5A図の1対のセレクタ20
5および206に送られ、セレクタ205および206
で選択された信号は4対のSAレジスタ195および2
01.196および202.197および203.19
8および204に送られる。これらの4対のSAレジス
タは、M S 24から取出される4バイトの変更前デ
ータ(MSデータ)に対応する。セレクタ205および
2o6には、MSデータと、出力レジスタ200から出
力パスを介して送られた変更データとが供給される。セ
レクタ205は、SAロード、SAマスク0およびSA
マスク1信号に応答するロジックを含み、MSデータと
、出力レジスタ200から出力バス(OB)’に介して
送られた変更データとの所望の組合せが、下記の第1表
に示すように、SAレジスタ195および201.19
6および202に供給される。同様に、セレクタ206
は、SAロード、SAマスク2およびSAマスク6信号
に応答するロジックを含み、MSデータとOBデータの
所望の組合せが、第2表に示すように、SAレジスタ1
972よび203.198および204に供給される。
第1表 セレクタ205の出力 第2表 セレクタ206の出力 セレクタ205で、SAロードはり、SAマスク0はE
、SAマスク1はCに対応し、セレクタ206で、SA
ロードはり、SAマスク2はE、SAマスク6はCに対
応する。従って第1表および第2表のDECはこれらの
信号の状態の組合せを表わす。第1表でD=i、E=1
およびC=Oの場合、ピット0〜7として変更データ(
OBO〜7)がSAレジスタ195および201にロー
ドされ、ピットF3.〜15としてMSデータ(MS8
〜15)がSAレジスタ196および202にロードさ
れる。これらのSAレジスタの対はMS24のアクセス
を終了する前に変更データをロードすることができる。
SAレジスタに所望の変更データがロードされてから、
MSデータが使用可能になり、セレクタ205および2
06は選択的に、変更データを有するSAレジスタにM
Sデータがロードされるのを禁止する。何らかの理由で
変更データと同時に使用可能であった場合でも、セレク
タ205および206は、SAロード、SAマスク0.
SAマスク1.SAマスク2およびSAマスク3を含む
制御信号による指示により変更データをロードするはず
のSAレジスタにMSデータがロードされるのを阻止す
る。
本発明の動作のタイミングの詳細を第3図により説明す
る。MSデータ有効信号とMS畳込み信号はANDゲー
ト171でANDされ、ANDゲート171の出力はN
OTORゲート163転されてから、ANDゲートi5
5’!に介してラッチ157に送られ、C2クロックで
、SA畳込みラッチ信号を生じる。この信号はMS24
への書込みが行なわれていることを表わす。また、MS
S送込信号はNOTORゲート163転され、ANDゲ
ート150でMSデータ有効信号とANDされ、SAロ
ード信号を生じる。SAロード信号はN。
Tゲート159で反転され、ANDゲート151を介し
てラッチ156に送られる。ラッチ156はC2クロッ
クでSA取出しラッチ信号を出力する。この信号はMS
24からの取出しが行なわれていることを衣わす。デコ
ーダ105からのSA取出し信号とSA  5RCE信
号(SAレジスタが特定の動作のデータ・ソースである
ことを表わす)とがORゲート166でORされ、OR
ゲート163の出力はANDゲート165でSA取出し
ラッチ信号とANDされる。その結果はORゲート16
8に供給される。同様に、SA書込み信号およびSA$
込みラッチ信号はANDゲート166でANDされ、S
A取出しラッチ信号、SA書込みラッチ信号およびSA
  DEST信号はANDゲート167でANDされ、
ORゲート168に供給される。ORゲート168はボ
ールドオフセット信号を出力する。この信号は、SAレ
ジスタを必要とする動作が既に行なわれていることを表
わす。ホールドオフセット信号はホール。ドオフラノチ
170に供給され、ラッチ170はクロックC1でホー
ルドオフラッチ信号を出力する。
ホールドオフラッチ信号はNOTORゲート163転さ
れ、ANDゲート152でSA取出し信号とANDされ
る。その結果はANDゲート151の出力とORされ、
C2クロックでラッチ156はSA取出しラッチ信号を
出力する。更に、ラッチ156に結合されたラッチ15
4がら、SA取出しラッチ信号がC1クロックでAND
ゲート151に送られ、ラッチ153のセット状態が保
持される。ラッチ170からのホールドオフラッチ8号
はNOT’y’−ト162でも反転され、その結果はA
NDゲート156でSA畳込み信号とANDされる。A
NDゲート156の出力はANDゲート155の出力と
ORされ、ラッチ157はC2クロックでSA曹込みラ
ッチ信号を出力する。
更に、う゛フチ15フに結合されたラッチ158ばC1
クロックでSA書込みラッチ信号をANDゲ−1i55
に供給し、ラッチ157のセット状態を保持する。
更に第4図によりタイミングの詳細を説明する。
SAロード信号はAN’Dゲート250およびANDゲ
ート256に供給される。SAマスクOa NOTOR
ゲート163転されて、C2クロックでANDゲート2
50によりSAロード信号とANDされる。ホールドオ
フラッチ信号はNOTORゲート163転され、デコー
ダ106がらの5ASEL信号100Xおよび10X1
はORゲート254でORされる。NOTORゲート1
63とORゲート254の出力はC2クロックでAND
ゲート252によりA N Dされる。ANDゲートラ
50訃よび252の出力はORゲート255でORされ
、m58図のSAレジスタ195をクロックするSAO
クロック信号を出力する。取出し動作で有効なMSデー
タが使用可能な場合、C2クロックで、SAOクロック
はアクティブになり、SAマスク0が以前にセットされ
ていないので、SAレジスタ195をロードすることが
できる。また、SADクロック信号は、ホールドオフラ
ッチ信号がアクティブではなく、少なくともSA  S
EL信号100xおよび10X1の1つがアクティブで
あるという条件で、C2クロックでアクティブである。
これは、ALU199の出力がSAレジスタ195に挿
入されることになっている場合である。
同僚に、SAマスク1.2および6信号がN。
Tゲート257.266および269にそれぞれ供給さ
れる。SA  SEL信号101Xおよび1oxi、1
10Xおよび11X1.111Xおよび11X1の対が
それぞれ、ORゲート260.266および272に供
給される。SAロード信号はANDゲート256.26
2および268に供給され、ホールドオフランチ信号は
NOTORゲート1925および271に供給される。
C2クロックは、ANDゲート256および258.2
62および264.268および270に供給される。
これらの対のANDゲートの出力はそれぞれ、ORゲー
ト261.267および273でORされ、SA1クロ
ック信号、SA2クロック信号およびSA3クロック信
号が出力される。これらの信号は、SAレジスタ196
.197および198をそれぞれクロックする。C2ク
ロックで、変更データおよびMSデータは、使用可能な
ら、デコーダ105により復号された制御フード命令が
指定したSAレジスタにロードされ、次の制御ワード命
令がC3OR102にロードされる。
第2A図で、ホールドオフラッチ信号はNOTORゲー
ト192り反転ぼれ、次いでANDゲート129でC2
クロックとANDされてC90R102′f:クロック
する。その結果制御ワード命令が、もう1つの活動に関
与しているSAレジスタを使用しようとしたために、実
行できない場合、次の制御ワードがC3OR102にロ
ードされることはない。ホールドオフセット信号はNO
TORゲート192転され、ANDゲート127でC1
クロックとANDされる。ANDゲート127の出力は
ラッチ107.108.109および110に送られる
。これらのラッチはホールドオフ信号が非アクティブの
場合だけ、C1クロックでロードされる。第8図はホー
ルドオフラッチ信号がアクティブな場合の動作を示す。
ホールドオフラッチ信号は、ラッチ156(第6図)が
既にセットされ、SA取出し信号またはSA  5RC
E信号がアクティブの場合、それ以後の・ラッチ155
の変更を阻止する。まだ、ホールドオフラッチ信号は、
ラッチ157が既にセットされ、SA曹込み信号または
SA  DEST信号がアクティブの場合、それ以後の
ラッチ157の変更を阻止する。更K、ホールドオフラ
ッチ信号は、5AO11,2,3クロツクならびにSA
マスク0.1.2.6の変更を阻止する。第7図はホー
ルドオフラッチ信号がアクティブでない場合の動作を示
す。
第5A図および第5B図で、もう1つのタイミング機構
がMS24への書込みで利用される。SA書込みラッチ
信号がNOTORゲート192転され、ORゲート19
2でSAロード信号とORされる。ORゲート192の
出力はANDゲート194でC1クロックとANDされ
てSAレジスタ201.202.203および204に
送られる。これらのSAレジスタにはC1クロックで、
MS24から取出されたデータがロードされる。
MS24からSAレジスタ195.196.197およ
び198への取出しを開始するため、ホールドオフラッ
テ信号がセットされていないという条件で、制御ワード
命令がC2クロック時刻でC3OR102にロードされ
る。C2Pクロック時刻で、C3OR104およびC8
AR103にはそれぞれ、制御ワード命令および次の制
御ワードアドレスがロードされる。制御ワード命令はデ
コーグ105および106により実行される。SAレジ
スタ195〜198への取出しが実行されると、ラッチ
107.108.109および110ば、ANDゲート
123.124.125.126、およびNOTORゲ
ート11520.121.122により、ANDゲート
127およびNOTゲート128の作用を受けたC1ク
ロックで0に初期設定すなわちリセットされる。この動
作では、制(財)ワード命令はSAレジスタ宛先(SA
DEST)を含まず、SAレジスタがALUl 99の
ソース(SA  5RCE)として使用されることもな
い。
C3OR102の動作に伴ない、デコーダ105から(
7)SA取出し信号はVAT300(第6図)で使用さ
れ、MS24からSAレジスタ195〜198への取出
しを開始する。VAT500はVLS301からMSア
ドレスを選択して、サンプルMSアドレス信号によりM
SアドレスをMS制御装置302に送る。VAT 50
0からの書込み1g号(畜込み動作を衣わす)はアクテ
ィブではないので、MS制御装置302はMS24から
取出し全開始する。VAT!+00により取出し動作が
開始されたので、MS書込み信号もアクティブではなく
なり、他のMS動作は実行されない。vAT300は、
MS24からの取出しが完了するまでMS書込み信号を
保持し、書込みが保留状態になっていた場合は、MS書
込み信号をアクティブにする。MSデータがMS24か
ら読取られると、MS制j卸装置602はMSデータ有
効信号をアクティブにし、MSデータバス上のデータが
有効であることを表示する。
制御ワード実行の終了点(C2クロック時刻)で、SA
取出しラッチ153(第6図)はANDゲート152お
よびNOTORゲート115りセットされる。SA取出
しラッチ153がセットされるとき、SAレジスタ19
5〜198はMSS制御装置502より使用されている
ので、制御ワード命令で、SAレジスタt−ALTJi
99のソースとして使用することはできない。SA取出
しラッチ153は、M S 1ltlJ御装置302が
MSデータ有効信号をアクティブにするまでセットされ
た状態を維持する。
次いで、SA取出しラッチ153がセットされるのと同
じC2クロック時刻で、次の制御ワードがC3OR10
2にロードされる。取出されるMSデータの一部分しか
書込むことになっていないので、その場合、次の制御ワ
ード命令は、デコーダ105で復号されるAポインタ0
.Aポインタ1および半ワード信号(SAレジスタの一
部分しか変更されないことを表わす)を用いてSAレジ
スタの宛先を指定する。制御ワード命令は02Pクロッ
ク時刻にC3ORI 02からC3OR104に転送さ
れる。次の制御ワード命令のアドレスもC2・Pクロッ
ク時刻にC5AR105にロードされる。デコーダ10
5からのSA  DEST信号は、新しい制御ワード命
令がC3OR104にロードされるまでアクティブの状
態である。
次のCトクロツク時刻に、SAマスクラッチ107〜1
10は、デコーダ105および106からのAポインタ
および半ワード信号の値に応シてセットされる。Aポイ
ンタ信号は制御ワード命令によりSAレジスタ195〜
198のどのノ(イトを変更すべきかを指示し、半ワー
ド信号はSAレジスタ195〜198の1バイトを変更
すべきか、または2バイトを変更すべきかを指示する。
デコーダ106は出力レジスタ200からのデータを4
つのSAレジスタ195〜198のどれにロードすべき
かを選択する。若しAポインタOが0、Aポインタ1が
1、半ワードが1に等しいなら、デコーダ106の信号
10X1および101Xがアクティブになり、SAマス
ク0およびSAマスク1のラッチ107および108が
、ORゲート115および116、ANDゲート127
ならびにNOTゲート128によりセットされる。制御
ワードがSAレジスタ195〜198を、ALU199
のソース、ならびに出力レジスタ200からの宛先とし
て指定した場合、ホールドオフセット信号は、デコーダ
105からORゲート163へ供給されるSA  5R
CE信号によりアクティブになり、そのためANDゲー
ト127はC1りロックを阻止するので、ラッチ107
〜110は変更されない。更に、ホールドオフラッチ1
70がセットされ、SA取出しが完了するまで、5AO
11,2および3クロック信号によりSAレジスタ19
5〜198がロードされるのを阻止するとともに、新し
い制御卸ワードがC3OR102にロードされるのを阻
止する。
C1Pクロツク時刻に、出力レジスタ200はソースレ
ジスタからの、ALU199を通過したデータをロード
される。
C2クロック時刻に、出力レジスタ200の出力はセレ
クタ205$−よび206を通って、ORゲート254
.255.260および261、ANDゲート252お
よび258、NOTORゲート166び259によりS
Aレジスタ195および196に供給される。このC2
クロック時刻に、仄の制御ワード命令がC3OR102
にロードさnる。
2番目の制御ワード命令の実行が完了すると、SAマス
ク0および1のラッチ107および108がセットされ
、SAレジスタ195および196の第1のバイトと第
2のI(イトが変更されたことと、MS24から取出さ
れたデータがこれらのSAレジスタのバイトを変更して
はならないことを指示する。若しMS24からのデータ
が、SAレジスタ195および196に出力レジスタ2
DOの出力が書込まれていた同じ時刻に、・MSデータ
有効信号で示すように有効になったなら、セレクタ20
5は、SAマスクOおよび1が現にセットされているの
で、出力レジスタ200からの変更データを、引続きS
Aレジスタ195および196に送る。他方、ANDゲ
ート150およびNOTORゲート166のSAロード
信号はアクティブで、ラッチ109および110からの
SAマスク2およびSAマスク3信号はセットされてい
ないので、セレクタ206はMSデータ(ピット16〜
31)をSAレジスタ197および198に送る。SA
レジスタ197および198に(d、ANDゲート26
2および268、ORゲート267および273、NO
TORゲート166び269により、MS制御装置30
2からのMSデータがロードされる。
次の制御ワード命令は、次のC2PクロツクでC3OR
104に送られる。仄の制御ワードアドレスでも、この
C2PクロツクでC8AR10!1にロードされる。若
し次の制御ワード命令がMS書込み動作なら、デコーダ
105からのSA書込み信号はアクティブになる。VA
T300はVLS601からMSアドレスを胱取り、M
S制御装置′502へのサンプルMSアドレス信号およ
び薔込み信号をアクティブにし、MS制御装置602が
MS書込み動作を実行する予定であることを表示する。
VAT 300からのMS薔込み信号は、MS24から
SAレジスタへの取出し動作が未完了であるので、まだ
アクティブにならない。MS制御装置302は舊込み要
求を待行列に入れ、取出しが完了してから書込みを実行
する。
次のC2クロック時刻に、SA書込みラッチ157が、
ANDゲート156およびNOTORゲート166りセ
ットされる。次の制御ワード命令もこの時点でC3OR
102にロードされる。若し次の制御ワード命令がAL
U199のSAソースを含むなら、デコーダ105から
のSA  5RCE信号はアクティブになり、ホールド
オフラッチ170はANDゲート165、ORゲート1
66および168によリセットされる。ホールドオフラ
ッチ170は、出力レジスタ200の出力が宛先レジス
タにロードされるのを阻止する。MS制御装置302か
らのMSデータ有効信号が有効になってSA取出しラッ
チ155をリセットするまで、制御ワード命令は再実行
されるが、宛先レジスタおよびSAマスクラッチ107
〜110は変更されない。次の制御ワード命令のどれか
がSAレジスタ宛先を含むなら、デコーダ105からの
SA  DEST信号はアクティブになり、ANDゲー
ト167およびORゲート168によりホールドオフセ
ット信号がアクティブになり、ホールドオフラッチ17
0がセットされる。ホールドオフセット信号は、M S
 24からの取出しが完了するまで、SAマスクラッチ
107〜110が変更されるのを阻止する。ホールドオ
フラッチ170は、NOTORゲート19259.26
5および271によりSAレジスタ195〜198がク
ロックされるのを阻止する。
MS24からの取出しが完了すると、MS制御装置30
2ばMSデータ有効信号をアクティブにし、SA取出し
ラッチ156はANDゲート150および151、NO
TORゲート192169によりリセットされる。SA
取出しラッチ153のリセットと同時に、SAレジスタ
197および198には、セレクタ2o6、ANDゲー
ト150.262および268、NOTゲート169.
266および26り、ならびにORゲート267および
275からのMSデータのピット16〜61がロードさ
れる。SAレジスタ195および196の最初の2バイ
トは、SAマスク0およびSAマスク1のラッチ107
2よび1o8がセットされているので変更されることは
ない。
取出し完了後のC1クロック時刻に、SAレジスタ19
5〜198からのデータが、NOTゲート16り、AN
Dゲート150および194、ORゲート192によ、
9SAレジスタ201〜204にロードされる。この時
点で、SAレジスタ206および2041″1M524
から取出されたデータを含み、SAレジスタ201およ
び202は出力レジスタ200からのSA宛先データを
含む。
MS制御装置302はMS書込みコマンドを待行列に入
れているので、SAレジスタ201〜204のデータは
MS制御装置602に送られる。VAT500はMS書
込み信号をアクティブにし、MS書込み動作が進行中で
あることを表わす。
MS制御装置302の曹込み動作が終了すると、MSデ
ータ有効は号がアクティブになり、SA書込みラッチ1
57はANDゲート171および155、NOTORゲ
ート192りリセットされる。
これでMS簀込みサイクルは完了する。
G0発明の効果 本発明により、主記憶装置に送込まれたデータの一部を
変更して使用する場合、従来のように、変更されたデー
タを、変更前の主記憶装置ロヶーンヨンに再書込みせず
に使用することができる。
【図面の簡単な説明】
第1図は本発明のデータ読取り/変更装置の動作を示す
ブロック図、第2A図、第2B図、第6図、第4図、第
5A図、第5B図、および第6図はそれぞれ本発明のデ
ータ読取シ/変更装置で相互作用する素子の詳細図、第
7図および第8図はデータ読取り/変更装置の動作のタ
イミング図である。 10 ・・・コンピュータノステム、12・・・・デー
タ読取り/変更装置、14・・・・コントローラ、18
・・・・C3,24−=・MS、28・−・・ALU、
54・・・・レジスタ、46・・・・セレクタ、56・
・・・レジスタ、60・・・・MSインタフェース。 出願人 インクi九Gナノいビ肉ス・マシーノズ・コー
fレー、4ンデニタ誠販り/☆目り装置【 第1図 制御ワード命冷く健行イらノ\−μ゛→;7第2A図 制御ワード命冷く大行1ろバー冒つェア第3v!J 釦■知り−F:命◆(輿41噌ろl\−Fウェア第4図 !Inワード゛今今冷を千1石八へμウェア第6図 C2ケロ−yり C5ORめC2Pイる有効 第7図

Claims (1)

  1. 【特許請求の範囲】  変更データを指示する制御データにより変更されるデ
    ータを記憶する主記憶装置を有し、該主記憶装置のアク
    セス速度が制御データおよび変更データをアクセスする
    速度よりも遅いコンピュータシステムのデータ読取り/
    変更装置であつて、前記主記憶装置から取出された変更
    すべきデータを受取り、記憶するレジスタと、 前記変更すべきデータを前記レジスタが受取る前に前記
    変更データを受取り、少なくともその一部分を前記制御
    データに応じて前記レジスタに挿入する挿入手段と、 前記レジスタにおける変更データ用の部分に前記変更す
    べきデータが挿入されるのを禁止する禁止手段と、 を有するデータ読取り/変更装置。
JP10414585A 1984-09-07 1985-05-17 デ−タ読取り/変更装置 Pending JPS6167156A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US64885184A 1984-09-07 1984-09-07
US648851 1984-09-07

Publications (1)

Publication Number Publication Date
JPS6167156A true JPS6167156A (ja) 1986-04-07

Family

ID=24602488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10414585A Pending JPS6167156A (ja) 1984-09-07 1985-05-17 デ−タ読取り/変更装置

Country Status (4)

Country Link
EP (1) EP0177712B1 (ja)
JP (1) JPS6167156A (ja)
CA (1) CA1226962A (ja)
DE (1) DE3584493D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6263349A (ja) * 1985-09-03 1987-03-20 Fujitsu Ltd メモリアクセス制御方式

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8728902D0 (en) * 1987-12-10 1988-01-27 Secr Defence Microcomputer circuits
US5193167A (en) * 1990-06-29 1993-03-09 Digital Equipment Corporation Ensuring data integrity by locked-load and conditional-store operations in a multiprocessor system
EP0723680B1 (en) * 1993-10-12 1998-08-12 Samsung Electronics Co., Ltd. Hardware assisted modify count instruction

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51118335A (en) * 1975-04-11 1976-10-18 Hitachi Ltd Partly writing system
JPS5218138A (en) * 1975-08-01 1977-02-10 Nec Corp Buffer storage device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4084234A (en) * 1977-02-17 1978-04-11 Honeywell Information Systems Inc. Cache write capacity
US4298929A (en) * 1979-01-26 1981-11-03 International Business Machines Corporation Integrated multilevel storage hierarchy for a data processing system with improved channel to memory write capability
US4435792A (en) * 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4569016A (en) * 1983-06-30 1986-02-04 International Business Machines Corporation Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system
JPH063584B2 (ja) * 1983-12-19 1994-01-12 株式会社日立製作所 情報処理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51118335A (en) * 1975-04-11 1976-10-18 Hitachi Ltd Partly writing system
JPS5218138A (en) * 1975-08-01 1977-02-10 Nec Corp Buffer storage device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6263349A (ja) * 1985-09-03 1987-03-20 Fujitsu Ltd メモリアクセス制御方式

Also Published As

Publication number Publication date
DE3584493D1 (de) 1991-11-28
CA1226962A (en) 1987-09-15
EP0177712B1 (en) 1991-10-23
EP0177712A3 (en) 1988-01-13
EP0177712A2 (en) 1986-04-16

Similar Documents

Publication Publication Date Title
US4896259A (en) Apparatus for storing modifying data prior to selectively storing data to be modified into a register
US5239642A (en) Data processor with shared control and drive circuitry for both breakpoint and content addressable storage devices
US4734852A (en) Mechanism for performing data references to storage in parallel with instruction execution on a reduced instruction-set processor
US4831520A (en) Bus interface circuit for digital data processor
US6272596B1 (en) Data processor
US4794523A (en) Cache memory architecture for microcomputer speed-up board
KR950010525B1 (ko) 마이크로프로세서에 내장되는 캐시 메모리 유니트
US5515521A (en) Circuit and method for reducing delays associated with contention interference between code fetches and operand accesses of a microprocessor
US5119484A (en) Selections between alternate control word and current instruction generated control word for alu in respond to alu output and current instruction
JPS6297036A (ja) 計算機システム
US5179671A (en) Apparatus for generating first and second selection signals for aligning words of an operand and bytes within these words respectively
JPH0529945B2 (ja)
US4949242A (en) Microcomputer capable of accessing continuous addresses for a short time
JPS6167156A (ja) デ−タ読取り/変更装置
US5287483A (en) Prefetched operand storing system for an information processor
EP0334131B1 (en) Data processor performing operation on data having length shorter than one-word length
US5276892A (en) Destination control logic for arithmetic and logic unit for digital data processor
US5349672A (en) Data processor having logical address memories and purge capabilities
JPS6161143B2 (ja)
JPS59112479A (ja) キヤツシユメモリの高速アクセス方式
JP3424430B2 (ja) プロセッサ
JPH0385636A (ja) 命令先行制御装置
JPH06301600A (ja) 記憶装置
JPH10240525A (ja) 情報処理装置
JPS60189043A (ja) プロセツサ