JPH0573398A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0573398A JPH0573398A JP3234590A JP23459091A JPH0573398A JP H0573398 A JPH0573398 A JP H0573398A JP 3234590 A JP3234590 A JP 3234590A JP 23459091 A JP23459091 A JP 23459091A JP H0573398 A JPH0573398 A JP H0573398A
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- JP
- Japan
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- register
- instruction
- storage unit
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/72—Electric energy management in electromobility
Landscapes
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 ロード命令の実効アドレスが以前のロード命
令またはストア命令の実効アドレスと一致する場合に再
度ロードする必要がなく処理効率を低下させることのな
い情報処理装置を提供することを目的とする。 【構成】 ロード命令またはストア命令によりデータ記
憶部３に対して読み書きするデータの実効アドレスおよ
びこのデータが有効であることを示す有効ビットを格納
する記憶部６,７をレジスタファイル２の各レジスタ１
０に対応して設け、ロード命令またはストア命令により
データ記憶部３に対して読み書きしたデータおよびこの
データに対応する実効アドレスおよび有効ビットをレジ
スタファイル２に登録しておくことにより、後に続くロ
ード命令が以前のロード命令またはストア命令と同じ実
効アドレスのデータを必要とする場合に、データ記憶部
３から再度ロードすることなく、レジスタ１０へ以前に
格納されたデータをこのロード命令に対応する格納先レ
ジスタへ複写して格納する。
令またはストア命令の実効アドレスと一致する場合に再
度ロードする必要がなく処理効率を低下させることのな
い情報処理装置を提供することを目的とする。 【構成】 ロード命令またはストア命令によりデータ記
憶部３に対して読み書きするデータの実効アドレスおよ
びこのデータが有効であることを示す有効ビットを格納
する記憶部６,７をレジスタファイル２の各レジスタ１
０に対応して設け、ロード命令またはストア命令により
データ記憶部３に対して読み書きしたデータおよびこの
データに対応する実効アドレスおよび有効ビットをレジ
スタファイル２に登録しておくことにより、後に続くロ
ード命令が以前のロード命令またはストア命令と同じ実
効アドレスのデータを必要とする場合に、データ記憶部
３から再度ロードすることなく、レジスタ１０へ以前に
格納されたデータをこのロード命令に対応する格納先レ
ジスタへ複写して格納する。
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機におけるメ
モリアクセスにおいて、特にロード命令の頻度が大きく
またこの処理に時間を要するような場合に、このロード
命令を高速に行うための情報処理装置に関するものであ
る。
モリアクセスにおいて、特にロード命令の頻度が大きく
またこの処理に時間を要するような場合に、このロード
命令を高速に行うための情報処理装置に関するものであ
る。
【０００２】
【従来の技術】図４は 従来の情報処理装置の概略構成
図を示すものである。以下図４を参照しながら、従来の
情報処理装置について説明する。１１０はレジスタの内
容を格納するレジスタ部、１０２は複数の語からなるレ
ジスタファイル、１０１はレジスタファイル１０２を有
する演算処理部、１０３はメインメモリのバッファメモ
リであるデータキャッシュメモリまたはメインメモリか
ら構成されるデータ記憶部、１０４はストア命令用デー
タバス、１０５はロード命令用データバス、１０８はレ
ジスタファイル中のレジスタを示すためのレジスタ番
号、１０９はデータ記憶部１０３内部のデータを示すた
めのアドレスである。演算処理部１０１においてロード
命令およびストア命令が、次の数式（数１）で示す命令
列に従って実行処理が行なわれる場合の動作について説
明する。
図を示すものである。以下図４を参照しながら、従来の
情報処理装置について説明する。１１０はレジスタの内
容を格納するレジスタ部、１０２は複数の語からなるレ
ジスタファイル、１０１はレジスタファイル１０２を有
する演算処理部、１０３はメインメモリのバッファメモ
リであるデータキャッシュメモリまたはメインメモリか
ら構成されるデータ記憶部、１０４はストア命令用デー
タバス、１０５はロード命令用データバス、１０８はレ
ジスタファイル中のレジスタを示すためのレジスタ番
号、１０９はデータ記憶部１０３内部のデータを示すた
めのアドレスである。演算処理部１０１においてロード
命令およびストア命令が、次の数式（数１）で示す命令
列に従って実行処理が行なわれる場合の動作について説
明する。
【０００３】
【数１】
【０００４】ここで、loadはロード命令、storeはスト
ア命令を示し、(100)等は実効アドレスが１００番地で
あるデータを示し、ｒ０等はレジスタ番号１０８を示
す。例えば、（数１）の命令列の第１行目のロード命令
は、実効アドレスが１００番地であるデータをレジスタ
番号１０８のｒ０のレジスタに格納する処理である。こ
れは、データ記憶部１０３中のアドレス１０９が示す１
００番地のデータＡをロード用データバス１０５を経由
して転送し、レジスタファイル１０２中のレジスタ番号
１０８のｒ０のレジスタに格納する動作である。一方、
ストア命令はロード命令の逆の動作であり、（数１）の
命令列の第３行目のストア命令は、レジスタ番号１０８
のｒ２のレジスタのデータをデータ記憶部１０３中のア
ドレス１０９が示す３００番地に格納する処理である。
これは、レジスタファイル１０２中のレジスタ番号１０
８のｒ２のレジスタのデータＣをストア用データバス１
０４を経由して転送し、データ記憶部１０３中のアドレ
ス１０９が示す３００番地に格納する動作である。（数
１）の命令列の第４行目のロード命令は、実効アドレス
が１００番地であるデータをレジスタ番号１０８のｒ３
のレジスタに格納する処理である。これは、データ記憶
部１０３中のアドレス１０９が示す１００番地のデータ
Ａをロード用データバス１０５を経由して転送し、レジ
スタファイル１０２中のレジスタ番号１０８のｒ３のレ
ジスタに格納する動作であり、（数１）の命令列の第１
行目のロード命令と同じ実効アドレスのデータを異なる
レジスタへ格納することになる。このようなロード命令
は、コンパイラの最適化により取り除かれる場合が多い
が、最適化によってのみ取り除くことができるものでは
ない。
ア命令を示し、(100)等は実効アドレスが１００番地で
あるデータを示し、ｒ０等はレジスタ番号１０８を示
す。例えば、（数１）の命令列の第１行目のロード命令
は、実効アドレスが１００番地であるデータをレジスタ
番号１０８のｒ０のレジスタに格納する処理である。こ
れは、データ記憶部１０３中のアドレス１０９が示す１
００番地のデータＡをロード用データバス１０５を経由
して転送し、レジスタファイル１０２中のレジスタ番号
１０８のｒ０のレジスタに格納する動作である。一方、
ストア命令はロード命令の逆の動作であり、（数１）の
命令列の第３行目のストア命令は、レジスタ番号１０８
のｒ２のレジスタのデータをデータ記憶部１０３中のア
ドレス１０９が示す３００番地に格納する処理である。
これは、レジスタファイル１０２中のレジスタ番号１０
８のｒ２のレジスタのデータＣをストア用データバス１
０４を経由して転送し、データ記憶部１０３中のアドレ
ス１０９が示す３００番地に格納する動作である。（数
１）の命令列の第４行目のロード命令は、実効アドレス
が１００番地であるデータをレジスタ番号１０８のｒ３
のレジスタに格納する処理である。これは、データ記憶
部１０３中のアドレス１０９が示す１００番地のデータ
Ａをロード用データバス１０５を経由して転送し、レジ
スタファイル１０２中のレジスタ番号１０８のｒ３のレ
ジスタに格納する動作であり、（数１）の命令列の第１
行目のロード命令と同じ実効アドレスのデータを異なる
レジスタへ格納することになる。このようなロード命令
は、コンパイラの最適化により取り除かれる場合が多い
が、最適化によってのみ取り除くことができるものでは
ない。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、以前にロード命令によりロードしたデー
タを後続のロード命令により再度ロードする場合に、以
前のロード命令と同一の実効アドレスのデータを異なる
レジスタへ格納することになり、再度、データ記憶部を
アクセスすることになり処理時間の増大を引き起こすこ
とになり情報処理装置の処理効率を低下させるという問
題点を有していた。
うな構成では、以前にロード命令によりロードしたデー
タを後続のロード命令により再度ロードする場合に、以
前のロード命令と同一の実効アドレスのデータを異なる
レジスタへ格納することになり、再度、データ記憶部を
アクセスすることになり処理時間の増大を引き起こすこ
とになり情報処理装置の処理効率を低下させるという問
題点を有していた。
【０００６】本発明は上記問題点に鑑み、ロード命令の
実効アドレスが以前のロード命令の実効アドレスと一致
する場合に再度ロードする必要がなく処理効率を低下さ
せることのない情報処理装置を提供することを目的とす
る。
実効アドレスが以前のロード命令の実効アドレスと一致
する場合に再度ロードする必要がなく処理効率を低下さ
せることのない情報処理装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の情報処理装置は、それぞれの語が、レジス
タ部と実効アドレス記憶部と有効ビット記憶部とからな
るレジスタファイルを有する演算処理部と、データキャ
ッシュメモリまたはメインメモリで構成されるデータ記
憶部を有し、前記レジスタファイルとデータ記憶部間の
データ転送を行う命令により、このデータ記憶部に対す
る読み出しまたは書き込みしたデータおよびこのデータ
に対応する実効アドレスおよび有効ビットをレジスタフ
ァイルに登録しておき、前記データ記憶部から前記レジ
スタファイルへのデータ転送を行う命令によるデータの
実効アドレスと前記レジスタファイル中のレジスタに以
前格納されたデータに対応する実効アドレスとを比較し
一致しかつ当該レジスタのデータの有効ビットがセット
されている場合、当該レジスタへ以前に格納されたデー
タと実効アドレスと有効ビットを、前記メモリからレジ
スタへのデータ転送を行う命令に対応するレジスタと実
効アドレス記憶部と有効ビット記憶部に複写し格納する
ための処理を行い、前記レジスタファイルから前記デー
タ記憶部のデータ転送を行う命令によるデータの実効ア
ドレスと前記レジスタファイル中のレジスタに以前格納
されたデータに対応する実効アドレスとを比較し一致し
た場合に以前にセットされた当該レジスタの有効ビット
をリセットして前記レジスタからメモリへのデータ転送
を行う命令によるデータを前記データ記憶部に格納する
処理を行い、前記演算処理部において論理算術演算命令
が実行される場合にこの演算結果のデータを格納するた
めのレジスタに対応する有効ビットをリセットして演算
結果のデータをこのレジスタに格納する処理を行うこと
を特徴とするものである。
めに本発明の情報処理装置は、それぞれの語が、レジス
タ部と実効アドレス記憶部と有効ビット記憶部とからな
るレジスタファイルを有する演算処理部と、データキャ
ッシュメモリまたはメインメモリで構成されるデータ記
憶部を有し、前記レジスタファイルとデータ記憶部間の
データ転送を行う命令により、このデータ記憶部に対す
る読み出しまたは書き込みしたデータおよびこのデータ
に対応する実効アドレスおよび有効ビットをレジスタフ
ァイルに登録しておき、前記データ記憶部から前記レジ
スタファイルへのデータ転送を行う命令によるデータの
実効アドレスと前記レジスタファイル中のレジスタに以
前格納されたデータに対応する実効アドレスとを比較し
一致しかつ当該レジスタのデータの有効ビットがセット
されている場合、当該レジスタへ以前に格納されたデー
タと実効アドレスと有効ビットを、前記メモリからレジ
スタへのデータ転送を行う命令に対応するレジスタと実
効アドレス記憶部と有効ビット記憶部に複写し格納する
ための処理を行い、前記レジスタファイルから前記デー
タ記憶部のデータ転送を行う命令によるデータの実効ア
ドレスと前記レジスタファイル中のレジスタに以前格納
されたデータに対応する実効アドレスとを比較し一致し
た場合に以前にセットされた当該レジスタの有効ビット
をリセットして前記レジスタからメモリへのデータ転送
を行う命令によるデータを前記データ記憶部に格納する
処理を行い、前記演算処理部において論理算術演算命令
が実行される場合にこの演算結果のデータを格納するた
めのレジスタに対応する有効ビットをリセットして演算
結果のデータをこのレジスタに格納する処理を行うこと
を特徴とするものである。
【０００８】
【作用】本発明は前記した構成によって、以前にロード
したデータと同一のデータを後続のロード命令により再
度ロードする場合において、後続のロード命令を実行す
る代わりに以前のロード命令と同一の実効アドレスのデ
ータを異なるレジスタへ複写し格納することにより、再
度データ記憶部をアクセスすることによる処理時間の増
大を引き起こすことなく情報処理装置の処理効率を向上
させることになる。
したデータと同一のデータを後続のロード命令により再
度ロードする場合において、後続のロード命令を実行す
る代わりに以前のロード命令と同一の実効アドレスのデ
ータを異なるレジスタへ複写し格納することにより、再
度データ記憶部をアクセスすることによる処理時間の増
大を引き起こすことなく情報処理装置の処理効率を向上
させることになる。
【０００９】
【実施例】図１は本発明の実施例における情報処理装置
の概略構成図を示すものである。図１において、１０は
レジスタの内容を格納するレジスタ部、２は複数の語か
らなるレジスタファイル、１はレジスタファイルを有す
る演算処理部、３はメインメモリのバッファメモリであ
るデータキャッシュメモリまたはメインメモリで構成さ
れるデータ記憶部、４はストア命令用データバス、５は
ロード命令用データバス、８はレジスタファイル２中の
レジスタを示すためのレジスタ番号、９はデータ記憶部
３内部のデータを示すためのアドレスである。６はレジ
スタのデータが有効であることを示す有効ビットをレジ
スタファイル２中のレジスタに対応して格納する有効ビ
ット記憶部、７はロード命令またはストア命令によりデ
ータ記憶部３に対して読み書きするデータの実効アドレ
スをレジスタファイル２中のレジスタに対応して格納す
る実効アドレス記憶部である。
の概略構成図を示すものである。図１において、１０は
レジスタの内容を格納するレジスタ部、２は複数の語か
らなるレジスタファイル、１はレジスタファイルを有す
る演算処理部、３はメインメモリのバッファメモリであ
るデータキャッシュメモリまたはメインメモリで構成さ
れるデータ記憶部、４はストア命令用データバス、５は
ロード命令用データバス、８はレジスタファイル２中の
レジスタを示すためのレジスタ番号、９はデータ記憶部
３内部のデータを示すためのアドレスである。６はレジ
スタのデータが有効であることを示す有効ビットをレジ
スタファイル２中のレジスタに対応して格納する有効ビ
ット記憶部、７はロード命令またはストア命令によりデ
ータ記憶部３に対して読み書きするデータの実効アドレ
スをレジスタファイル２中のレジスタに対応して格納す
る実効アドレス記憶部である。
【００１０】以上のように構成された情報処理装置につ
いて、以下その動作について説明する。演算処理部１に
おいてロード命令およびストア命令が、次の数式（数
２）で示す命令列に従い実行処理が行なわれる場合の動
作について説明する。
いて、以下その動作について説明する。演算処理部１に
おいてロード命令およびストア命令が、次の数式（数
２）で示す命令列に従い実行処理が行なわれる場合の動
作について説明する。
【００１１】
【数２】
【００１２】（数２）の命令列の第４行目のロード命令
は、実効アドレスが１００番地であるデータをレジスタ
番号８のｒ３のレジスタに格納する処理である。このロ
ード命令によるデータの実効アドレス１００とレジスタ
ファイル２中のレジスタに対応して以前格納されたデー
タの実効アドレスとを比較し一致した時かつ当該レジス
タのデータの有効ビットがセットされている時、つまり
この場合はレジスタｒ０へ以前に格納されたロードデー
タＡ、実効アドレス１００、有効ビット１をこのロード
命令に対応するレジスタ番号ｒ３のレジスタ、実効アド
レス記憶部、有効ビット記憶部にそれぞれ複写し格納す
る。（数２）の命令列の第５行目のロード命令は、実効
アドレスが３００番地であるデータをレジスタ番号ｒ４
のレジスタに格納する処理である。このロード命令によ
るデータの実効アドレス３００とレジスタファイル２中
のレジスタに対応して以前格納されたデータの実効アド
レスとを比較し一致した時かつ当該レジスタのデータの
有効ビットがセットされている時、つまりレジスタｒ２
へ以前に格納されたストアデータＣ、実効アドレス３０
０、有効ビット１をこのロード命令に対応するレジスタ
番号ｒ４のレジスタ、実効アドレス記憶部、有効ビット
記憶部にそれぞれ複写し格納する。
は、実効アドレスが１００番地であるデータをレジスタ
番号８のｒ３のレジスタに格納する処理である。このロ
ード命令によるデータの実効アドレス１００とレジスタ
ファイル２中のレジスタに対応して以前格納されたデー
タの実効アドレスとを比較し一致した時かつ当該レジス
タのデータの有効ビットがセットされている時、つまり
この場合はレジスタｒ０へ以前に格納されたロードデー
タＡ、実効アドレス１００、有効ビット１をこのロード
命令に対応するレジスタ番号ｒ３のレジスタ、実効アド
レス記憶部、有効ビット記憶部にそれぞれ複写し格納す
る。（数２）の命令列の第５行目のロード命令は、実効
アドレスが３００番地であるデータをレジスタ番号ｒ４
のレジスタに格納する処理である。このロード命令によ
るデータの実効アドレス３００とレジスタファイル２中
のレジスタに対応して以前格納されたデータの実効アド
レスとを比較し一致した時かつ当該レジスタのデータの
有効ビットがセットされている時、つまりレジスタｒ２
へ以前に格納されたストアデータＣ、実効アドレス３０
０、有効ビット１をこのロード命令に対応するレジスタ
番号ｒ４のレジスタ、実効アドレス記憶部、有効ビット
記憶部にそれぞれ複写し格納する。
【００１３】図２は、図１に示した情報処理装置におい
て、レジスタからメモリへのデータ転送を行う場合の動
作を示すものである。演算処理部１においてロード命令
／ストア命令および算術和演算命令が、次の数式（数
３）で示す命令列に従い実行処理が行なわれる場合の動
作について説明する。
て、レジスタからメモリへのデータ転送を行う場合の動
作を示すものである。演算処理部１においてロード命令
／ストア命令および算術和演算命令が、次の数式（数
３）で示す命令列に従い実行処理が行なわれる場合の動
作について説明する。
【００１４】
【数３】
【００１５】（数３）の命令列の第５行目のストア命令
は、前記算術和演算結果Ｄが格納されたｒ３のデータを
データ記憶部３中のアドレス９が示す１００番地にデー
タを格納する処理である。まず、レジスタファイル２中
のｒ３のレジスタのデータＤをストア用データバス４を
経由して転送し、データ記憶部３中の１００番地が示す
古いデータＡをＤに更新し、レジスタファイル２中のｒ
３に対応する実効アドレス記憶部７に実効アドレス１０
０を格納しかつ有効ビット記憶部６の有効ビットをセッ
トする。さらに、この実効アドレス１００とレジスタフ
ァイル２中に以前格納されたデータの実効アドレスとを
比較し一致したレジスタｒ０のデータの有効ビットをリ
セットする。
は、前記算術和演算結果Ｄが格納されたｒ３のデータを
データ記憶部３中のアドレス９が示す１００番地にデー
タを格納する処理である。まず、レジスタファイル２中
のｒ３のレジスタのデータＤをストア用データバス４を
経由して転送し、データ記憶部３中の１００番地が示す
古いデータＡをＤに更新し、レジスタファイル２中のｒ
３に対応する実効アドレス記憶部７に実効アドレス１０
０を格納しかつ有効ビット記憶部６の有効ビットをセッ
トする。さらに、この実効アドレス１００とレジスタフ
ァイル２中に以前格納されたデータの実効アドレスとを
比較し一致したレジスタｒ０のデータの有効ビットをリ
セットする。
【００１６】図３は、図１に示した情報処理装置におい
て、算術論理演算を行う場合の動作を示すものである。
演算処理部１においてロード命令および算術和演算命令
が、次の数式（数４）で示す命令列に従い実行処理が行
なわれる場合の動作について説明する。
て、算術論理演算を行う場合の動作を示すものである。
演算処理部１においてロード命令および算術和演算命令
が、次の数式（数４）で示す命令列に従い実行処理が行
なわれる場合の動作について説明する。
【００１７】
【数４】
【００１８】（数４）の命令列の第４行目の算術和演算
命令は、ｒ１とｒ２の演算結果Ｄをｒ０のレジスタに格
納する処理である。この時、結果の格納先レジスタであ
るｒ０の有効ビット記憶部６の有効ビットをリセットす
る。
命令は、ｒ１とｒ２の演算結果Ｄをｒ０のレジスタに格
納する処理である。この時、結果の格納先レジスタであ
るｒ０の有効ビット記憶部６の有効ビットをリセットす
る。
【００１９】以上のように本発明によれば、ロード命令
またはストア命令によりこのデータ記憶部に対して読み
書きするデータの実効アドレスおよびこのデータが有効
であることを示す有効ビットを格納する記憶部をこのレ
ジスタファイルの各レジスタに対応して設け、ロード命
令またはストア命令によりこのデータ記憶部に対して読
み書きしたデータおよびこのデータに対応する実効アド
レスおよび有効ビットをレジスタファイルに登録してお
くことにより、後に続くロード命令が以前のロード命令
またはストア命令と同じ実効アドレスのデータを必要と
する場合に、データ記憶部から再度ロードすることな
く、レジスタへ以前に格納されたデータをこのロード命
令に対応する格納先レジスタへ複写して格納することが
できる。また、以前のロード命令またはストア命令と同
じ実効アドレスのデータを後続のストア命令により更新
する時、このデータを無効化しておき、かつ、以前のロ
ード命令またはストア命令と同じ実効アドレスのデータ
を格納しているレジスタを算術論理演算命令が更新する
時にこのデータを無効化しておくことにより、後続のロ
ード命令により再度このデータがロードされないように
データのコンシステンシを保証することができる。これ
により、データ記憶部が階層メモリの構成をとる場合に
おいて、ロードしようとするデータが最下層のメモリに
存在する時に、そのデータ転送に伴う処理時間を除去で
きる効果は非常に大きい。
またはストア命令によりこのデータ記憶部に対して読み
書きするデータの実効アドレスおよびこのデータが有効
であることを示す有効ビットを格納する記憶部をこのレ
ジスタファイルの各レジスタに対応して設け、ロード命
令またはストア命令によりこのデータ記憶部に対して読
み書きしたデータおよびこのデータに対応する実効アド
レスおよび有効ビットをレジスタファイルに登録してお
くことにより、後に続くロード命令が以前のロード命令
またはストア命令と同じ実効アドレスのデータを必要と
する場合に、データ記憶部から再度ロードすることな
く、レジスタへ以前に格納されたデータをこのロード命
令に対応する格納先レジスタへ複写して格納することが
できる。また、以前のロード命令またはストア命令と同
じ実効アドレスのデータを後続のストア命令により更新
する時、このデータを無効化しておき、かつ、以前のロ
ード命令またはストア命令と同じ実効アドレスのデータ
を格納しているレジスタを算術論理演算命令が更新する
時にこのデータを無効化しておくことにより、後続のロ
ード命令により再度このデータがロードされないように
データのコンシステンシを保証することができる。これ
により、データ記憶部が階層メモリの構成をとる場合に
おいて、ロードしようとするデータが最下層のメモリに
存在する時に、そのデータ転送に伴う処理時間を除去で
きる効果は非常に大きい。
【００２０】なお、本実施例では、仮想記憶機構は考慮
していないが、仮想記憶の情報処理装置の場合において
も、現在実行しているプロセスから、異なるプロセスへ
処理が切り替わる場合に、前記レジスタファイル２中の
有効ビット記憶部６をすべてリセットしレジスタの内容
を無効化することにより、本発明を有効に適用できるこ
とは言うまでもない。
していないが、仮想記憶の情報処理装置の場合において
も、現在実行しているプロセスから、異なるプロセスへ
処理が切り替わる場合に、前記レジスタファイル２中の
有効ビット記憶部６をすべてリセットしレジスタの内容
を無効化することにより、本発明を有効に適用できるこ
とは言うまでもない。
【００２１】また、本実施例においては、ロード命令、
ストア命令および算術演算命令をそれぞれ独立している
が、算術演算とロードの複合命令、あるいは算術演算と
ストアの複合命令などの場合にも同様の動作を実現で
き、本発明を適用できることは言うまでもない。また、
図２においては、ストア用データバス４とロード用デー
タバス５とをそれぞれ独立して設けているが、１つのデ
ータバスによりそれらを兼ねることができるのは言うま
でもない。
ストア命令および算術演算命令をそれぞれ独立している
が、算術演算とロードの複合命令、あるいは算術演算と
ストアの複合命令などの場合にも同様の動作を実現で
き、本発明を適用できることは言うまでもない。また、
図２においては、ストア用データバス４とロード用デー
タバス５とをそれぞれ独立して設けているが、１つのデ
ータバスによりそれらを兼ねることができるのは言うま
でもない。
【００２２】
【発明の効果】以上のように本発明は、ロード命令また
はストア命令によりデータ記憶部に対して読み書きする
データの実効アドレスおよびこのデータが有効であるこ
とを示す有効ビットを格納する記憶部をレジスタファイ
ルの各レジスタに対応して設け、ロード命令またはスト
ア命令によりこのデータ記憶部に対して読み書きしたデ
ータおよびこのデータに対応する実効アドレスおよび有
効ビットをレジスタファイルに登録しておくことによ
り、後に続くロード命令が以前のロード命令またはスト
ア命令と同じ実効アドレスのデータを必要とする場合
に、データ記憶部から再度ロードすることなく、レジス
タへ以前に格納されたデータをこのロード命令に対応す
る格納先レジスタへ複写して格納することができる。ま
た後続のストア命令の実効アドレスと一致する以前のロ
ード命令またはストア命令により格納されたデータを無
効化し、以前のロード命令またはストア命令のデータを
格納しているレジスタを算術論理演算命令が更新する時
にこのデータを無効化しておくことにより、後続のロー
ド命令により再度このデータがロードされないようにデ
ータのコンシステンシを保証することができる。従っ
て、再度、データ記憶部をアクセスし処理時間の増大を
引き起こすことなくロード命令の高速化を図り、電子計
算機への応用による実用的効果は非常に大きい。
はストア命令によりデータ記憶部に対して読み書きする
データの実効アドレスおよびこのデータが有効であるこ
とを示す有効ビットを格納する記憶部をレジスタファイ
ルの各レジスタに対応して設け、ロード命令またはスト
ア命令によりこのデータ記憶部に対して読み書きしたデ
ータおよびこのデータに対応する実効アドレスおよび有
効ビットをレジスタファイルに登録しておくことによ
り、後に続くロード命令が以前のロード命令またはスト
ア命令と同じ実効アドレスのデータを必要とする場合
に、データ記憶部から再度ロードすることなく、レジス
タへ以前に格納されたデータをこのロード命令に対応す
る格納先レジスタへ複写して格納することができる。ま
た後続のストア命令の実効アドレスと一致する以前のロ
ード命令またはストア命令により格納されたデータを無
効化し、以前のロード命令またはストア命令のデータを
格納しているレジスタを算術論理演算命令が更新する時
にこのデータを無効化しておくことにより、後続のロー
ド命令により再度このデータがロードされないようにデ
ータのコンシステンシを保証することができる。従っ
て、再度、データ記憶部をアクセスし処理時間の増大を
引き起こすことなくロード命令の高速化を図り、電子計
算機への応用による実用的効果は非常に大きい。
【図１】本発明の実施例における情報処理装置の概略構
成図
成図
【図２】同実施例における動作説明のための情報処理装
置の概略構成図
置の概略構成図
【図３】同実施例における動作説明のための情報処理装
置の概略構成図
置の概略構成図
【図４】従来の情報処理装置の概略構成図
１ 演算処理部 ２ レジスタファイル ３ データ記憶部 ４ ストア用データバス ５ ロード用データバス ６ 有効ビット記憶部 ７ 実効アドレス記憶部 １０ レジスタ部
Claims (1)
- 【請求項１】それぞれの語が、レジスタ部と実効アドレ
ス記憶部と有効ビット記憶部とからなるレジスタファイ
ルを有する演算処理部と、データキャッシュメモリまた
はメインメモリで構成されるデータ記憶部を有し、前記
レジスタファイルとデータ記憶部間のデータ転送を行う
命令により、このデータ記憶部に対する読み出しまたは
書き込みしたデータおよびこのデータに対応する実効ア
ドレスおよび有効ビットを前記レジスタファイルに登録
しておき、前記データ記憶部から前記レジスタファイル
へのデータ転送を行う命令によるデータの実効アドレス
と前記レジスタファイル中のレジスタに以前格納された
データに対応する実効アドレスとを比較し一致しかつ当
該レジスタのデータの有効ビットがセットされている場
合、当該レジスタへ以前に格納されたデータと実効アド
レスと有効ビットを、前記メモリからレジスタへのデー
タ転送を行う命令に対応するレジスタと実効アドレス記
憶部と有効ビット記憶部に複写し格納するための処理を
行い、 前記レジスタファイルから前記データ記憶部のデータ転
送を行う命令によるデータの実効アドレスと前記レジス
タファイル中のレジスタに以前格納されたデータに対応
する実効アドレスとを比較し一致した場合に以前にセッ
トされた当該レジスタの有効ビットをリセットして前記
レジスタからメモリへのデータ転送を行う命令によるデ
ータを前記データ記憶部に格納する処理を行い、前記演
算処理部において論理算術演算命令が実行される場合に
この演算結果のデータを格納するためのレジスタに対応
する有効ビットをリセットして演算結果のデータをこの
レジスタに格納する処理を行うことを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234590A JP3006204B2 (ja) | 1991-09-13 | 1991-09-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234590A JP3006204B2 (ja) | 1991-09-13 | 1991-09-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573398A true JPH0573398A (ja) | 1993-03-26 |
| JP3006204B2 JP3006204B2 (ja) | 2000-02-07 |
Family
ID=16973412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234590A Expired - Fee Related JP3006204B2 (ja) | 1991-09-13 | 1991-09-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006204B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269474A (ja) * | 2007-04-24 | 2008-11-06 | Toshiba Corp | 情報処理装置およびアクセス制御方法 |
| JP2012088909A (ja) * | 2010-10-19 | 2012-05-10 | Tokyo Univ Of Agriculture & Technology | 変換器及び変換方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101910934B1 (ko) * | 2012-03-26 | 2018-12-28 | 삼성전자 주식회사 | 루프의 프롤로그 또는 에필로그의 비유효 연산을 처리하는 장치 및 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124941A (en) * | 1977-04-08 | 1978-10-31 | Hitachi Ltd | Data processor |
| JPS5819954A (ja) * | 1981-07-29 | 1983-02-05 | Toshiba Corp | デ−タ処理装置 |
-
1991
- 1991-09-13 JP JP3234590A patent/JP3006204B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124941A (en) * | 1977-04-08 | 1978-10-31 | Hitachi Ltd | Data processor |
| JPS5819954A (ja) * | 1981-07-29 | 1983-02-05 | Toshiba Corp | デ−タ処理装置 |
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| JP2008269474A (ja) * | 2007-04-24 | 2008-11-06 | Toshiba Corp | 情報処理装置およびアクセス制御方法 |
| JP2012088909A (ja) * | 2010-10-19 | 2012-05-10 | Tokyo Univ Of Agriculture & Technology | 変換器及び変換方法 |
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| Publication number | Publication date |
|---|---|
| JP3006204B2 (ja) | 2000-02-07 |
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