DE2807321A1

DE2807321A1 - Spannungsueberwachung in einem datenverarbeitungssystem

Info

Publication number: DE2807321A1
Application number: DE19782807321
Authority: DE
Inventors: Bruce C Keene; John M Woods
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1977-02-24
Filing date: 1978-02-21
Publication date: 1978-08-31
Also published as: JPS53105936A; US4084232A; FR2382053B1; GB1588861A; AU3345478A; FR2382053A1; AU510795B2; CA1107864A

Description

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Die vorliegende Erfindung bezieht sich auf ein Datenverarbeitungssystem nach dem Gattungsbegriff des Anspruches 1 und ins-· besondere auf Spannungsversorgungssysteme, die die für den Betrieb solcher Datenverarbeitungssysteme erforderlichen Spannungen erzeugen.

In einigen Systemen umfassen die verschiedenen Spannungsversorgungseinheiten der unterschiedlichen Einheiten des Datenverarbeitungssystems Logikschaltkreise zur Umwandlung geregelter Spannungsversorgungssignale in Spannungspegel, um das Vorhandensein der Spannung in diesen Einheiten dem System zu signalisieren. In solchen Systemen war es bisher erforderlich, die Schaltkreise der Spannungsversorgungseinheiten und die logischen Schaltkreise an verschiedene Massebezugsspannungen anzulegen= Dies führte seinerseits zur Einführung von Störspannungen innerhalb der logischen Schaltkreise. Da solche Systeme mit Transistor-Logikschaltkreisen verwirklicht wurden, die mit hohen Schwellwertspannungen arbeiteten, beeinflußten die Störspannungen nicht den Betrieb des Systems.

Es hat sich jedoch als vorteilhaft herausgestellt, die Spannungsversorgung eines Datenverarbeitungssystems in einer zentralen Konsole zusammenzufassen, wodurch die Störpegel,mit denen die Schaltkreise des Systems arbeiten müsse^ erhöht wurden. Aus Gründen der erhöhten Systemleistung verwenden solche Systeme zusätzlich Logikschaltkreise, die mit niedrigem Spannungspegel und hohen Geschwindigkeiten arbeiten.

Es hat sich herausgestellt, daß der Betrieb solcher Logikschaltkreise derartiger Anordnungen zu einer unzuverlässigen Überwachung der Spannungsversorgung bzw. der Integrität der Systemeinheiten führen kann. Weiterhin ist es bei den bekannten Anordnungen schwierig, festzustellen, ob ein Spannungsausfall die Ursache dafür ist, daß eine spezielle Einheit nicht in geeigneter Weise arbeitet, da die Logikschaltkreise innerhalb der Spannungs-

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Versorgungsschaltkreise einer jeden Einheit enthalten sind.

Ausgehend von diesen bekannten Anordnungen ist es die Aufgabe
der vorliegenden Erfindung, ein verbessertes Spannungsüberwachungssystem zu schaffen, das zur Verwendung im Zusammenhang mit Hochgeschwindigkeits-Niedrigpegel-Logikschaltkreisen geeignet ist und wobei die Diagnose von Spannungsversorgungsfehlern innerhalb eines Datenverarbeitungssystems erleichtert wird. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Gemäß der vorliegenden Erfindung umfaßt das System mehrere Module mit wenigstens einer Verarbeitungseinheit und einer System-Schnittstelleneinheit mit mehreren Anschlüssen. Die Module sind in Form von Hochgeschwindigkeits-Logikschaltkreisen verwirklicht, die mit sehr niedrigen Spannungspegeln arbeiten. Im bevorzugten Ausführungsbeispiel werden als Hochgeschwindigkeits-Logikschaltkreise CML- bzw. ECL-Schaltkreise verwendet (CML=current mode
logic; ECL=emitter coupled logic). Jeder der Anschlüsse ist mit Schnittstellen verschiedener Module zwecks Informationsaustausch zwischen den Modulen verbunden.

Die verschiedenen Spannungsversorgungseinheiten legen Gleichspannungs-Pegelsignale an die Schaltkreise einer zentralen Wechselspannungs-Versorgungseinheit zur Verteilung an andere Teile
des Systems an. Gemäß der Lehre der vorliegenden Erfindung umfaßt das System Umwandlerschaltkreise zur Umwandlung der Gleichspannungspegel in niedrige störungsfreie Spannungspegel, die von den CML-Schaltkreisen des Systems direkt benutzt werden. Jedes der
niedrigen Spannungssignale wird über eine entsprechende Anzahl
von Spannungsuberwachungsleitungen als Eingang der System-Schnittstelleneinheit zugeführt, worauf sie umgesetzt und an die Module über die Anschlüsse verteilt werden, an die sie angeschlossen sind,

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In näheren Einzelheiten enthält die System-Schnittstelleneinheit ein vorbestimmtes Statusregister zur Speicherung und Anzeige der empfangenen Spannungs-überwachungssignale, die den Spannungen zugeordnet sind, welche von den Niedrigpegel-Hochgeschwindigkeits-Schaltkreisen des Systems benutzt werden. Gemäß der vorliegenden Erfindung wird eine unterschiedliche Bitposition des Statusregisters zur Anzeige des Status einer jeden der verschiedenen Spannungsversorgungseinheiten innerhalb des Systems benutzt. Die jeder Spannungsversorgungseinheit zugeordnete Bitposition wird in einen ersten vorbestimmten Zustand zur Anzeige der Spannungsbestätigung gesetzt (z.B. Betrieb innerhalb vorgegebener Grenzen), Die Bitposition wird in einen zweiten vorbestimmten Zustand, der zu dem ersten Zustand komplementär ist, gesetzt, wenn die Spannungsversorgungseinheit keine ausreichende Spannung liefert.

Durch Anzeige der Spannungsüberwachungs-Signalhinweise in dem Register der System-Schnittstelleneinheit kann das im Betrieb befindliche System feststellen, wann bestimmte Verarbeitungsmodule oder andere Module aufgrund eines Spannungsausfalls sich außer Betrieb befinden. Das System ist daher in der Lage, logisch irgendeinen· Anschluß abzutrennen, der die Bestätigung nicht aufweist. Dies geschieht, bevor der angeschlossene Modul gültige von dem System verarbeitete Daten zerstören kann. Die Anordnung verhindert beispielsweise das Einschreiben falscher Daten in eine Platteneinheit aufgrund eines Spannungsausfalls.

Gemäß der vorliegenden Erfindung umfaßt der eine der Wandlerschaltkreise, der das Spannungsbestätigungssignal für die Spannungsversorgungseinheit zum Betrieb der System-Schnittstelleneinheit erzeugt, Mittel zur Erzeugung eines zweiten Ausgangssignales. Dieses Ausgangssignal dient als Freigabesignal für die System-Taktschaltkreise. Da das Freigabesignal von der gleichen Quelle wie die Spannung abgeleitet wird, die zum Betrieb der System-Schnittstelleneinheit, deren richtige Funktion für den

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Systembetrieb wesentlich, ist, benutzt wird, werden die Taktschaltkreise nur freigegeben, wenn jene Schaltkreise der Spannungsversorgungseinheit ein Bestatigungssignal abgeben. Dies bedeutet, daß das System kein Auslösesignal erzeugen kann bis die bestimmte Bitposition des Statusregisters in den ersten vorbestimmten Zustand gesetzt ist.

Gemäß der vorliegenden Erfindung enthält jeder Wandlerschaltkreis einen optisch gekoppelten Trennschaltkreis, dem die Ausgangs-Gleichspannung von den Schaltkreisen der zugeordneten speziellen Spannungsversorgungseinheit zugeführt wird. Der optisch gekoppelte Eingangs-Trennschaltkreis bewirkt die Erzeugung eines störungsfreien Ausgangssignales, welches als Eingang einem Fegel-Detektorschaltkreis zugeführt wird. Der Detektorschaltkreis erzeugt ein vorbestimmtes Ausgangssignal wenn das Eingangssignal eine ausreichende Größe aufweist und somit bestätigt wird. Das Ausgangssignal des Detektorschaltkreises wird seinerseits einem Ausgangs-Treiberschaltkreis zugeführt, der einen niedrigen Spannungspegel erzeugt, welcher direkt durch die Hochgeschwindigkeits-Niedrigpegel-Logikschaltkreise des Systems benutzt wird, um die geforderten Spannungsversorgungs-Bestätigungshinweise zu liefern. Dadurch,daß jeder Konverterschaltkreis den geforderten niedrigen Spannungspegel liefert, der störungsfrei'ist, wird der Umfang und die Anzahl der Schaltkreise auf ein Minimum reduziert.

Anhand eines in den_eFiguren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigen:

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Flg. 1 ein Datenverarbeitungssystem in Blockdiagrammform, bei dem die Prinzipien der vorliegenden Erfindung ■ verwendet werden.

Fig. 2 eine Ein/Ausgabe-Verarbeitungseinheit eines Prozessorpaares gemäß Fig. 1 in näheren Einzelheiten.

Fig. 3a bis 3c die System-Schnittstelleneinheit 100 gemäß Fig. 1 in näheren Einzelheiten.

Fig. 4a schematisch die Einheiten, die das Spannungsversorgungssystem in Fig. 1 gemäß der vorliegenden Erfindung umfassen.

Fig. 4b schematisch das Spannungsversorgungssystem gemäß Fig. 4a.

Fig. 4c den Umwandlerschaltkreis gemäß Fig. 4b in näheren Einzelheiten.

Fig. 5a die Leitungen, die eine Datenschnittstelle in Fig. 1 bilden.

Fig. 5b die Leitungen, die eine programmierbare Schnittstelle in Fig. 1 bilden»

Fig. 5c die Leitungen, die eine Unterbrechungsschnittstelle in Fig. 1 bilden.

Fig. 5d die Leitungen, die eine interne Speicherschnittstelle in Fig. 1 bilden.

Fig. 5e die Leitungen, die eine Fehlerfeststellschnittstelle in Fig. 1 bilden.

Fig. 6 das Format von WREX- und RDEX-Programmbefehlen.

Fig. 7a bis 7c die Formate von Schnittstellenanweisungen.

Fig. 8a bis 8d die Formate des Inhalts verschiedener Register innerhalb der System-Schnittstelleneinheit 100 in Fig. 1 gemäß der vorliegenden Erfindung.

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Allgemeine Beschreibung

Gemäß Fig. 1 tunfaßt das System gemäß der vorliegenden Erfindung zwei Ein/Ausgabe-Prozessorpaare (IOPP) 200-0 und 200-1, eine System-Schnittstelleneinheit (SIU) 100, einen Hochgeschwindigkeits-Multiplexer ((HSMX) 300, einen Niedriggeschwindigkeits-Multiplexer (LSMX) 400, einen Zentralprozessor 700, einen lokalen Speichermodul 500 und einen Haupt-Speichermodul 800. Verschiedene dieser Module sind jeweils an einen aus einer Reihe von Anschlüssen der System-Schnittstelleneinheit 100 über eine Vielzahl von Leitungen angeschlossen, die ihrerseits x^erschiedene Arten von Schnittstellen 600 bis 603 bilden. Insbesondere sind die zwei Ein/Ausgabeprozessoren 200-0 und 200-1 des Prozessorpaares, der Zentralprozessor 700 und der Hochgeschwindigkeits-Multiplexer 300 an die Anschlüsse G, H, E, P, D und A entsprechend angeschlossen, während der Niedriggeschwindigkeitsmultiplexer 400, die Speichermodule 500 und 800 an die Anschlüsse J, LMO und RMO entsprechend angeschlossen sind.

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Das E/A-System gemäß Fig. 1 kann als ein System betrachtet werden, das eine Anzahl von "aktiven Modulen", "passiven Modulen" und "Speichermodule" aufweist. Der E/A-Prozessor 200, der Zentralprozessor 700 und der Hochgeschwindigkeits-Multiplexer 300 arbeiten als aktive Module, indem jeder die Fähigkeit besitzt, Anweisungen auszugeben. Die aktiven Module sind normalerweise an die Anschlußstellen A bis H angeschlossen. Mehrere passive Module sind an die Anschlußstellen J, K und L angeschlossen. Diese Module entsprechen dem Niedriggeschwindigkeits-Multiplexer 400 und der System-Schnittstelleneinheit 100 und sie sind in der Lage, Anweisungen zu interpretieren und auszuführen, die auf den Leitungen der Schnittstelle 601 zugeführt werden. Die letzte Gruppe der Module wird durch die internen Speichermodule und die nicht dargestellten externen Speichermodule gebildet, wie sie beispielsweise im Hauptsystem gegeben sind und die in der Lage sind, zwei verschiedene Arten von Anweisungen auszuführen, die auf den Leitungen der Schnittstelle 603 zugeführt werden.

Das E/A-System gemäß Fig. 1 arbeitet normalerweise als ein E/A-Untersystem in Abhängigkeit von durch den Zentralprozessor 700 ausgegebenen E/A-Befehlen, die an die Anschlußstelle D über die Schnittstellen 600, 601 und 602 angeschlossen sind und eine Datenschnittstelle, eine programmierbare Schnittstelle und eine Unterbrechungsschnittstelle repräsentieren. Die Anschlußstellen F und E weisen Schnittstellen auf, die einen Anschluß von Multiplexer- oder Prozessormodulen gemäß Fig. 1 gestatten. Im Hinblick auf die vorliegende Erfindung kann der Zentralprozessor 700 in herkömmlicher Weise aufgebaut sein und in seiner Ausführung dem in der US-PS 3.413.613 beschriebenen Prozessor entsprechen. Im bevorzugten Ausführungsbeispiel löst der E/A-Prozessor 200 Kanalprogramme aus und beendigt diese, wobei die Kanalprogramme für die Ausführung von E/A-Befehlen erforderlich sind, und er verarbeitet Unterbrechungsanforderungen, die er von der System-Schnittstelleneinheit 100 erhält und schließlich steuert er periphere an den Niedriggeschwindigkeits-Multiplexer 400 angeschlossene Geräte. Das Prozessorpaar 200-0 ist über die Datenschnittstelle 600 und die Unterbrechungsschnittstelle 602 mit den Anschlußstellen G und H verbunden.

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Der Niedriggeschwindigkeits-Multiplexer 400 kann ebenfalls eine herkömmliche Ausbildung aufweisen. Er ist über periphere Adapter mit peripheren Geräten niedriger Geschwindigkeit verbunden/ wobei die Adapter an die Leitungen einer Geräteadapter-Schnittstelle DAI angeschlossen sind. Schnittstelle und Adapter können in der Art ausgebildet sein, wie dies in der US-PS 3.742.457 beschrieben ist. Die peripheren Geräte mit niedriger Geschwindigkeit umfassen Kartenleser, Kartenstanzer und Drucker. Wie aus Fig. 1 ersichtlich, ist der Multiplexer 400 über die programmierbare Schnittstelle 601 mit der Anschlußstelle J verbunden.

Der Hochgeschwindigkeits-Multiplexer 300 steuert direkt die Datenübertragung zwischen der Gruppe von Platteneinheiten und Bandeinheiten 309 - 312, die an verschiedene Kanaladapter 303 - 306 angeschlossen sind. Jeder der Kanal-Steueradapter 303 - 306 ist seinerseits über die Leitungen einer Kanaladapter-Schnittstelle CAI - 300-1 an verschiedene Anschlußstellen bzw. Kanäle 0-3 angeschlossen. Der Hochgeschwindigkeits-Multiplexer 300 ist an die Anschlußstelle A über eine Datenschnittstelle 600 , eine programmierbare Schnittstelle 601 und eine ünterbrechungsschnittstelle 602 angeschlossen. Jeder der Kanal-Steueradapter 303 bis 306 kann so ausgebildet sein, wie dies in der zuvor erwähnten US-PS 3.742.457 beschrieben ist.

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Wie zuvor erwähnt, ist jeder der Module an verschiedene Anschlußstellen der System-Schnittstelleinheit 100 angeschlossen. Die Schnittstelleneinheit 100 steuert die Verbindung der verschiedenen Module, untereinander über Datenübertragungswege, die die · Übertragung von Daten und die Steuerung von Information zwischen Paaren von Modulen gestatten. Im Hinblick auf die vorliegende Erfindung kann die Systemschnittstelleneinheit 100 als ein Schaltnetzwerk betrachtet werden, das jedem aktiven Modul die Übertragung von Daten zu und aus einem internen Speichermodul gestattet, falls der anfordernde Modul die höchste Priorität aufweist und durch den nächsten verfügbaren Speicherzyklus freigegeben ist. Zu diesem Zweck weist die Schnittstelleneinheit 100 Prioritäts-Logikschaltkreise auf, die die relative Priorität der Anforderung durch jeden der aktiven Module festeilen und den nächsten verfügbaren Speicherzyklus der höchsten empfangenen Prioritätsanforderung zuordnen. Die Schnittstelleneinheit 100 weist zusätzlich Unterbrechungsprioritäts-Schaltkreise auf, weiche die relative Priorität der von den Modulen empfangenen Unterbrechungsanforderungen feststellen und die höchste Prioritätsanforderung auswählen und über ein Schaltnetzwerk zu dem Prozessor 200 weiterleiten.

Anschluß-Schnittstellen

Bevor die verschiedenen Module gemäß Figur 1 näher beschrieben werden, sollen anhand der Figuren 5a-5d die Schnittstellen 600-603 näher erläutert werden. Gemäß Figur 5a ist ersichtlich, daß die dort dargestellten Leitungen die Datenschnittstölle darstellen, die eine der Schnittstellen bildet, die für den Austausch von Information' zwischen einem aktiven Modul und der System-Schnittstelieneinheit 100 erforderlich sind. Der Informationsaustausch wird durch Steuerung des logischen Zustandes der verschiedenen Signalleitungen verwirklicht, wobei diese Steuerung in Übereinstimmung mit zuvor errichteten Regeln erfolgt, die in einer als "Dialog" bezeichneten Signalfolge enthalten sind.

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Gemäß Figur 5a umfaßt die Schnittstelle mehrere Leitungen mit folgender Bedeutung: Aktive Ausgangs-Anschluß-Anforderung AOPR/ Daten zur Schnittstelleneinheit DTS OO-DTS 35, PO-P3,·' Steuerung von Daten zur Schnittstelleneinheit SDTS 0-6, P/identifizierte Mehrfachanschlüsse zur Schnittstelleneinheit MITS 0-3, P/ aktive Anforderung angenommen ARA/ gelesene Daten angenommen ARDA; Daten von der Schnittstelleneinheit DFS 00-35, P0-P3; Mehrfachanschluß-Identifizierer von der Schnittstelleneinheit, MIES 0-3, P; Doppelpräzision von der Schnittstelleneinheit DPFS und Status angenommen AST. Die Beschreibung der Schnittstellenleitungen erfolgt im nachstehenden Abschnitt in näheren Einzelheiten.

Daten-Schnittstellen-Leitungen Bezeichnung

DTS 00-34, P0-P3

SDTS 0-6, P

Beschreibung

Diese Leitung dient de.

^r- ff

bertracruno

aktiven Ausgangs-Anschluß-Ar.forderung einer Richtung, die sich von jedem der Module zu der Schnittstelleneinheit SIU-"!CO erstreckt. Wenn diese Leitung gesetzt ist, so signalisiert sie der Schnittstelleneinheit SIU/ daß der Modul einen Übertragungsweg anfordert, über den eine Anweisung oder Daten zu übertragen sind.

Diese Leitungen stellen einen Datenübertragungsweg mit einer Breite von vier Bytes dar, die sich in einer Richtung zwischen jedem der aktiven Module und der Schnittstellenheit SIU erstrecken und die zur übertragung von Anweisungen oder Daten von jedem aktiven Modul zu der Schnittstelleneinheit SIU-100 benutzt werden.

Diese Leitungen erstrecken sich von jedem aktiven Modul nach der Schnittstelleneinhcit SIU-100. Sie dienen der Steuerung .von Daten zur

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Schnittstelleneinheit und sie werden benutzt, um die Schnittstclleneinheit SIU-100 mit Stcuerinformation zu versorgen, wenn die Leitung AOPR gesetzt ist. Die Steuerinformation besteht aus sieben Bits und einem Paritäts-Bit, welche in folgender Weise codiert sind:

a) Der Zustand des Bits 0 gibt die Art der Anweisung an, die über die DTS-Leitung zugeführt wird. Die Anweisung kann hierbei eine programmierbare Schnittstellenanweisung oder eine Speicheranweisung sein.

b) Die Bits 1-4 geben durch ihre Codierung an, welcher der Module die Anweisung empfangen und interpretieren soll (Speicheranweisungen werden nur durch Speichermodule und programmierbare Schnittstellenanweisungen werden durch alle Module außer dem E/A-Prozessor 200 interpretiert) .

c) Der Zustand des Bits 5 zeigt an, ob ein oder

• zwei Worte der Anweisungsinformation zwischen dem anfordernden aktiven Modul und dem ausgewählten empfangenden Modul übertragen werden sollen (ein Wort bestimmt eine Übertragung mit einfacher Präzision und zwei Worte bestimmen eine übertragung mit doppelter Präzision).

d) Der Zustand des Bits 6 zeigt die Richtung der

übertragung zwischen dem anfordernden Modul und dem ausgewählten empfangenden Modul an.

e) Das Bit P ist ein Paritäts-Bit, das von dem anfordernden aktiven Modul erzeugt wird und von einer in der Schnittstelleneinheit SIU-1C0 enthaltenen Anordnung geprüft wird.

MITS 0-3, P Diese Leitungen erstrecken sich von dem aktiven

Modul zu der Schnittstcllenheit SIU-100. Sie zeigen durch ihre Codierung an, welcher Untorkanal oder Anschluß innerhalb eines aktiven

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Moduls das Setzen der Leitungen AOPR verursacht hat.

ARA Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 zu jedem der aktiven Module. Biese Leitung wird gesetzt, um anzuzeigen, daß der ausgewählte empfangende Modul die Anforderung durch den aktiven Modul angenommen hat, wodurch dem Modul gestattet wird, .die angeforderte" Information von den Daten-Schnitfcsiellenleitungen zu entfernen.

ARDA Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU zu jedem der aktiven Module und sie wird durch die Schnittstelleneinhext gesetzt, um den aktiven Modul anzuzeigen, daß er die zuvor angeforderten Daten eines ausgewählten Moduls anzunehmen hat.

DFS 00-35, PO-P3 Die Daten von der Schnittstelleneinheit werden

auf einem anderen Satz von Datenübertragungsleitungen übertragen, welche eine Breite von vier Bytes aufweisen und sich in einer Richtung von der Schnittstelleneinheit zu jedem aktiven Modul erstrecken. Diese Gruppe von Leitungen ■ ' wird von der Schnittstelleneinheit SIU-100 benutzt, um gelesene Daten zu einem ausgewählten aktiven Modul zu übertragen.

MIFS 0-3, P Diese vier Mehrfachanschluß-Bestimmungsleitungen

plus eine ungerade Paritätsleitung erstrecken sich von der Schnittstelleneinheit SIü-100 zu jedem der aktiven Module. Diese Leitungen geben durch ihre Codierung an, welcher Anschluß oder Unterkanal des aktiven Moduls die Daten einer vorausgegangenen Leseoperation von der Schnittstelleneinheit SIU-100 aufzunehmen hat.

DPFS Diese Doppelpräzisions-Leitung erstreckt sich

von der Schnittstelleneinheit SIU zu jedem der aktiven Module. Durch den Sustand dieser Leitung wird angezeigt, ob ein oder zwei Worte der gelesenen Daten von dem aktiven Modul zur Ver-

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-at- ' · 28 m 321

• ■ vollständigüng einer Übertragung aufzunehmen

sind (Leseanweisung) . .

AST . Diese Leitung 'erstreckt sich von der Schnittstelleneinheit SIU-100 zu jedem aktiven Modul und ihr Zustand, der wechselseitig exklusiv zu der Leitung AROA ist, signalisiert dem aktiven Modul, daß er die auf den DFS-Leitungen zugeführte Statusinformation aufnehmen soll.

Die Leitungen der programmierbaren Schnittstelle 601 sind in Figur 5b dargestellt und sie dienen der übertragung von Anweisungen von einem aktiven Modul und einem ausgewählten Modul. Die Übertragung wird durch die Steuerung der logischen Zustände der verschiedenen Signalleitungenbewerkstelligtj wobei dies in Übereinstimmung mit zuvor errichteten Regeln erfolgt, die eine als "Dialog¹' bezei-' .'chnete Signalfolge ausführen. Die programmierbare Schnittstelle umfaßt verschiedene Leitungen, denen folgende Bedeutung zugeordnet ist: Programmierbare Schnittstellenanweisungen angenommen APC; . programmiere Schnittstellendaten von der Schnittstelleneinheit SIU PDFS 00-35;- POt-P3; programmierbare Schnittstelle bereit PIR; Anforderung der übertragung gelesener Daten RDTR; programmierbare Schnittstellendaten zu der Schnittstelleneinheit SIU PDTS 00-35; PO-P3 und gelesene Daten angenommen RDAA. Eine Beschreibung der Schnittstellenleitungen wird nachfolgend in näheren Einzelheiten gegeben.

Programmierbare Schnittstellenleitungen

Bezeichnung Beschreibung

APC Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 zu jedem empfangenden Modul und sie signalisiert im gesetzten Zustand dem Modul, daß Anweisungsinformation den PDFS-Leitungen der Schnittstelle durch die Schnittstelleneinheit SIU zugeführt worden ist und durc

den Modul aufgenommen werden soll.

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ORIGINAL INSPECTED

PDFS 00-35, PO-P3 Diese Leitungen v/eisen eine Breite von vier

Bytes auf und sie erstrecken sich in einer Richtung von der Schnittstelleneinhoit SIU-100 zu jedem Modul. Sie führen einem ausgewählten empfangenden Modul programmierbare Schnittstelleninformation von der System-Schnitteinheit SIU-100 zu.

PIR Diese Leitungen erstrecken sich von jedem Modul

zu der Schnittstelleneinheit SIU-100 und sie zeigen im gesetzten Zustand an, daß der Modul bereit ist, eine über die Leitung PDFS zugeführte Anweisung aufzunehmen.

PDTS 00-35,P0-P3 Diese Leitungen weisen eine Breite von vier

Bytes auf und sie erstrecken sich-in einer Richtung von jedem Modul zu der Schnittstelleneinheit SIU-100. Diese Leitungen werden zur Übertragung von programmierbarer -Schnittstellen-Information zu der Schnittstelleneinheit SIU-1OO benutzt.

RDTR ■ Diese Leitung erstreckt sich von jedem Modul,

der an die programmierbare Schnittstelle angeschlossen ist, zu der Schnittstelleneinheit SIU-100. Im gesetzten Zustand zeigt diese Leitung an, daß die zuvor angeforderten gelesenen Daten für eine übertragung zu einem Modul verfügbar sind und durch den Modul den Leitungen PDTS zugeführt worden sind.

RDAA Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 nach jedem Modul und sie zeigt im gesetEten Zustand dem Modul an, daß die über die Leitungen PDTS zugeführten Daten aufgenommen worden sind und daß der Modul die Information von diesen Leitungen wegnehmen kann.

Gemäß Figur 5 c ist als weitere Schnittstelle die Unterbrechungs-Schnittstelle 602 dargestellt, die für die Unterbrechungsverarbeitung durch den E/A-Prozessor 200 vorgesehen ist. Diese Schnitt-

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stelle gestattet die übertragung von Unterbrechungsinformation von einem aktiven Modul zu der Schnittstelleneinheit SIU-100 sowie die übertragung von Unterbrechungsinforraation von der Schnittstelleneinheit SIU-100 zu dem E/A-Prozessor 200 zwecks · Verarbeitung. Entsprechend den anderen Schnittstellen wird die Übertragung der Unterbrechungsanforderung durch Steuerung der logischen Zustände der verschiedenen Signalleitungen verwirklicht, wobei dies in Übereinstimmung mit zuvor errichteten Regelnerfolgt, die durch eine als "Dialog" bezeichnete Signalfolge ausgeführt werden. Die Unterbrechungsschnittstelle weist verschiedene Leitungen mit folgender Bedeutung auf; Unterbrechungsanf orderung IR; Unterbrechungsdaten IDA 00-11, PO-P1 und Unterbrechungs-Mehrfachanschluß-Identifizierer IMID 00-03 für an die Anschlüsse A bis D angeschlossene Module. Hinsichtlich der an die Anschlüsse G und H angeschlossenen Module weist die Unterbrechungsschnittstelle ferner Leitungen mit folgender Bedeutung aufs Pegel Null vorhanden LZPj höhere Pegelunterbrechung vorhanden HLIP; Ünterbrechungsdaten-Anforderung IDR; Freigabe RLS und aktiver Unterbrechungspegel AILO-2, Wie aus Figur 5c hervorgeht, weisen die Unterbrechungsschnittstellen-Anschlüsse G und H keine Unterbrechungs-Mehrfachanschluß-Identifiziererleitung auf. Eine Beschreibung der Unterbrechungs-Schnittstellenleitungen erfolgt nachstehend in näheren Einzelheiten»

Unterbrechungs-Schnittstellenleitungen

Bezeichnung Beschreibung

IR Diese Leitung erstreckt sich von jedem Modul

Bach der Schnittstelleneinheit SIU-100 und sie seigt im gesetzten Zustand der Schnittstelleneinheit SIU-100 an? äaß sie eine Bedienung anfordert«

IDA 0-3/ PO Diese Unterbrechungs-Datenleitungen erstrecken IDA 4-11,Pl sich von einem aktiven Modul nach der Schnitt-

• Stelleneinheit SIU-100» Durch ihre Codierung enthalten diese Leitungen Steuerinformation, deren übertragung nach dem E/A-Prozessor angefordert wird, wenn eine Unterbrechungsanforde-

rung von dem Prozessor angenommen worden ist. Diese Bits sind wie folgt codiert: a)Der Zustand des Bits O signalisiert der Schnitt-• Stelleneinheit SIUtIOO, welcher der beiden

Prozessoren die Unterbrechungsanforderung verarbeiten soll.

b)Die Bits 1-3 zeigen durch ihre Codierung die Priorität oder die Pegelnummer der unterbrechungs anf orderung der Schnittstelleneinheit SIü-100 an.
c)das Bit PO ist ein Paritäts-Bit für die Bits

O-3.
d)die Bits 4-8 erzeugen durch ihre Codierung

einen Teil einer Adresse/ deren Erzeugung durch einen E/A-Prozessor 200 für eine Bezug-

■ · nähme auf die korrekte Prozedur bei der Ver

arbeitung der Unterbrechung erforderlich ist (z.B. eine Unterbrechungssteuerblocknummer ICBN)

e)das Bit P1 ist ein Paritäts-Bit für die Bits " 4-11.

IMID 00-03 Diese Leitungen erstrecken sich von jedem aktiven Modul nach der Schnittstelleneinheit SIU-1OO und sie bestimmen durch ihre Codierung, welcher spezifische Unterkanal des aktiven Moduls eine ünterbrechungsbearbeitung angefordert hat. LZP Diese Leitung erstreckt sich von der Schnitt-

. Stelleneinheit SIU-100 zu dem E/A-Prozessor ■ und sie zeigt im gesetzten Zustand an, daß durch

die Schnittstelleneinheit SIU-100 eine Anforderung mit höchster Priorität (Pegel Null) an den Prozessor 200 gerichtet ist.

HLIP · Diese Leitung erstreckt sich von der Schnittstelleneinheit SIU-100 nach jedem E/A-Prozessor 200 und sie zeigt im gesetzten Zustand an, daß eine Unterbrechungsanforderung mit einem höheren Pegel als der Pegel dos gerade auf dem Prozessor 200 bearbeiteten Prozesses vorliegt. 809835/0709

IDR Diese Leitung erstreckt sich von dem E/A-Prozessor 200 nach der Schnittstelleneinheit SIU-IOO und sie zeigt im gesetzten Zustand an, daß von der Schnittstelleneinheit SIU-IOO auf den Leitungen DFS Unterbrechungsdaten nach dem Prozessor zu senden sind.

RLS Diese Leitung erstreckt sich von jedem E/A-Prozessor 200 nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand an, daß der Prozessor die Ausführung der laufenden Prozedur beendet hat.

AIL 0-2 Die den aktiven Unterbrechungspegel führenden Leitungen erstrecken sich von der Schnittstelleneinheit SIU-100 zu dem E/A-Prozessor 200» Diese Leitungen geben durch ihre Codierung die Unterbrechungspegelnummer der auf dem Prozessor 200 auszuführenden Prozedur an.

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Eine weitere Gruppe von Schnittstellenleitungen, die von bestimmten Modulen gemäß Figur 1 benutzt wird, wird durch interne Speicherschnittstellen-Leitungen gemäß Figur 5d repräsentiert. Die interne Speicherschnittstelle 603 dient dem Informationsaustausch zwischen dem internen Speicher 500 und den Modulen des Systems. Der Informationsaustausch wird durch Steuerung der logischen Zustände der verschiedenen Signai-Schnittstellenleitungen in Übereinstimmung mit zuvor festgelegten Regeln bewerkstelligt. wobei diese Regeln eine als "Dialog" bezeichnete Signalfolge ausführen. Die interne Speicherschnittstelle weist eine Anzahl von Leitungen auf, denen folgende Bedeutung- zugeordnet ist: Daten zum Speicher DTM 00-35/ P0-P3; Datenidentifizierer zum Speicher RITM 0-7, PO-P1/ Bestimmungsleitungen zum Speicher SLTM 0-3, P,* Annahme PI-Anweisung APC/ Annahme ZAC-Anweisung AZCj Pl-Schnittstelle bereit PIR/ ZAC-Schnittstelle bereit ZIR/ Ubertragungsanforderung gelesener Daten RDTR/ Daten vom Speicher DFM 00-35, P0-P3/ Anfordorungsidentifizierer vom Speicher RIF^ 07-, PO-P1/ Doppelpräzision, vom Speicher DPFM/QUAD/ gelesene

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Daten angenommen RDAA und Systemtakt SYS-CLK.

Speicher- und programmierbare Schhittstellenanweisung werden über die gleichen Datenleitungen der Schnittstelle übertragen. Die Schnittstelle v/eist keine Leitungsgruppe zur Verarbeitung von Unterbrechungsanforderungen auf/ so daß die an den internen Speicher über die Schnittstelleneinheit SIU-100 angeschlossenen Module nicht direkt eine Speicherunterbrechung veursachen können. Eine Beschreibung der internen Speicherschnittstellenleitungen wird nachstehend in näheren Einzelheiten gegeben.

Beschreibung

Diese Leitungen weisen eine Breite von 4 Bytes

RITM 0-3, PO
RITM 4-7, P1

. Interne Speicher-Schnittstellenleitungen

Bezeichnung

DTM 00-35, PO-P3

■::■ 06 Informationsleitungen und vier ungerade

Paritätsleitungen), die sich in einer Richtung von der Schnittstelleneinheit SIU-100 nach dem internen Speicher 500 erstrecken. Diese Leitungen werden zur Übertragung von Speicheroder programmierbaren Schnittsteller.anweisungen 'zu dem internen Speicher 500 benutzt.

Diese Leitungen bilden zwei Gruppen mit vier Leitungen, welche sich von der Schnittstelleneinheit SIU-100 nach dem internen Speicher 500 erstrecken und der Anforderungsidentifizierung dienen. Diese' Leitungen übertragen aufgrund ihrer Codierung Information zu dem internen Speicher, durch die der Modul bestimmt wird, der die Anweisung ausgelöst hat und sie werden benutzt, um die angeforderten Daten in den geeigneten Modul zurückzuholen.

Diese Leitungen erstrecken sich von der Schnittstelleneinheit SIU-100 nach dem internen Speicher 500 und sie umfassen zwei Anschlußnummer-Auswahlleitungen, eine Lese/Schreib-Lcitung zum Speicher, eine Doppelpräzisionsleitung zum Speicher und eine Paritätsleitung. Die diesen Leitunacn aufgeprägten Informationssignalo sind

SLTM 0-3, P

28 - 280732

folgendermaßen codiert:

a) Die Bits 0-1 stellen Anschlußnuminer-Auswahl-Bits dar, die durch ihre Codierung anzeigen, welcher Anschluß oder Unterkanal innerhalb des beigefügten Moduls die zu dem Modul gesendete Speicheranweisung empfangen oder interpretieren soll.

b) Bit 2 ist ein Lese/Schreib-Bit zum Speicher, das in der von dem aktiven Modul empfangenen Steuerinformation enthalten ist und von der Schnittstelleneinheit SIU nach dem internen Speicher 500 weitergereicht wird, wenn von der Schnittstelleneinheit SIU-100 eine neue Anweisung zu dem Speicher abgesendet wird. Der Zustand dieses Bits zeigt die Richtung

: der Datenübertrag an.

c) Bit 3 ist ein Doppelpräzisions-Bit zum Speicher, das durch seine Codierung den Betrag der zu übertragenden Daten anzeigt. Es ist ebenfalls in der durch den aktiven Modul erzeugten Steuerinformation enthalten, wobei es durch die Schnittstelleneinheit SIU-1OO nach dem internen Speichermodul 500 übertragen wird, wenn eine neue Anweisung nach dem Speichermodul abgesendet wird.

AZC Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 nach dem internen Speichermodul 500 und sie zeigt im gesetzten Zustand dem internen Speichermodul 500 an, daß eine von der Schnittstelleneinheit SIU-100 auf den anderen Leitungen angebotene ZAC-Anweisung und Steuerinformation anzunehmen ist. Das Setzen dieser Schnittstellenleitungen erfolgt wechselseitig exklusiv mit dem Setzen der Schnittstellenleitung APC.

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DFM 00-35, P0-P3

RIFM 0-3, PO
RIFM 4-7, P1

Diese Leitung dient der Annahme einer programmierbaren Schnittstellenanweisung und sie erstreckt sich von der Schnittstelleneinheit SIU-100 nach dem internen Speichermodul 500. Im gesetzten Zustand zeigt diese Leitung an, daß die auf den Leitungen DTM vorliegende Anweisungsinformation von dem internen Speichermodul 500 anzunehmen ist.

Diese Leitung signalisiert die Bereitschaft

, .' PJR und_dsr.Schnittstelle Z.AC

der programmxerbaren Schnittstelle/und sie erstreckt sich von dem internen Speichermodul 500 zu der Schnittstelleneinheit SIU-100. Im gesetzten Zustand zeigt diese Leitung der Schnittstelleneinheit SIU-100 an,- daß der interne Speichermodul 500 in der Lage ist, eine programmierbare Schnittstellenanweisung (PI) bzw. Speicheranweisung (ZAC) anzunehmen.

Diese Leitung erstreckt sich von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand an, daß die zuvor durch eine ZAC- oder PI-Anweisung angeforderten, gelesenen Daten zusammen mit der erforderlichen Steuerinformation verfügbar sind und zu dem die Daten anfordernden Modul gesendet werden können. Diese Leitungen weisen eine Breite von 4 Bytes auf und sie erstrecken sich in einer Richtung von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100» Diese Leitungen werden zur Rückholung angeforderter Lesedaten in einen aktiven Modul über die Schnittstelleneinhcit SIU-100 benutzt«,

Die beiden Gruppen von Leitungen erstrecken sich von dem internen Speichermodul 500 nach der Schnittstclleneinheit SIU-100, Diese Leitungen werden benutzt, um die gelesenen Daten aus dem Modul 500 zurück nach dem anfordernden Modul zu leiten,
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DPFM und QUAD

Die Doppelpräzisionsleitung vom Speichor und die QÜAD-Lcitung erstrecken sich von dem internen Speichermodul 500 nach der Schnittstelleneihheit SIU-100. Diese Leitungen zeigen durch ihre Codierung die Anzahl der Worte an, die über die Schnittstelleneinheit SIU-100 zu dem anfordernden Modul während des Zeitintervalles der Übertragungsanforderung der gelese-. nen Daten zu übertragen sind. Diese Leitungen sind folgendermaßen codiert:
QUAD, DPFM
O ■ O ein Wort, Einfachpräzision

0 1 zwei Worte, Doppelpräzision

1 X vier Worte
(nicht zu beachten)

Diese Leitung für die Statusidentifikation der gelesenen Daten erstreckt sich von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100. Der Zustand dieser Leitung signalisiert der Schnittstelleneinheit SIU-100, ob die auf den Leitungen DFM vorliegende Information sich auf gelesene Daten oder eine Statusinformation bezieht, wenn die Leitung RDTR gesetzt ist. Im gesetzten Zustand zeigt diese Leitung an, daß eine Statusinformation von ein oder zwei Worten (QUAD=O) zu übertragen ist. Wenn diese Leitung den Binärwert Null einnimmt, so vdrd hierdurch signalisiert, daß bis zu vier Worte zu übertragen sind, wobei die Anzahl der Worte durch die Codierung der Leitungen QUAD und DPFM vorgegeben wird.

Diese im Zusammenhang mit der programmierbaren Schnittstelle erwähnte Leitung erstreckt sich von der Schnittstelleneinheit SIU-100 nach dem internen Speichermodul 500. Im gesetzten Zustand signalisiert diese Leitung dem Speichermodul, daß die von ihm auf den Schnitt-

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. . Stellenleitungen ausgegebenen Daten angenommen worden sind und daß er daher diese Daten auf den Leitungen wegnehmen kann. - .

SYS-CLK Die System-Leitung erstreckt sich von der Schnittstelleneinheit SIU-100 nach jedem Modul des Systems. Diese Leitung ist an eine Taktgeberquelle innerhalb des E/A-Prozessors 200 angeschlossen und sie dient der Synchronisation der Operationen eines jeden Speichermoduls durch den gemeinsamen Systemtakt.

Eine letzte Gruppe von Schnittstellenleitungen ist in Fig. 5e dargestellt. Gemäß der vorliegenden Erfindung signalisieren verschiedene dieser Leitungen Zustände, wie beispielsweise Fehlerund Betriebszustände. Von großer Bedeutung ist, daß diese Leitungen die Schnittstelle SIÜ-100 in die Lage versetzen, die Operation des Prozessorpaares zu steuern. Wie aus Fig. 5e ersichtlich, umfaßt diese Schnittstelle folgende Leitungen:

Anzeigeprozeßsteuerregister DPCR; Paritätsfehlef festgestellt PED; Störung TBL; STOP; Auslösen INIT; Betriebszustand OPI und Spannungsbestatigung PWC.

Nachstehend wird eine Beschreibung dieser Schnittstellenleitungen in näheren Einzelheiten gegeben.

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Fehlerfeststell-Schnittstellenleitungen

Bezeichnung Beschreibung

DPCR

Diese Leitung stellt eine Leitung von der Schnittstelleneinheit SIU-100 zu dem angefügten Ein/Ausgabe-Prozessor dar_r wobei der Leitungszustand anzeigt, daß der Inhalt des PCR-Registers des Ein/Ausgabe-Prozessors auf die Datenleitungen zu der Schnittstelle SIU-100 geschaltet werden soll. Diese Leitung wird aufgrund eines WREX-Befehls an die Schnittstelle SIU-100 aktiviert und in Abhängigkeit von einem an die Schnittstelle SIU-100 gerichteten RDEX-Befehls deaktiviert,

PED

Diese Leitung stellt eine Einzelleitung dar, die durch ihre Codierung der Schnittstelle SIü-100 die logische ODER-Verknüpfung aller Paritätsfehler-Detektorschaltkreise innerhalb des angeschlossenen E/A-Prozessors anzeigt. Diese Leitung wird von der Schnittstelle SIU-100 benutzt, um anzuzeigen, daß eine Unterbrechung mit dem Pegel O an den Prozessor auszugeben ist.

TBL

Diese Leitung signalisiert im durch den Prozessor gesetzten Zustand der Schnittstelle SIU-100, daß sie einen Ausnahmezustand festgestellt hat, während ein Pegel O oder ein Zeitablauf während des Selbsttests vorliegt.

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STOP Diese Leitung erstreckt sich von der Schnittstel-

. leneinheit SIU-1OQ zu einem Modul, und sie zeigt im gesetzten Zustand an, daß der Modul jegliche Aktivität beenden soll. .

INIT Diese Leitung erstreckt sich ebenfalls von der Schnittstelle SIU-100 zu einem Modul und sie veranlaßt im gesetzten Zustand, daß der Modul den initialisierten Status einnimmt.

OPI Dies ist ein Setz/Komplement-Leitungspaar von einem Modul zu der Schnittstelle SIU-100. Dieses Leitungspaar zeigt durch seine Codierung an, wenn der Modul aktiv, mit Strom versorgt und bereit ist, Anweisungen zu erzeugen oder anzunehmen.

PWC Diese Leitung erstreckt sich von der Schnittstelle SIU-100 zu einem Modul, der anzeigt, daß die Gleichspannungsversorgung (-3,3V) stabil ist. Jeder Modul benutzt diese Information zur Dekonfiguration.

d Nachdem die verschiedenen Arten von Schnittstellen, wie durch die Module gemäß Fig. 1 benutzt werden, beschrieben worden sind, sei nunmehr eine nähere Beschreibung der einzelnen Module gegeben.

E/A Prozessor 200

Gemäß Fig. 2 weist der Prozessor 200 einen mikroprogrammierten Steuerabschnitt 201 auf, der in Abhängigkeit von in einem Steuerspeicher 201-10 gespeicherten Mikrobefehlen Steuersignale für die Ausführung von Befehlen erzeugt. Ferner umfaßt der Prozessor 200 einen Befehls-Pufferabschnitt 202 zur Speicherung von aus dem internen Speichermodul 500 abgerufenen Befehlen, einen Speicherabschnitt 203 und einen Verarbeitungsabschnitt 204 zur Ausführung arithmetischer und logischer Operationen unter Steuerung von in dem Steuerspeicher 201-10 gespeicherten Mikroprogrammen.

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Steuerspeicherabschnitt 201

Der Steuerspeicher 201-10 besteht beispielsweise aus" Äb"sch"ni*tten eines Festwertspeichers ROM. Der Steuerspeicher 201-10 ist über Signale von irgendeiner von acht Ursprungs adres sen adressierbar, die an einem Auswahlschalter 201-14 verfügbar sind. Der Inhalt der adressierten Speicherplätze wird in ein Ausgangsregister 201-15 ausgelesen und durch in einem Block 201-16 enthaltene Decodierschaltkreise decodiert. Zusätzlich werden Signale von einem der Felder des den Mikrobefehl enthaltenden Registers 201-15 als Eingangssignale für den Schalter 201-14 benutzt, um eine der acht Ursprungsadressen als Adresse für den Steuerspeicher 201-10 auszuwählen. Die in das Register 201-15 eingelesenen Mikrobefehle weisen Adresskonstanten auf zum Verzweigen des Steuerspeichers 201-10 auf geeignete Mikroprogrammroutinen.

Wie aus Figur 2 ersichtlich, sind folgende Steuerspeicher-Ursprungsadressen vorgesehen: Unterbrechungs/Ausnahmesignale', die von Signalen abgeleitet werden, die von der System-Schnittstelleneinheit 100 und von Schaltkreisen innerhalb des Prozessors 200 erzeugt werden; eine Nächst-Adressregisterposition, die an die über einen Addierschaltkreis 201-24 in ein Register 201-22 eingespeicherte Nächst-Adresseninformation angeschlossen ist; eine Rückkehradressregisterposition, der der Inhalt eines Rückkehrregisters 201-20 als Rückkehradresse zugeführt ist; eine Ausführungs-Adressregisterposition, der von einem Wegsucherspeicher 201-2 über ein Speicherausgangsregister 201-4 eine Adresse zugeführt Wird; eine Folgeadressregisterposition, die die Adresse ebenfalls aus dem Register 201-4 erhält und eine Konstantenposition, der ein Konstantenwert aus dem Ausgangsregister 201-15 zugeführt wird.

Die geeignete nächste Adresse wird durch den Addierschaltkreis 201-24 erzeugt, dem als ein Operandeneingang Adressignale in Form einer durch den Schalter 201-14 ausgewählten Ursprungsadresse" und als ein anderer Operand Signale von Sprung.'»-Steuerschaltkreisen eines Blockes 201-26 zugeführt werden. Die Sprung-Steuer schaltkreise werden durch -in dem Steuerspeicherregister 201-15 gespeicherte Konstantensignale beeinflußt und sie erzeugen einen geeigneten Wert als einen Operandeneingang für den Addierschaltkreis 201-24. Die durch den Addierschaltkrcis 201+24

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erzeugte resultierende Adresse ergibt sich als Summe von durch ' den Schalter 201-14 ausgewählten Adressen und von Konstantensignalen, die durch die Sprung-Steuerschaltkreise des Blockes 201-26 erzeugt werden» Die verschiedenen Positionen des Schalters 201-14 werden in Abhängigkeit von aus dem Steuerspeicher 201-10 ausgelesenen Mikrobefehlen ausgewählt, um wiederum geeignete Adressenfür in dem Steuerspeicher 201-10 gespeicherte Mikroprogramme zu erzeugen, wobei diese Mikroprogramme für die Ausführung einer Operation erforderlich sind, die durch den Operationscode eines Programmbefehls bestimmt ist·. Der Operationscode des Befehls wird dem Wegsucherspeicher 201-2 über den Datenweg 201-β zugeführt« Die Rückkehr-Ädressregisterposition des Schalters 201-14 wird während der Programmfolge als Folge einer Verzweigungsoperation ausgewählt,, während die Konstenregisterpositibn ausgewählt wird, um eine Verzweigung nach einem vorbestimmten Speicherplatz im Steuerspeicher 201-10 zu erzeugen, die durch das Konstantenfeld des in dem Register 201-15 gespeicherten Mikrobefehls bestimmt.ist. ' " ·

Unterbrechungen werden nach der Vervollständigung der Ausführung eines Programmbefehles verarbeitete Jtes Figur 2 ist ersichtlich, daß Leitungen HLIP und LEP^ die das Vorhandensein eines höheren ' Unterbrechungspegels bzw. einer unterbrechung mit dem Pegel Mull anzeigen, Signale an den⁰ Schalter 201-14 anlegen. Das über die Leitung HLIP angelegte Signal wird mit einem Unterbrechungs-Sperrsignal aus einem Prozeßsteuerregister 204-22 einer UND- ¥erknüpfung unterzogen und das Resultat wird susammen mit dem auf der Leitung LZP anliegenden Signal einem ODER-Gatter zugeführt. Wenn das das Vorhandensein der unterbrechung mit höherem Pegel anzeigende Signal nicht gesperrt ist oder ein Signal auf "•der Leitung LZP angelegt wird,, so wählen Signale von nicht dargestellten an den Schalter 201-14 angeschlossenen Sehaltkreisen <äie Stellung Ausnahme/Unterbrechung aus. Die Signalleitungen„. weiche das Vorhandensein einer Unterbrechung (LZP und HLP) angeigen., wählen eine Unterbrechungsfolge von Mikrobefehlen anstelle der Mikrobefehlsfolge für die Ausführung des nächsten STogranunbefehles aus.

Ausnahmen anzeigende Signalleitungen sind an nicht dargestellte Steuerschaltkreise angeschlossen, die dem Schalter 201-14 zugeordnet sind und verursachen.die Auswahl der Ausnahme/Unterbrechungsposition. Dies führt zu einer Adresse zur Bezugnahme auf eine Ausnahmefolge von Mikrobefehlen. In Abhängigkeit von dem Ausführungstyp kann die Ausnahme sofort verarbeitet werden, da die weitere Ausführung des Programmbefehles verhindert werden muß oder nicht möglich ist (z.B. Fehler/ illegale Befehle). Die Ausnahme wira Beendigung der Ausführung des Programmbefehles verarbeitet, wenn der Zustand keine sofortige Beachtung erfordert (z.B. Zeitablauf/ überlauf usvi) . Der Auftritt von Ausnahmen verursacht die Auswahl der Ausnahme/Unterbrechungsposition des Schalters 201-14 und das Setzen einer entsprechenden Bit-Position im Prozeßsteuerregxster 204-22. · " -

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Mit PDA in Fig. 2 bezeichnete Zeittaktsignale werden durch Taktschaltkreise innerhalb eines Blockes 201-30 erzeugt und sie dienen der Vorgabe geeigneter Speicherzyklen für den Steuerabschnitt 201 sowie als Zeittaktsignale für den Betrieb der anderen Abschnitte des Prozessors 200 und der anderen Module des Systems gemäß Fig. 1. Die Taktschaltkreise weisen als einen Eingang die STOP-Leitung auf, die einen weiteren Betrieb des Steuerabschnittes 201 sperrt, wenn sie auf den Binärwert "1" gesetzt ist. Der-Block 201-30 umfaßt Schaltkreise, um der Schnittstelleneinheit SIU-100 über die OPI-Leitung zu signalisieren, daß sich der Prozessor 200 im Betrieb befindet. Im Falle der vorliegenden Erfindung können die Taktschaltkreise ebenso wie die anderen Schaltkreise gemäß Fig. 2 als herkömmliche Schaltkreise ausgebildet sein, wie sie beispielsweise in der Veröffentlichung "The Integrated Circuits Catalog for Design Engineers" von Texas Instruments, Inc., 1972 beschrieben sind. Insbesondere können die Taktschaltkreise einen quarzgesteuerten Oszillator und Zählerschaltkreise aufweisen, während der Zähler 201-14 aus mehreren Daten-Selektor/Multiplexer-Schaltkreisen bestehen kann.

Aus Vorstehdem ergibt sich, daß bei den meisten durch Mikroprogramme gesteuerten Maschinen der Steuerspeicher 201-10 die erforderliche Steuerung eines jeden Prozessors pro Operationszyklus übernimmt. Zu diesem Zweck wird jedes Mikrobefehlswort, das aus dem Steuerspeicher 201-10 herausgelesen wird, während eines Operationszyklus in eine Anzahl getrennter Steuerfelder unterteilt,

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die die erforderlichen Eingangssignale für die verschiedenen Auswahlschalter gemäß Figur 2 erzeugen. Diese Schalter werden zur Adressierung der verschiedenen Zwischenspeicher und für die Auswahl der Operanden benutzt. Die Steuerfelder erzeugen ferner Signale zum Festlegen verschiedener Testbedingungen für eine Verzweigung sowie Signale für die Steuerung der Operation einer Addier/Verschiebeeinheit im Abschnitt 204 und schließlich Signale für die Erzeugung von Steuerinformation, die für die Erzeugung von Anweisungen erforderlich ist.

Befehlspuffer-Abschnitt 202

Dieser Abschnitt weist mehrere Register 202-2 für die Speicherung von bis zu vier Worten von aus dem internen Speichermodul 500 abgerufenen Befehlen auf/ die über ein Dateneingangsregister 204-18 zugeführt werden. Die Gruppe von Registern202-2 ist an einen Befehlsregisterschalter 202-4 mit zwei Stellungen angeschlossen, der seinerseits zwei Ausgangssignale erzeugt, ein Ausgangssignal CIR betreffend einen gerade ausgelesenen Befehl und ein weiteres Ausgangssignal NIR betreffend einen nächsten ausgelesenen Befehl. Die Auswahl von Befehlsworten auf einer Halb- oder Vollwortbasis wird in Abhängigkeit von dem Zustand der Bit-Positionen in dem laufenden Befehlszähler IC getroffen, der normalerweise in einem ersten Register der Arbeitsregister des Blockes 204-12 gespeichert ist. . *

Speicherabschnitt 203

Gemäß Figur 2 weist dieser Abschnitt einen Zwischenspeicher auf, der acht Gruppen von Registern aufweist, die acht verschiedenen Prozessen zugeordnet sind, die unterschiedliche Prioritätspcgel besitzen. Der höchste Prioritätspegel entspricht dem Pegel 0 und der niedrigste Prioritätspegel entspricht dem Pegel 7. Jeder Gruppe bzw. jedem Pegel sind 16 Register zugeordnet.

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Der Zwischenspeicher 203-10 wird über einen Daten-Auswahlschalter 203-14 mit acht Schaltstellungen adressiert, wodurch den Adresseingängen 203-12 selektiv eine 7-Bit-Adresse.aus einer der acht Ursprungsadressen zugeführt wird. Die drei höchstrangigsten Bit-Positionen der Adresseingänge 203-12 wählen eine der acht Registergruppen aus, während die verbleibenden vier Bits eines der 16 Register auswählen. Die von der Schnittstelleneinheit SIU-100 auf den Leitungen AIL erzeugten Signale führen die drei höchstrangigsten Bits den Adresseingängen 203-12 des Zwischenspeichers zu. Die verbleibenden Signale werden von dem SteuerSpeicherregister 201-15 oder Felder"des über IRSW zugeführten Befehls erzeugt.

Das Schreib-Adressregister 203-22 wird über den Schalter 202-4 geladen, um Signale entsprechend den Bits 9—12 oder den Bits 14-17 des laufenden Programmbefehls zu speichern, wobei dieser durch eines der Felder des Mikrobefehls innerhalb des Registers 201-15 bestimmt wird. Das Schreib-Adressregister weist somit Adressenspeicher raum für das Laden oder das Rückführen eines Ergebnisses in eines der Allgemeinre^ister des Zwischenspeichers 203-10 auf. Die Schreiboperation wird durch ein Schreibtaktsignal ausgelöst, das entweder beim Schalten eines nicht dargestellten getakteten Schreib-Flip-Flops auf "1" oder in Abhängigkeit eines in das Register 201-15 geladenen Feldes eines Mikrobefehls auftritt. Bei einer Erzeugung durch das Schreib-Flip-Flop tritt das Schreib taktsignal auf, wenn das Schreib-Flip-Flop beim Auftritt des nächsten PDA-Taktimpulses auf "0" zurückgestellt wird. Hierdurch wird eine auf einen Programmbefehl bezogene Schreiboperation während des Beginns der Verarbeitung des nächsten Befehls gestattet.

Der Inhalt des Schreib-Adressregisters 203-22 wird über den Auswahlschalter 303-14 einem Decodiernetzwerk 203-28 zugeführt, welches jedesmal ein Signal auf einer Ausgangsleitung erzeugt, wenn das Register 203-22 eine Adresse von 0,1 oder 15 speichert. Dieses Signal verhindert die Erzeugung eines Schreibtaktimpulses durch nicht dargestellte Gatterschaltkreise, wenn das Schreib-Flip-Flop auf ¹¹V gesetzt ist. Dem Decodiernetzwerk 203-28 wird zusätzlich

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von dem Prozeßzustandsregister 204-20 ein Modussignal zugeführt. Das Modussignal zeigt an, ob der Prozessor '200 in der Hauptbzw. Nebenbetriebsweise betrieben wirdjUnd es wird mit dem Ausgangssignal einer UND-Verknüpfung unterzogen und zur Erzeugung eines Ausnahmesignales auf einer anderen Ausgangsleitung benutzt, die ihrerseits als ein Eingang zu dem Prozeßsteuerregister 204-22 und auf einen Eingang, der die Auswahl der Ausnahme/Unterbrechungsposition des Schalter 201-14 bewirkt, geführt ist. Hier-

durch wird eine Veränderung des Inhalts des Prozeßzustandsregisters GRO des Zwischenspeichers 203-10 verhindert. Der Inhalt eines adressierten Register-Speicherplatzes wird über einen Datenauswahlschalter 203-18 mit zwei Stellungen in ein Zwischenspeicher-Pufferregister 203-16 übernommen. Der Inhalt des Pufferregisters 203-16 wird sodann über einen weiteren Dat'enauswahlschalter 203-20 mit zwei Stellungen dem Verarbeitungsabschnitt 204 zugeführt. Die verschiedenen Schaltstellungen der Datenauswahlschalter 203-14, 203-18 und 203-20 werden durch verschiedene Felder ausgewählt, die in Mikrobefehlen enthalten sind, die in das Register 201-15 eingelesen werden. Der Zwischenspeicher 203-10 empfängt Datensignale über eine von zwei Ausgangsschienen, die wahlweise an eines von vier Arbeitsregistern des Blockes 204-12 angeschlossen sind.

Jede Gruppe von 16 Registern weist einen Prozeßzustandsregisterspeicherplatz (Allgemeinregister GRO) zur Speicherung von Information auf, die für die Steuerung des laufenden Prozesses von Bedeutung ist. Die ersten acht Bit-Positionen des Registers speichern Steuerungsinformation, die aufgrund ihrer Codierung den unterbrechenden Modul festlegt. Die nächste Position ist durch eine Vorrang-Bit-Position gegeben, die durch ihre Codierung die Betriebsweise der Operation festlegt. Das Register umfaßt ferner eine externe Register-Bit-Position, die angibt, ob der Registcrinhalt verändert werden kann sowie eine Adressenmodus-Bit-Position, zwei Zustandscode-Bit-Positionen, eine Ubertrags-Bit-Position und 22 Bit-Positionen für die Speicherung eines Zählstandes, der periodisch heruntergc2ählt wird, während der zugeordnete Prozeß aktiv ist. V7egen der für eine Modifikation oder

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Bezugnahme erforderlichen Frequenz des Zugriffs auf den Inhalt des Prozeßzustandsregisters sind Signale entsprechend dem Inhalt dieses Registers in einem der Register des Verarbeitungsabschnittes 204 (z.B. Register 204-20) gespeichert. Der Speicherplatz des Allgemeinregisters zum Speichern des Inhalts des Prozeßzustandsregisters dient daher zum Speichern des laufenden Wertes des Prozeß-Zustandsregisters des Abschnittes 204 beim Auftritt einer Unterbrechung.

Jede Gruppe von Registern weist ferner einen Befehlszähler (Allgemeinregister GR1) zur Speicherung der Adresse des laufenden Befehls des zugeordneten Prozesses auf. Zusätzlich weist jede Gruppe von Registern ein Seitentabellen-Basisregister (Allgemeinregister GR15) und eine Anzahl von Allgemeinregistern (Allgemeinregister 2-14) zur temporären Speicherung von Operanden und Adressinformationen auf. Der Zwischenspeicher 203-10 umfaßt ferner ein Register für eine Steuerblockbasis CBB, welches eine absolute Adresse speichert, die auf die Basis eines Ausnahmesteuerblockes und auf Unterbrechungssteuerblocktabellen im internen Speichermodul 500 verweist. Das erste Register GRO mit der höchsten Priorität innerhalb der Gruppe von Registern, dessen Inhalt niemals verändert wird, speichert die Steuerblockbasisinformation. Die Unterbrechungs-Steuerblocktabellen weisen 256 Gruppen von Speicherplätzen auf, welche Information für die Verarbeitung der Art der Unterbrechung speichern. Die Ausnahme-Steuerblocktabellen weisen 16 Gruppen von Speicherplätzen auf, die Information für, die Verarbeitung des Ausnahmetyps speichern.

Ausnahmen sind vom Prozessor festgestellte Zustände, die den Prozessor 200 automatisch veranlassen, in eine der 16 Ausnahme-Verarbeitungsroutinen einzutreten. Die Ausnahmezustände werden durch eine 4-Bit-Ausnahmenummer festgelegt, die den Bits 10-13 des Programmbefehls entspricht, wenn der Prozessor in die Hauptbetriebsweise eintritt. In allen anderen Fällen weist die Ausnahmenummer den Wert 0 auf. Die Ausnahmennummer (ECB-Nummer) wird zur Bestimmung eines der Ausnahmesteuerblöcke ECB mit vier Worten benutzt, welcher auf eine Ausnahme-Verarbeitungsroutine verweist.

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2SP7321

Die Byte-Adresse eines Ausnahmesteuerblockes ECB entspricht der Steuerblockbasis CBB-16 (ECB-Nummer -1). Jeder Ausnahmesteuerblock ECB weist Werte zum Laden der Register PSR, IC und PTBR auf sowie zusätzlich, einen Wert für eine Sicherungsbereich-Hinweisadresse, die als Stapelbereich für die Speicherung von Information dient, die dem laufenden Prozeß zugeordnet ist, bevor der Prozessor 200 in die Ausnahmeroutine eintritt. Die Adresse eines Unterbrechungs-Steuerblockes ICB entspricht der Steuerblockbasis CBB +16 (ICB-Nummer). Die ICB-Nummer wird aus dem Unterbrechungswort in der erläuterten Weise gewonnen. Der Unterbrechungs-Steuerblock stellt ebenfalls einen Block von vier Worten dar und er enthält Werte für die Register PSR, IC, GR14 und PTBR.

Verarbeitungsabschnitt 204

In diesem Abschnitt werden alle arithmetischen und logischen Operationen durchgeführt, die von den Programmbefehlen des Prozesses gefordert werden. Der Abschnitt 204 umfaßt eine Addier/Verschiebeeinheit 204-1, die in der Lage ist, arithmetische Verschiebe- und logische Operationen mit einem Paar Operanden von 36 Bit durchzuführen. Die von einem Addierteil oder einem Verschiebeteil der Einheit 204-1 erzeugten Resultate werden aufgrund von Mikrobefehlen ausgewählt und anschließend selektiv über einen Datenauswahlschalter 204-8 mit vier Stellungen über ein Paar Ausgangsleitungen entweder zu irgendeinem der Arbeitsregister des Blockes 204-12 oder zu einem Datenausgangsregister 204-14 übertragen. Das Daten-Ausgangsregister 204-14 ist an die Leitungen der Prozessor-Datenschnittstelle 600 angeschlossen. Der Block 204-12 umfaßt vier Arbeitsregister RO bis R3, die der temporären Speicherung des Inhalts des Befehlszählers und der Adressen während einer Befehlsausführung dienen. Die Register können aus irgendeiner Position des Schalters 204-8 geladen werden. Das zu ladende Register und das hierzu erforderliche Schreibsignal wird durch Felder innerhalb eines Mikrobefehls festgelegt, der dem Register 201-15 entnommen wird.

Gemäß Fig. 2 sind die Register an ein Paar von Ausgangsschienen WRP und WRR angeschlossen. Die WRP-Schiene ist an Adreßeingänge 204-5, an den Schalter 203-18 und den Zwischenspeicher 203-10 an -

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geschlossen. Die WRR-Schiene ist an den A-Operandenschalter 203-20-, den B-Operandenschalter 204-T, an das Register 204-20 und an das Regi.ster 204-22 angeschlossen« Die zum Anschluß an die WRR- und WRP-Schienen ausgewählten Register werden durch ein Feldpaar eines Mikrobefehls bestimmt, der aus dem Register 2Oi-15 ausgelesen wird.

Gemäß Figur 2 weist der Verarbeitungsabschnitt 204 ein Prozeßzustandsregister 204-20 und ein Prozeßsteuerregister 204-22 auf. Das Prozeßzustandsregister 204-20 wird in der erwähnten Weise über die Ausgangsschiene WRR vom Zwischenspeicher 203-10 geladen. Das Prozeßsteuerregister 204-22 ist ein 36-Bit-Register, das allen acht Unterbrechungspegeln gemeinsam ist. Die Bit-Positionen des Prozeßsteuerregisters 204-22 enthalten die folgende Information. Die Bit-Positionen 0-8 bestimmen folgende verschiedene Arten von Nicht-Hauptbetriebsweise-Ausnahmen;

PCR-Bit-Position Ausnahmetyp

. 0 ' Operation nicht vollständig; keine Antwort der

Schnittstelleneinheit SIÜ-100 auf den Leitungen ,: ARA oder ARDA.

1 - \ Seitenadress-Grenzfehler (Kennschlüsselprüfung)

2 . Seiten-Zugriffsfehler

3 Seite im Speicher nicht vorhanden

4 Illegale Operation (z.B. ungültiger Befehl) • 5 · Prozeß-Zeitgeber-Ablauf

6 überlauf . . .

7 Verriegelungsfehler

8 Adressen-Fehlausrichtung

Der Ausdruck "Fehler" bezieht sich nicht notwendigerweise auf den Auftritt eines Hardware-Fehlers, sondern umfaßt auch Fehlerzustände usw. · "

Die Bit-Positionen 9-12 speichern die durch das Datenweg-Substrat festgestellten Paritätsfehler. Die Bit-Position 13 zeigt an, wenn "ein Paritätsfehler in dem Daten-Eingangsregister festgestellt wird. Die Bitpositionen 14-15 speichern Hinweise auf Paritätsfehler, die von dem Steuerspeicher und dem Wegsucherspeicher festgestellt werden. Das Bit 15 signalisiert, daß keine Antwort auf die Unterbrechung mit dem Pegel O vorliegt. Die Bit-Positionen 23-26 bestimmen die Prozessornummer und den Pegel, die über die Leitungen PNID und AIL erhalten werden. Die Bit-Positionen 27 stellt ein Unterbrechungs-

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Sperr-Bit dar, während die Bit-Positionen 28-35 Unterbrechungs-.Anforderungs-Bits speichern, die für den Fall, daß sie den Wert ¹¹1" aufweisen, eine Unterbrechung mit einem der Bit-Position entsprechenden Pegel anzeigen (z-.B. Bit 28 = Pegel O). Die Bit-Positionen 27-35 können durch einen Programmbefehl über die Ausgangsschiene WRR aus der Reihe von Registern des Blockes 204-12 geladen werden. Die Inhalte eines jeden Registers 204-20 und 204-22 werden selektiv über einen Datenauswahlschalter 204-2 4 mit zwei Positionen einer der Positionen des Datenauswahlschalters 204-8 zugeführt. Das Register 204-20 ist ferner mit der PI-.Position eines zweistufigen Steuerungs-Auswahlschalters 204-10 und eines vierstufigen Adressen-Auswahlschalters 204-6 verbunden. Der Steuerungsschalter 204-10 erzeugt Steuerungsinformation für die Schnittstelleneinheit SIU-100, welche zur Übertragung der Anweisung zu dem richtigen Modul verwendet wird. Eines der Felder des aus dem Register 201-15 ausgelesenen Mikrobefehls wählt die geeignete Position entweder für eine Speicher oder eine programmierbare Schnittstellenanweisung aus. Die Steuerungsinformation für eine Speicheranweisung wird erzeugt durch Felder innerhalb des Mikrobefehls und durch seitenunterteilte Adresseninformation vom Zwischenspeicher 204-4 oder durch absolute Adresseninformation von der Schiene WRP. Im Falle einer programmierbaren Schnittstellenanweisung wird die Steuerungsinformation wie folgt erzeugt: Das Bit 0 wird bei einer programmierbaren Schnittstellenanweisung zwangsläufig auf den Wert "1" gesetzt; die Bits 1-4 entsprechen den Bits 0-3 des Registers 204-20 und die Bits 5-6 entsprechen den Bits eines der Felder des Mikrobefehles, die durch ihre Codierung angeben, ob eine Einfach- oder Doppelwortübertragung vorliegt und ob es sich bei der Operation um einen Lese- oder Schreibzyklus handelt. Beim Start eines Speicherzyklus oder bei der Auslösung einer Anweisung werden die Signale des Steuerungsschalters 204-10 in ein Steuerungsregister 204-16 geladen, das die Signale den geeigneten Leitungen der Datenschnittstelle 600 des Prozessors 200 zuteilt. Die zusätzliche Steucrungsinformation aufweisende Anweisung wird durch die Position 2 des Adressenschalters 204-6 im Falle einer programmier-

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baren Schnittstellenanweisung erzeugt.

Wie der Figur 2 weiterhin entnehmbar ist, umfaßt dei* Verarbeitungsabschnitt 204 einen.Zwischenspeicher 204-4, der über Adresseingänge 204-5 adressierbar ist. Der Zwischenspeicher 204-4 gestattet eine Söitentabellen-Adresspeicherung für jeden der acht Unterbrechungspegel, die bei der Erzeugung absoluter Adressen für die Adressierung des internen Speichermoduls 500 benutzt werden. Im Falle der Adressierung wird der Inhalt des Speicherplatzes des Zwischenspeichers 204-4 in zwei Positionen des Adressenschalters 204-6 mit vier Positionen ausgelesenι Diese zwei Positionen werden für eine· Bezugnahme auf Seiten innerhalb des internen Speichermoduls 500 benutzt. Da die Seitenunterteilung des Zwischenspeichers 204-4 kein besonderes Merkmal der vorliegenden Erfindung bildet, wird auf eine nähere Diskussion dieser Speichertechnik verzichtet. Die anderen beiden Positionei: des Adressen-Auswahlschalters 204-6 werden zur Vorgabe der Speicher- oder programmierbaren Schnittstellenanweisung benutzt. Insbesondere wird die Position 1 des Adressenschalters 204-6 bei Auswahl durch ein Adressen-Steuerfeld eines im Register 201-15 gespeicherten Mikrobefehlswortes zur Erzeugung der Lese/Schreib-Speicheranweisung benutzt, die Bits 0-8 mit einer Codierung entsprechend den vorbestimmten Feldern des Mikrobefehlswortes umfaßt und ferner Bits 9-35 aufweist, die aufgrund ihrer Codierung entweder der ,seitenunterteilten Adresseninformation des Speichers 204-4 oder den absoluten Adressen-Bits entsprechen, wie sie von den Arbeitsregistern des Blockes 204-12 auf der Ausgangsschiene WRP ausgegeben werden. Wird die PI-Position des Schalters 204-6 ausgewählt, so erzeugt der Schalter eine programmierbare. Schnittstellenanweisung mit folgenden Bits: Bit 0 weist den Viert "0" auf/ Bit1 wird aus einem Feld eines Mikrobefehls zugeführt, der in dem Register 201-15 gespeichert ist/ Bit 2 wird dem Bit 9 des PSR-Registers 204-20 entnommen und bestimmt, ob der ablaufende Prozeß gewisse externe Register verändern kann/ Bits 5-8 entsprechen den Bits 4-7 des Registers 204-20 und sie bestimmen den Anschluß oder Unterkanal innerhalb des Moduls; Bit 3 bestimmt

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durch seine Codierung die Prozessor-Paarnummer, die von der Schnittstelleneinheit SIU-IOO angewählt wurde; Bit 4 weist den' Wert "O" auf und die Bits 9-35 entsprechen den Bits 9-35 der Schiene WRP, die die absolute Adresse der programmierbaren Schnitt:- stellenanweisung liefert.

Fehler-Detektorschaltkreise 201-32- Fig. 2

Zusätzlich zu den zuvor beschriebenen Schaltkreisen weist jeder E/A-Prozessor Fehler-Detektorschaltkreise herkömmlicher Bauart auf. Diese Schaltkreise umfassen beispielsweise Paritätsprüfschaltkreise, die Prüfungen hinsichtlich verschiedener Speicherabschnitte eines jeden E/A-Prozessors ausführen. Der Block 201-32 liefert ferner Signale an die verschiedenen Leitungen der Schnittstelle 604.

Obgleich sie in Form eines einzigen Blockes dargestellt sind, liegt es auf der Hand, daß die Paritätsprüfschaltkreise an verschiedenen Stellen des Prozessors 200 angeordnet sind. Beispielsweise werden die vier Paritätbits der in den Allgemeinregister-Speicherplätzen des Zwischenspeichers 203-10 gespeicherten Daten durch Schaltkreise erzeugt, die an die Eingangs-Datenschiene des Zwischenspeichers 203-10 angeschlossen sind. Paritätsschaltkreise, die an den Ausgang des SPB-Registers angeschlossen sind, überprüfen die Ausgangssignale auf eine korrekte Parität. In gleicher Weise erzeugen Parität-Erzeugungsschaltkreise die Parität für Signale am Ausgang des B-Operandenschalters 204-1, dessen Information in den PTW-Zwischenspeicher 204-4 einzuschreiben _eist. Die Parität eines jeden aus dem PTW-Zwischenspeicher 204-4 ausgelesenen Byte wird durch Paritätprüfschaltkreise geprüft, die am Eingang des Adressenschalters 204-6 angeordnet sind.

Der Steuerspeicher 201-10 und der Wegsucherspeicher 201-2 weisen zusätzlich Paritätsprüfschaltkreise zur Feststellung des Vorliegens von Einzelbitfehlern in Speicherplätzen auf. Beim Auftritt eines Fehlers werden die entsprechenden Steuerspeicherbit (z.B. die Bitpositionen 14-15) des PCR-Registers 204-22 gesetzt. Ferner prüfen

an das Daten-Eingangsregister 204-18 angeschlossene Paritätsprüfschaltkreise alle Daten und Befehle, die in das Datenbit-Eingangsregister 204-18 eingetaktet werden. Ein hinsichtlich Daten
der Schnittstelleneinheit SIU-100 festgestellter Paritätsfehler
setzt das entsprechende Substrat-Paritätsfehlerbit (z.B. die Bitpositionen 9-12) für das fehlerhafte Byte und die Daten-Eingangs-Bitposition 13 des PCR-Registers 204-22.

Der Block 201-32 weist logische ODER-Schaltkreise auf, denen Signalhinweise auf die in dem PCR-Register 204-22 gespeicherten Paritätsfehlerbits zugeführt werden. Eine Gruppe dieser Schaltkreise
erzeugt ein resultierendes Signal für die Leitung PED, das der logischen ODER-Verknüpfung der Paritätsfehlersignale entspricht.

Zähler- und Detektorschaltkreise

Eine letzte Gruppe von Schaltkreisen gemäß der vorliegenden Erfindung betrifft die Schaltkreise der Blöcke 201-34, 201-36 und 201-38. Der Block 201-34 umfaßt einen 9-stufigen Zähler herkömmlicher Bauart, der durch die Schaltkreise des Blockes 201-36 gesteuert wird. Der Zähler dient als "Pegel O"-Zeitgeber, der feststellt, wenn der Prozessor 200 nicht auf eine Unterbrechungsanforderung innerhalb
einer Zeitperiode anspricht, die dem zweifachen der für ein nichtvollständiges Operationsintervall benötigten Zeit entspricht.

In näheren Einzelheiten wird der Zähler anfänglich durch die Schaltkreise des Blockes 201-36 auf den Zustand 0 eingestellt und dieser Zustand wird so lange beibehalten, wie die Leitung LZP den Binärwert "0" beibehält. Wenn die Leitung LZP auf den Binärwert "1" umschaltetso trennen die Schaltkreise des Blockes 201-36 das Initialisierungssignal ab und der Zähler beginnt mit der Zählung und erhöht seinen Zählstand in Abhängigkeit von jedem PDA-Signal der
Schaltkreise des Blockes 201-30 jeweils um eins. Wenn der Zähler
seinen maximalen Zählstand erreicht (alle Binärstellen weisen den
Binärwert "1" auf) und die Leitungen AIL noch nicht auf den Binärwert "0" umgeschaltet sind, so erzeugt der Zähler ein Ausgangssignal, durch welches die Bitposition 16 des PCR-Registers 204-22 auf

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den Binärwert 1 gesetzt wird.

Die Zählstandserhöhung des Zählers des Blockes 201-34 wird durch die Schaltkreise des Blockes 201-36 angehalten, wenn entweder die Leitungen AIL auf den Binärwert "0" umschalten oder die Leitung LZP durch die Schnittstelleneinheit SIU-100 auf den Binärwert "0" umgeschaltet wird. Diese Signale setzen ebenfalls den Zähler in den Anfangszustand. Schließlich legen die Schaltkreise 201-36 die Signale auf der Leitung INIT als Eingang an den Schalter 201-14 an. Wenn die Schnittstelleneinheit SIU-100 die Leitung INIT auf den Binärwert "1" setzt, so wird hierdurch der Inhalt der verschiedenen Register innerhalb des Prozessors 200 (z.B. das PCR-Register 204-22) gelöscht. In dem zurückgestellten Zustand beginnt der Prozessor 200 mit der Bearbeitung einer Initialisierungsroutine im Steuerspeicher 201-10.

Die Schaltkreise des Blockes 201-38 weisen verschiedene ODER- und UND-Gatter auf. Diese Schaltkreise werden benutzt, um die Leitung TBL auf den Binärwert "1" zu setzen. Die Leitung TBL wird auf "1" gesetzt, wenn die Bitposition 16 des PCR-Registers 204-22 infolge eines Zeitablaufs gesetzt worden ist bevor die Schnittstelle SIU den Prozessor 200 auf den Pegel 0 umgeschaltet hat. Somit werden die Signale entsprechend der Bitposition 16 und der Pegel-Bitpositionen 24-26 einer UND-Verknüpfung unterzogen, so daß die Leitung TBL auf "1" umschaltet, wenn die Bitposition 16 den Binärwert "1" aufweist und die Bits des PCR-Registers anzeigen, daß sich der Prozessor nicht auf dem Pegel 0 befindet. Eine andere Gruppe von Schaltkreisen erzeugt eine logische ODER-Verknüpfung der Ausnahme-Bitsignale, die in dem PCR-Register 204-22 (z.B. die Bitpositionen 0-8) gespeichert sind. Das Ausgangssignal wird sodann einer UND-Verknüpfung mit den Pegelbits 24-26 des PCR-Registers 204-22 unterzogen. Wenn somit der Prozessor auf den Pegel 0 umgeschaltet worden ist, so setzt eines der Ausnahmesignaie die die Leitung TBL auf den Binärwert "1".

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Vor dem Umschalten des Prozessors 200 auf den Pegel 0 sind jedoch die Ausnahmesignale nicht in der Lage, die Leitung TBL auf den Binärwert "1" umzuschalten. Der Grund hierfür liegt darin, daß während eines anfänglichen Selbsttestes in der Zeit, in der ein Fehler auftreten kann, ein Ausnahmesignal in dem PCR-Register 204-22 bereits gespeichert sein könnte und es nicht wünschenswert wäre, daß dieser Fall nicht als Störung angezeigt würde. Daher wird ein spezifischer Test (Selbsttest) benutzt, um Störungsanzeigen in der erläuterten Weise zu bilden.

Die Schaltkreise des Blockes 201-38 umfassen zusätzlich ein NAND/ UND-Gatter 201-380 gemäß Fig. 4b, dem über die PWC-Leitung der Schnittstelle 604 von der Schnittstelleneinheit SIU-IOO ein Spannungsversorgungs-Bestätigungssignal zugeführt wird. Das Spannungsversorgungs-Bestätigungssignal PTEPWRC0NF100 wird mit einem Signal OFFLINE einer ÜND-Verknüpfung unterzogen, wobei das OFFLINE-Signal durch nicht dargestellte Logikschaltkreise geliefert wird. Bei einem Binärwert "1" des OFFLINE-Signales zeigt dieses an, daß der Modul nicht zu einem OFFLINE-Betriebsmodul umgeschaltet worden ist. Die Schaltkreise 201-38 liefern komplementäre Ausgangssignale an die OPI-Leitungen zum Anzeigen, daß der Modul mit Spannung versorgt ist.

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System-Schnittstelleneinheit 100

Unterbrechungsabschnitt 101 ' · '

Die System-Schnittstelleneinheit 100 dient dem Nachrichtenaustausch zwischen den Modulen des Systems gemäß Figur 1 über mehrere Doppelkanalschalter. Verschiedene Doppelkanalschalter v/erden zum Sammeln der Signale auf den Leitungen der verschiedenen Schnittstellen der Module verwendet. In Figur 3a sind die Schalter und Schaltkreise des Unterbrechungsabschnittes 101 zum Verarbeiten der Modul-Unterbrechungsschnittstellen dargestellt. Im System gemäß Figur 1 sind Module dargestellt, die an die Anschlüsse LMO, A/E, G und J angeschlossen sind und die jeweils Signale zu der Schnittstelleneinheit SIU-100 über verschiedene Leitungen der Unterbrechungs-Schnittstelle 602 zuleiten. Die Schnittstelle SIU-100 gibt zusätzlich Signale über eine Unterbrechungs-Schnittstelle 600 an den zugeordneten Anschluß L gemäß Figur 1 ab.

Gemäß Figur 3a gibt jeder Modul, wenn er eine Bearbeitung anfordert, ein Signal auf seiner Unterbrechungsanforderungsleitung IR zusammen mit einer geeigneten Unterbrechungs-Bestimmungsinformation auf den Leitungen IDA ab, wobei diese Leitungen den Schaltkreisen eines Unterbrechungsprioritäts- und Steuerblockes 101-2 zugeführt sind. Die Schaltkreise des Blockes 101-2 überwachen alle Unterbrechungs-Schnittstellen und sie wählen den geeigneten, dem Prozessor 200 zugeordneten Prozeß . aus, wenn die Anforderung eine Priorität, aufweist, die höher ist als die Priorität des gerade ausgeführten Prozesses. Wenn der Prozessor 200 seine Bereitschaft zur Aufnahme der Anforderung signalisiert, schaltet die Schnittstelleneinheit SIU-100 die der höchsten Prioritätsanforderung zugeordnete Identifizierungsinformation auf den Prozessor 200. Die Identifizierungsinformation weist eine Unter-

ORIGiNAL INSPECTED

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brechungs-Steuerblocknummer von 8 Bit einschließlich eines Paritäts-Bits auf sowie eine Untcrbrechungs-Pegelnummer von 3 Bit und eine Prozessornununer von einem Bit mit einem Paritäts-Bit und schließlich eine Kanalnummer von 4 Bit.

Die Schaltkreise des Blockes 101-2 weisen Decodierschaltkreise auf, die TProzessornummer und die Unterbrechungs-Anforderungssignale decodieren. Unter der Voraussetzung, daß kein Paritätsfehler vorliegt, v/erden die Ausgangssignale der Decodierschaitkreise den Prioritäts-Logikschaltkreisen des ausgewählten Prozessors zugeführt. Die Prioritäts-Logikschaltkreise decodieren die Ünterbrechungs-Pegelsignale und bestimmen den höchsten Prioritätspegel und sodann die Priorität des Anschlusses, so daß der Modul mit dem höchsten Prioritätspegel und der höchsten Anschlußpriorität ausgewählt wird. Die Unterbrechungs-Anschlußpriorität innerhalb eines vorgegebenen Pegels stellt sich wie folgt dar:

Alt; Anschluß L; Anschluß A, Anschluß B, Anschluß C; Anschluß D; Anschluß E; Anschluß F, Anschluß G; Anschluß H; Anschluß I.und Anschluß K.

Dies bedeutet hinsichtlich des Systemes gemäß Figur 1, daß der Anschluß des laufenden Prozesses die höchste Priorität gefolgt von der Schnittstelleneinheit SIU-100, dem Hochgeschwindigkeitsmultiplexer 300, dem Zentralprozessor 700, dem Prozessor 200 und dem Niedriggeschwindigkeitsmultiplexer-400 aufweist.

Die Prioritätsschaltkreise des Blockes 101-2 erzeugen ein Ausgangssignal auf einer Leitung von N-Ausgangsleitungen, wobei die Zahl N der Anzahl der unterbrechenden Module innerhalb des Systems entspricht. Die N-Ausgangsleitungen werden einem Daten-Auswahlschalter 101-4 mit acht Positionen zugeführt, der die Ünterbrechungs-Pegelsignale eines Untcrbrechungspegels mit einer höheren Priorität als des gerade bearbeiteten Pegels auswählt und in ein Register 101-6 überträgt. Die Ausgangssignale des Registers 101-6 werden auf den Leitungen AIL ausgegeben, wenn der Prozessor 200 die Leitung IDR den Wert "1" annehmen läßt, vorausgesetzt,daß die Schnittstellencinheit SIU-100 zuvor

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die Leitungen riLIP und LZP zur Annahme des Wertes "1" veranlaßt hat. Wenn der laufende Prozeß für eine Unterbrechung.nicht gesperrt .ist, so verursacht die Unterbrechungsanforderung die Aufgabe des laufenden Prozesses durch den Prozessor 200 und die Annahme eines Unterbrechungswortes von der Öchnittstelleneinheit SIU-100, wobei dieses Wort die zuvor erwähnte Identifizierungsinformation enthält. Das Unterbrechungswort weist im einzelnen folgendes Format auf:

Bit 0 ist eine neue Unterbrechungs-Bit-Position. Wenn dieses Bit auf den Wert "1" gesetzt ist/ so zeigt es an, daß es sich bei der Unterbrechung um eine neue Unterbrechung handelt und wenn es auf den Wert "0" gesetzt ist, So zeigt es an, daß die Unterbrechung einen zuvor unterbrochenen Prozeß betrifft, der wieder aufgenommen wird.

Bits 1-17 werden nicht benutzt und weisen den Wert "0" auf» • Bits 18-27 bestimmen die Unterbrechungs-Steuerblocknummer, wobei die Bits 18 und 27 auf den Wert "0" gesetzt sind. Bits 28 - 31 werden durch die Schnittstelleneinheit SIU-100 erzeugt und bestimmen den Ursprungsmodul.

Bits 32-35 werden durch die Module mit Mehrfachanschlüssen erzeugt und bestimmen den Unterkanal oder Anschluß innerhalb des Ursprungsmoduls.

Die Ausgangsleitungen der Unterbrechungs-Prioritätsschaltkreise 101-2 werden einem weiteren Daten-Auswahlschalter 101-8 zugeführt. Da nur der die höchste Priorität aufweisende anfordernde Modul ein Signal an den Auswahlschalter 101-8 abgeben wird, ist dieser in vorbestimmter Weise so verdrahtet, daß er einen Satz codierter Steuerungssignale abgibt, die den physikalischen Anschluß festlegen, mit dem der anfordernde Modul verbunden wird. Hierzu dienen beispielsweise die Bits 28 - 31 des Unterbrechungswortes. Im vorliegenden Fall werden die folgenden Steuerungscodes für die Auswahl der Module gemäß Figur 1 erzeugt:

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Code Identifizierter Schnittstelleneinheit-Anschluß

0000 Interner Speichermoudl - Anschluß LMO

0001 Anschluß K

0010 Schnittstelleneinheit SIU-100 - Anschluß L

0101 Niedriggeschwindigkeitsmultipiexer 400 - Anschluß I

0110 Prozessor 200 - Anschluß G

1101 Hochgeschwindigkeitsmultiplexer 300 - Anschluß A

1110 Zentralprozessor 700 - Anschluß E

Der von dem Auswahlschaltkreis 101-8 erzeugte Vier-Bit-Code wird seinerseits einerGruppe herkömmlicher UND-Gatterschaltkreise zugeführt, die in dem Gatternetzwerk 101-12 enthalten sind. Die andere Identfizierungsinformation, die von den verschiedenen Ursprung; modulen des Systems erzeugt wird, wird anderen Gatterschalt-¹· kreisen des Netzwerkes 101-12 zugeführt. Insbesondere führt jeder Modul eine Unterbrechungs-Steuerblocknummer ICBN über die Leitungen IDA einer Position des Datenauswahlschalters 101-14 zu. Ferner erzeugt jeder Modul auf den Leitungen IMID der Unterbrechungsschnittstelle für andere Gatterschaltkreise des Netsv/erkes 101-12 die Information, die zur Bestimmung des anfordernden Unterkanals oder Anschlusses des Quellenmoduls erforderlich ist. Wenn der Prozessor 200 die Leitung IDR zur Annahme des Wertes "1" veranlaßt, so gi bt die Schnittstelleneinheit SIU-IOO über eine Stellung des Auswahlschalters 101-20 die Signale des Gatternetswerkes 101-12 an die Leitungen DFS der Prozessor-Datenschnittstelle 600 ab. Die anderen Positionen des Schalters 101-20 sind nicht dargestellt,'da sie für ein Verständnis der vorliegenden Erfindung ohne Bedeutung sind.

Datenübertragungsabschnit 102

In Figur 3b ist der Datenübertragungsabschnitt 102 der Systemschnittstelleneinheit 100 dargestellt. Dieser Abschnitt enthält Prioritätsschaltkreise, welche festlegen, welcher Modul über seine programmierbare Schnittstelle 601 Anweisungen zu dem Hochgeschwindigkeitsmultiplexer 300 übertragen hat und welcher Quellenmodul über seine Datcnschnittstclle 600 Daten zu dem

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Multiplexer 300 zu übertragen hat. Weiterhin weist der Abschnitt 102 Prioritätsschaltkreise auf, welche festlegen, welcher Quellenrtodul entweder Daten oder Anweisungen nach dem internen Speichermodul 500 zu übertragen hat.

Es sei darauf verwiesen, daß Übertragungen zwischen einem Paar von Modulen erfolgen, wenn ein Modul eine Anforderung an den anderen Modul erzeugt hat und diese Anforderung durch den anderen Modul angenommen worden ist. Damit eine Anforderung angenommei wird, muß der anfordernde Modul die höchste Priorität aufweisen, beide Module müssen sich in einem Zustand der Empfangsbereitschaft für die-Information befinden und der Datenübertragungsweg muß verfügbar sein und darf nicht belegt sein.

Die von dem Prozessor 200 an den Abschnitt 102 herangeführten Signale werden hinsichtlich ihrer Erzeugung in gro.ßem Umfang durch verschiedene Felder der aus dem Prozessorregister 201-15 gemäß Figur 2 herausgelesenen Mikrobefehle gesteuert. Beispielsweise wird die von dem Prozessor 200 zu den Schaltkreisen des Blockes 102-4 zugeführte Leitung AOPR durch ein Steuer-Bit-Feld eines · aus dem Register 201-15 ausgelesenen Mikrobefehls betreffend den Anforderungstyp der Schnittstelleneinheit SIU freigegeben, wobei das Bit-Feld durch seine Codierung die übertragung einer Lese/Schreibspeicher- oder programmierbaren Schnittstellenanweisung festlegt. Die an den Datenauswahlschalter 102-2 angelegten Leitungen der Prozessor-Datenschnittstelle 600 vermitteln eine Anweisungsinformation, welche durch eine Mikroprogrammsteuerung erzeugt wird, die in das Prozessor-Datenausgangsregister 204-14 gemäß Figur 2 geladen ist. Die Leitungen SDTS führen Signale, die durch eine Mikroprogrammsteuerung erzeugt werden, welche in das Prozessor-Steuerungsregister 204-16 gemäß Figur 2 geladen ist.

Hinsichtlich des Systems gemäß Figur 1 übertragen nur E/AProzessoren Anweisungen nach dem Multiplexer 500 und der Prozessor 200 gibt Signale an das Netzwerk 102-4 ab. Das Netzwerk 102-4 weist daher Decodicrschaltkreise auf, welche die Stcuerungsinformation des Prozessors decodieren, falls der Prozessor

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Anweisungen nach dem Multiplexer 300 zu übertragen wünscht. Liegen mehrere E/A-Prozessoren vor und fordern mehrere Prozessorer, während des gleichen Zyklus eine übertragung, so wählt ein Prioritätsschaltkreis innerhalb des Netzwerkes 1O2-4 den Modul aus, dem die höchste Priorität zugeordnet ist und gibt die übertragung einer Anweisung durch diesen Modul nach dem Multiplexer 300 auf den Leitungen PDFS seiner programmierbaren Schnittstelle 601 frei. Insbesondere versorgt das Netzwerk 102-4 den Auswahlschalter 102-2 mit Signalen, die Signale des geeigneten Moduls auswählen. Dieser Fall tritt ein, wenn der Multiplexer 300 der Schnittstelleneinheit SIü-100 anzeigt, daß er bereit ist, eine Anweisxmg aufzunehmen, indem er den Wert, der Leitung PIR auf "1" setzt. Zum gleichen Zeitpunkt setzt das Netzwerk 102-4 die Leitung APC auf den Wert "1", wodurch dem Multiplexer 300 angezeigt wird, daß er die auf den Leitungen PDFS angelegte Anweisung annehmen soll. Wenn der Prozessor 200 einen Befehl ausführt, der ihn zur Abgabe einer programmier- . baren Schnittstellenanweisung an den Multiplexer 300 veranlaßt, so legt der Prozessor 200 die Prozessornummeridentfikation im Bit 3 der Anweisung ab. Der Multiplexer 300 speichert die Prozessornummer, die in der Anweisung enthalten ist, bis er eine ünterbrechungsanforderung abzugeben wünscht, wobei dann die Prozessornummer einen Teil der Unterbrechungsdaten bildet. Wenn die programmierbare Schnittstellenanweisung dem Multiplexer 300 übermittelt wird, so wird die den Prozessor 200 als den Anforderer bestimmende Steuerungsinformation in einem Register 102-6 gespeichert, das dem Multiplexer 300 an dem Anschluß A zugeordnet ist. Bei einer Reaktion des Multiplexers 300 durch Erzeugung einer Übertragungsanforderung gelesener Daten an die Schnittstelleneinheit SIü-100 wird der Inhalt des Registers 102-6 zur Festlegung des Prozessors 200 als dem tatsächlichen die Daten empfangenden Modul benutzt.

Eine ähnliche Einrichtung wird zur übertragung von Datensignalen zu dem Multiplexer 300 verwendet. Gemäß Figur 1 ist der Speichermodul 500 der einzige Modul, der Daten zu dem Multiplexer 300 Oberträgt. Eine solche übertragung erfolgt beim Auftritt einer Speicherleseanweisun^*EA^rndij3«iibe» das Netzwerk 102-20 von dem

Multiplexer 300 an den Speichermoudul geleitet wird. Bei der Weiterleitung der Anweisung durch den Multiplexer 3ÖÖ erzeugt die Schnittstelleneinheit SIU-100 den geeigneten Anforderer-Identifizierungscode von 4 Bits (Steuerungscoäe), der zu der vom Multiplexer 300 übermittelten Mehrfachanschluß-Identifizierungsinformation gehört. Die Information ist in dem Speichermodul 500 gespeichert und wird zu der Schnittstelleneinheit SIU-100 zurückgeholt, wenn der Modul 500 eine Ubertragungsanforderung fürgelesene Daten erzeugt und hiermit dem Multiplexer 300 signalisiert, daß er die Daten aufzunehmen hat. Wenn die Schnittstelleneinheit SIU-100 die Anforderung aufnimmt, so wird dies dem Multiplexer 300 angezeigt, indem die Leitung ARDA den Wert "1" einnimmt.

Die Leitung für die Übertragungsanforderung gelesener Daten RDTR signalisiert im durch den Speichermodul 500 gesetzten Zustand dem Netzwerk 102-14, daß sie bereit ist, während eines Operationszyklus ausgelesene Information zu übertragen.Der interne Speichermodul 500 liefert ferner Signale an die Leitungen RIFM zur Festlegung des anfordernden Moduls, zu welchem die Information zu übertragen ist. Insbesondere decodieren Schaltkreise innerhalb des Decodiernetzwerkes 102-14 die an die Leitungen RIFM angelegten Identifizierungsignale und falls diese Signale anzeigen, daß der interne Speichermodul 500 bereit ist, Information zu dem Multiplexer 300 zu übertragen und daß der Multiplexer 300 bereit ist, die Information aufzunehmen, so legt, das Decodiernetzwerk 102-14 die geeigneten Signale an den Auswahlschalter 102-12 und an Schaltkreise innerhalb eines Gatternetzwerkes 102-16 an. Zusätzlich legt das Decodiernetzwerk 102-14

und

ein Signal an die Leitung ARDA der Datenschnittstelle an signalisiert hiermit dem Multiplexer 300, daß er auf den Leitungen DFS seiner Schnittstelle 600 die Daten von der Schnittstelleneinheit SIU-100 anzunehmen hat. Die Schaltkreise des Blockes 102-16 legen die geeignete Mehrfachanschluß-Identifizierungsinformation an die Leitungen MI S an, wodurch der anfordernde Unterkanal bestimmt wird. Wenn die Datenübertragung stattgefunden hat, so bewirkt das Netzwerk 102-14, daß die Leitung RDAA

den Wert "1" einnimmt, wodurch dem anfordernden Modul signalisiert wird, daß die Daten von dem Speichermodul 500 aufgenommen worden sind. .

Eine Anordnung ähnlich dem Netzwerk 102-14 wird von der Schnittstelleneinheit SIU-100 zur Übertragung von programmierbaren Schnittstellen- und Speicheranweisungen von einem der Module gemäß Figur 1 nach dem internen Speichermödul 500 verwendet. Der Modul 500 bewirkt, daß entweder die Leitung PIR oder die an das Decodiernetzwerk 102-20 angeschlossene Leitung ZIR den VJert "1" einnimmt, wenn er bereit ist, eine programmierbare Schnittstellen- oder Speicheranweisung anzunehmen. Zusätzlich führen der Prozessor 200, der Prozessor 700 und der Multiplexer 300 dem Netzwerk 102-20 Signale auf der Leitung AQPR und den Leitungen SDTS ihrer entsprechenden Datenschnittstellen zu> Das Netzwerk 102-20 ist durch Decodierung der von jedem der Module zugeführten Steuerungsinformation in der Lage, geeignete Signale für einen Auswahlschalter 102-24 mit drei Positionen zu erzeugen, der den Modul mit der höchsten Priorität in die Lage versetzt, Signale zu der Datenschnittstelle 603 des Speichermoduls 500 zu übertragen. Es ist ebenfalls erkennbar, daß das Netzwerk 1O2-2O Signale auf die Leitung APC oder die Leitung AZC sowie über einen Gatterschaltkreis 102-26 auf die Leitungen RITM der Datenschnittstelle 603 des internen Speichernoduls. 500 gibt.

Die letzten beiden Netzwerke 102-30 und 102-40 werden zur Übertragung von Speicherdaten und von programmierbaren Schnittstellendaten zu dem Prozessor 200 benutzt, wobei dies in Abhängigkeit von Speicheranweisungen und programmierbaren Schnittstellenanweisungen erfolgt, die zuvor durch den Prozessor 200 erzeugt wurden. Wie aus Figur 3b ersichtlich, besitzt das Prioritäts-Decodiernetzwerk 102-30 die gleichen Eingangsleitungen wie das Netzwerk 102-14 und arbeitet in der gleichen Waise, um die angeforderten Speicherdaten zu dem Prozessor 200 über einen Datenauswahlschalter 102-32 und den vierstelligen Auswahlschalter 101-20 gemäß Figur 3a weiterzuleiten. Es sei darauf verwiesen, daß kein Konflikt zwischen den Modulen, die Daten an den

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Auswahlschalter 101-20 zur übertragung zu den Leitungen DFS abgeben, entstehen kann,, da zu jedem Zeitpunkt der Prozessor 200 eine einzige Anweisung bearbeitet. Das führt dazu, daß die Operation des. Prozessors zum Stillstand gelängt, während des Empfangs der angeforderten Daten, nachdem der Prozessor 2OO eine Anweisung an einen der Module gemäß Figur 1 abgegeben hat. Die Schnittstelleneinheit SIU-100 wirkt bei der Aufnahme der Anforderung des Prozessors auf di$ LeitungARA ein, wodurch der Prozessor zur Verzögerung der Operationen veranlaßt wird.

Das separate Netzwerk 102-40 verarbeitet Anforderungen von Rückkehrdaten von -jenen Modulen, die auf programmierbare Schnittstellenanweisungen ansprechen. Das Netzwerk 102-40 decodiert die von den Leitungen RDTR geführten Signale sowie «die Signale des Registers 102-6 zusammen mit denjenigen Registersignalen von anderen nicht dargestellten Modulen. Wenn die Schnittstelleneinheit SIU-100 feststellt, daß ein Modul versucht, angeforderte Daten zu dem Prozessor 200 zurückzuschicken, so erzeugt das Netzwerk 102-40 Signale, welche einen dreistelligen Datenauswahlschalter 102-42 in die Lage versetzen, Signale auf den Leitungen PDTS der programmierbaren Schnittstelle des Moduls zu dem Prazessor 200 zurückzuschicken. Diese Signale werden ihrerseits auf die Leitungen DFS des Prozessors über den Auswahlschalter 101-20 gemäß Figur 3a gegeben, der durch das 'Modul-Anforderungssignal geschaltet wird. Während eines nächsten Operationszyklus veranlaßt das Netzwerk 102-40 die Leitung RDAA zur Annahme des Wertes "1", wodurch dem Modul angezeigt wird, daß die auf den Leitungen PDTS vorhandenen Daten angenommen worden sind und daß der Modul nunmehr diese Daten entfernen kann, z.B. durch Löschen seiner Ausgangsregister. Es ist somit ersichtlich, daß der Schalter 101-20 selektiv irgendeinen von drei Datentypen auf den Leitungen DFS der Datenschnittstelle 600 des Prozessors erzeugt.

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Steuerabschnitt 103

Pig. 3c zeigt in Blockdiagrammform den Abschnitt 103 der System-Schnittstelleneinheit 100. Dieser Abschnitt umfaßt Vergleichsund Steuerlogikschaltkreise 103-10 und 103-11 für die logischen Prozessorpaare 200-0 und 200-1. Da diese Schaltkreise für jedes Prozessorpaar doppelt vorhanden sind, sind die Schaltkreise nur hinsichtlich eines Prozessorpaares in näheren Einzelheiten dargestellt. Ferner sind die Schaltkreise der Blöcke 103-20_f 103-24 und 103-25 enthalten, die mit der programmierbaren Schnittstelle PI-603 verbunden sind und PI-Anweisungen interpretieren und bearbeiten, die über den Anschluß L an die internen Logikschaltkreise der System-Schnittstelleneinheit SIU gerichtet sind.

Gemäß Fig. 3c umfassen die internen Logikschaltkreise zusätzlich zu den Schaltkreisen, die PI-Anweisungen verarbeiten, ein internes ÜnterbrechungsSteuerregister 103-30, das auf interne Unterbrechungslogikschaltkreise 103-28 einwirkt. Diese Schaltkreise sind in ihrem Aufbau den Prioritätsunterbrechungs-Logikschaltkreisen 101 gemäß Fig. 3a ähnlich. Die internen Unterbrechungslogikschaltkreise 103-28 erzeugen 8 Arten von Unterbrechung. Die zu der vorliegenden Erfindung zugehörigen Unterbrechungstypen sind folgende:

1 = Intervallzeitgeberablauf, erzeugt durch den auf den Zählstand Null zählenden Intervallzeitzähler;

4 = Prozessorfehler, festgestellt bei keinem Fehlver

gleich;

5 = Fehlvergleich-Fehler, festgestellt zusammen mit

einem Prozessorfehler; und

6 = Fehlvergleich-Fehler mit keinen anderen bestehen

den Fehlern.

Die Unterbrechungspriorität innerhalb des Anschlusses L basiert auf der Typnummer und die Priorität ist folgendermaßen:

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Typ Priorität

4 höchste

3 niedrigste

Die Unterbrechungstypen 4-7 sind auf dem Pegel O festverdrahtet, während die Unterbrechungspegel für die anderen Typen (z.B. O, 1, 2 und 3) programmierbar sind, wobei die codierten Pegelsignale benutzt werden, die in dem Unterbrechungssteuerregister 103-30 gespeichert sind. Die Schaltkreise 103-28 bilden die Unterbrechung mit der höchsten Priorität und sie erzeugen geeignete Anforderungssignale , die an die Unterbrechungslogikschaltkreise 101 angelegt werden. Das Format der Anforderung ist in Fig. 12 dargestellt. Wie erwähnt, geben die Schaltkreise 101 die Unterbrechungen an das ausgewählte Ein/Ausgabe-Prozessorpaar weiter.

Die internen Logikschaltkreise der System-Schnittstelleneinheit gestatten in Abhängigkeit von einem RDEX-Befehl an den Anschluß L das Lesen des Inhalts verschiedener der Register 103-12 bis 103-17,des Registers 103-30 und des Zeitgebers 103-22 über einen Mehrpositions-AuswaKlschalter 103-40. Das Konfigurationsregister 103-15 , dem die Oktaladresse 0 zugeordnet ist, speichert Identifikationsinformation und den Betriebsstatus aller Anschlüsse der System-Schnittstelleneinheit SIU. Dieses Register weist das Format gemäß Fig. 8a auf. Der Intervallzeitgeber 103-22, der einen herkömmlichen Aufbau aufweisen kann und ein 24 Bit-Register umfaßt, dem die Oktaladresse 2 zugeordnet ist, speichert einen Zählstand, der ein bestimmtes Zeitintervall definiert. Das zyklische Register 103-17, dem die Oktaladresse 3 zugeordnet ist? stellt ein Arbeitsregister dar, das von Test- und Diagnoseroutinen benutzt wird. 8 0 9 8 3 5/0709

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Das Auslöseregister 103-16, dem die Okfcaladresse 4 zugeordnet ist, speichert Hinweise für die selektive Auslösung und Maskierung der SIU-Anschiüsse. Die Auslösung findet aufgrund von. Signalen statt, die von den Auslöse-Steuerlogikschaltkreisen des Blockes 103-18 erzeugt v/erden. Dies bedeutet, daß das Register 103-16 über einen WREX-Befehl geladen wird und daß die Ausiöse-Bitpositionen durch die Schaltkreise 103-18 in der erläuterten Weise zurückgestellt werden. Die Maskierungsoperationen laufen in ähnlicher Weise ab und gehören nicht zu der vorliegenden Erfindung. Das Format des Registers ist in Fig. 8b dargestellt.

Den Fehlerstatusregistern 103-12 und 103-14 sind die Oktaladressen 10 und 7 entsprechend zugeordnet. Das Fehlerstatusregister Nr. 1 ist ein 36 Bit-Register, das benutzt wird, ura alle von der SIU-100 festgestellten Fehler mit Ausnahme von von dem Prozessor oder dem Speicher berichteten Fehlern zu signalisieren. Die Speicherung von Information, die zu einem Fehlerzustand gehört, verriegelt das Register mit dem zuerst festgestellten Fehler, bis es über einen RDEX-Befehl (PI-Anweisung) gelöscht wird. Dieses Register weist das Format gemäß Fig. 8c auf. Das Fehlerstatusregister Nr. 2 ist ebenfalls ein 3 6 Bit-Register und wird benutzt, um alle Prozessor-Fehlvergleich-Fehler und irgendwelche anderen nicht in dem FehlerStatusregister Nr. 1 gespeicherten Fehler zu signalisieren. Gemäß der vorliegenden Erfindung umfaßt das Fehlerstatusregister Nr. 2 ebenfalls eine Anzahl von Spannungsbestätigungs-Bitpositionen, die benutzt werden, um den Status eines jeden der verschiedenen innerhalb des Systems gemäß Fig. 1 benutzten Spannungsversorgungsschaltkreise anzuzeigen. Die Buchstaben "E" und "Ti" beziehen beziehen sich auf die speziellen Orte der verschiedenen in Fig. 4a dargestellten Spannungsversorgungseinheiten. Das Register umfaßt ferner zusätzliche Bit-Positionen für eine zukünftige Ausdehnung. Es weist das Format gemäß Fig. 8d auf.

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Gemäß Fig. 3c umfaßt der Abschnitt 103 ebenfalls Paritätserzeugungs- und Prüfschaltkreise des Blockes 103-35. Diese Schaltkreise können im Falle der vorliegenden Erfindung als herkömmlich angesehen werden. Sie erzeugen Parität-Prüfbits für die an verschiedenen Prozessorschnittstellen durch jeden Prozessor angelegten Signale und sie prüfen diese Signale gegen Paritäts-Prüfbitsignale, die von den Prozessorpaaren geliefert werden. Die Ergebnisse der Paritätsprüfung werden als Eingänge an die Vergleichs- und Steuerlogikschaltkreise angelegt, die dem Prozessorpaar zugeordnet sind. Obgleich ni.cht dargestellt, empfangen die Paritätsschaltkreise 103-35 ebenfalls Signale von dem Prozessorpaar 200-1 und sie liefern Ergebnissignale an die Schaltkreise 103-11.

Fig. 4a veranschaulicht in schematischer Form die verschiedenen Spannungsversorgungseinheiten, die das System gemäß Fig« 1 umfaßt. Die Systemschaltkreise sind in jene der Zentralverarbeitungseinheit 700 und jene des Ein/Ausgabesystems unterteilt,. Gemäß der Darstellung beinhaltet ein Gehäuse 800 das Ein/Ausgabe-Verarbeitungssystem an der Stelle H, welches die Schaltkreise des internen Speichers 500, der System-Schnittstelleneinheit SIU-100, der Prozessorpaare 200-0 und 200-1, des Hochgeschwindigkeitsmultiplexers 300 und des Niedriggeschwindigkeitsmultiplexers 400 enthält. Das Gehäuse 800 beinhaltet zusätzlich drei getrennte Spannungsversorgungseinheiten 801, 802 und 803. Die Einheit 801 liefert eine Gleichspannung von -3,3 V an die Schaltkreise der SIU-100, eine nicht dargestellte Konfigurationskonsole und die System-Haupttakt schaltkreise. Zusätzlich liefert die Einheit 801 eine Gleichspannung von -3,3 V an eine Wandler-Schaltkreisplatine 900, die an der Spitze des Gehäuses 800 angeordnet ist. Die Einheit 801 liefert einen Strom von 300 A.

Die Einheit 802 liefert eine Gleichspannung von -3,3 V an die Schaltkreise der Anschlüsse B , O_f E_e F„ LMI und RM1 und die diesen zugeordneten Module. Diese Einheit liefert einen Strom von 600 A. Die letzte Einheit 803 liefert eine Gleichspannung von

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-3,3 V an die Schaltkreise der Anschlüsse A, C, E, G, LMO und RMO und die zugeordneten Module.

Ein Gehäuse 701 beherbergt die Schaltkreise des Zentralprozessors 700, der mit der Position Ti bezeichnet ist. Zusätzlich weist das Gehäuse 701 zwei getrennte Spannungsversorgungseinheiten 702 und 703 auf, die an verschiedene Teile der Zentralverarbeitungseinheit 700 Gleichspannungen von -3,3 V liefern. Gemäß Fig. 4a liefert eine Einheit einen Strom von 300 A, während die andere Einheit einen Strom von 600 A liefert..

Im Hinblick auf die vorliegende Erfindung kann jede Spannungsversorgungseinheit als herkömmlich aufgebaut angesehen werden« Demgemäß weist eine jede solche Einheit Spannungs-Regelschaltkreise auf, die über ein getrenntes Kabel eine Ausgangs-Gleichspannung von 24 V liefern und hierdurch das Vorhandensein der Spannung der Spannungsversorgungseinheit bestätigen (z.B. Masse = Bestätigung; 24V= Bestätigung).

In jedem Fall dient die Gleichspannung von -3,3V als Spannungsversorgung für die mit hoher Geschwindigkeit und niedrigem Pegel arbeitenden CML-Schaltkreise innerhalb des Systems gemäß Fig. 1. Wie hier erläutert, wird eine Spannungsversorgungseinheit als zuverlässig arbeitend angesehen, wenn der Ausgangswert der abgegebenen Spannung sich innerhalb von 10 % des Nominalwertes bewegt (z.B. -3,3 V i

Gemäß Fig. 4a wird die Eingangs-Wechselspannung den Schaltkreisen einer zentral angeordneten Eingangskonsole innerhalb.des Gehäuses 950 zugeführt. Diese Schaltkreise umfassen die normalen Spannungsversorgungs-Fortschalteschaltkreise, Filterschaltkreise und Kopplungsschaltkreise, über die die Eingangs-Wechselspannung an jede der Spannungsversorgungseinheiten angelegt wird. Die Gleichspannung von 24V am Ausgang jeder Spannungsversorgungseinheit wird als Spannungsbestätigungseingang den Konsolenschaltkreisen

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zugeführt. Der Gleichspannungspegel von 24 V ist mehr als ausreichend hinsichtlich der Größe, um ungeachtet der Störungen und anderen zufälligen Signalen, die durch die Schaltkreise des Gehäuses 950 erzeugt werden können, festgestellt werden zu können. Die Schaltkreise des Gehäuses 950 dienen als zentrale Steuerung für die Spannungsversorgungseinheiten und sie invertieren und verteilen die 24 V-Spannungsbestätigungssignale an die Schaltkreise der Wandlereinheiten 900 und 704.

Im bevorzugten Ausführungsbeispiel ist ein Spannungsbestätigungssignal der Schaltkreise des Gehäuses 950 folgendermaßen definiert: ein Binärwert "1" entspricht einer Gleichspannung von 24 V bei 16 mA und ein Binärwert von "O" entspricht einer Gleichspannung von 0 V bei 0 mA. Die Schaltkreisanordnung des Gehäuses 950 umfaßt eine Anzahl von Begrenzungswiderständen 950-1 bis 9 50-5, wobei jeder von ihnen in Reihe mit einem der Wandlerschaltkreise der Wandlereinheit.704 und 900 geschaltet ist. Die Widerstands-■werte für alle Widerstände 950-1 bis 950-5 sind so ausgewählt, daß sich ein Nominalstrom von 16 mA ergibt.

Gemäß der vorliegenden Erfindung erzeugen die Schaltkreise der Wandlereinheiten 704 und 900 die erforderliche Trennung und Umwandlung der 24 V-3estätigungssignale in den niedrigen Spannungspegel, um dem System das zuverlässige Arbeiten der Spannungsversorgungseinheiten anzuzeigen.

Fig. 4b zeigt schematisch die Erzeugung und Verteilung der Spannungsbestätigungssignale gemäß der vorliegenden Erfindung. Wie aus der Figur ersichtlich, wird die Gleichspannung von 24 V von jeder der Spannungsversorgungseinheiten jeweils einem aus einer Anzahl von optischen Wandlerschaltkreisen 901 bis 905 über entsprechende Widerstände 950-1 bis 950-5 zugeführt. Der optische Wandlerschaltkreis 901 liefert ein störungsfreies logisches Spannungspegelsignal an eine primäre Fehler-Bestätigungsleitung zur

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zuverlässigen Signalisierung des Status der primären Spannungsversorgungseinheit. Der optische Wandlerschaltkreis 902 liefert ein störungsfreies logisches Spannungspegelsignal an eine V2-Bestätigungsleitung zur zuverlässigen Signalisierung des Status der V2-Spannungsversorgungseinheit.

Der optische Wandlerschaltkreis 903 liefert verschiedene störungsfreie logische Spannungspegeisignale an die System-Schnittstelleneinheit SIU-100. Das erste Signal wird durch ein Signal an die ViHBestätigungsleitung zum Signalisieren des Status der Vi-Spannungsversorgungseinheit gebildet. Die nächsten Signale bilden ein Signalpaar an die Takt-Freigabeleitungen zum Signalisieren der Freigabe der System-Taktschaltkreise, wenn die V1 -Spannungsversorgungseinheit als zuverlässig arbeitend angesehen wird.

Ein weiterer optischer Wandlerschaltkreis 904 liefert ein störungsfreies logisches Spannungspegelsignal an eine V3-Bestätigungsleitung zum Signalisieren des Status der V3-Spannungsversorgungseinheit. Wie gezeigt, wird jedem der Wandlerschaltkreise 902 bis 904 eine Gleichspannung von -3,3 V von der V1-Spannungsversorgungseinheit zugeführt. Dies stellt sicher, daß keine der Spannungsbestätigungsleitungen eine ausreichende Spannung anzeigt, wenn die Vi-Spannungsversorgungseinheit nicht in richtiger Weise arbeitet. Die optischen Wandlerschaltkreise 906 und 9O8 liefern störungsfreie logische Spannungspegelsignale an die Zentralprozessor-Bestätigungsleitungen.

In jedem Fall werden die an die verschiedenen Spannungsbestätigungs leitungen angelegten Signale den Eingängen verschiedener Bitpositionen des Fehlerstatusregisters 103-12 zugeführt. Die Anordnung der Bitpositionen ist aus Fig. 8d ersichtlich. Das Signal von der primären Spannungsfehler-Überwachungsleitung wird ebenfalls als ein Eingang den Unterbrechungslogikschaltkreisen 101

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gemäß den Fig. 3b und 3c zμgeführt. Das Gleichspannungssignal von 24V wird durch einen Frequenzdetektorschaltkreis in einer nicht dargestellten Motorgeneratorgruppe beim Auftritt eines Wechselspannungs-Versorgungsausfalls erzeugt. Wenn dementsprechend die primäre Spannungsversorgung (Wechselspannung) ausfällt, so fällt die 24V Gleichspannung der Spannungsversorgungseinheit ungefähr 100 ms später auf OV herab. Dies ruft die Erzeugung einer Unterbrechung mit hoher Priorität (Pegel 0, Typ 7) an den Prozessor 200-0 hervor. Hierdurch sichert der Prozessor 200-0 den Inhalt verschiedener Register und setzt die Bitposition 23 des Fehlerstatusregxsters 103-12 gemäß Fig. 8c auf den Binärwert "1". '

Das der V2-Bestätigungsleitung zugeführte Signal wird ebenfalls als ein Eingang einer Gruppe von UND-Gattern 801 bis 808 zugeführt. Jedem dieser Gatter wird ferner als ein zweites Eingangssignal das Signal der V1-Bestätigungsleitung zugeführt. Die Gatter führen eine UND-Verknüpfung der beiden Bestätigungssignale durch und sie legen das resultierende Signal an die PWR-Leitung von entsprechenden an die Anschlüsse B, D, H, F. LMI und RM1 angeschlossenen Modulen an.

Die Signale der V1- und V3-Bestätigungsleitungen werden als ein Paar von Eingangssignalen jeweils einer Anzahl von UND-Gattern 812 bis 824 zugeführt. Diese Gatter führen eine UND-Verknüpfung der beiden Bestätigungssignale durch und sie legen die resultierenden Signale an die PWR-Leitungen von entsprechenden an die Anschlüsse G, E, A, C, LMO, RMO und K angeschlossenen Module⁵* an. Das UND-Gatter 810 erhält ein einziges Bestätigungssignal von der Vi-Bestätigungsleitung zugeführt, und es legt dieses Signal an den an den Anschluß J angeschlossenen Modul an. Gemäß Fig. 4b werden die Signale der Schnittstelleneinheit SIU-100 an NAND/ UND-Gatter innerhalb eines jeden der Module angelegt. Die Module führen eine Gruppe von komplementierten Betriebssignalen an die

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OPI-Leitungen zurück, welche benutzt werden, um verschiedene Bitpositionen des Konfigurationsregisters 103-15 zu setzen. Die Zuordnung der Bitpositionen ist aus Fig. 8a ersichtlich.

Die durch die optischen Wandlerschaitkreise der Wandlereinheit 701 des Zentralprozessors 700 erzeugten Bestätigungssignale v/erden an ein UND-Gatter 700-2 angelegt, das an ein NAND/UND-Gatter 700-1 angeschlossen ist. Das Gatter 700-2 liefert eine Gruppe komplementierter Betriebssignale an die OPI-Leitungen.

Gemäß Fig. 4c sind die Schaltkreise innerhalb eines jeden der optischen Wandlerschaltkreise 901 bis 908 veranschaulicht. Beispielshalber wurden die Schaltkreise des Wandlerschaltkreises 903 ausgewählt, der zusätzliche Ausgänge für die System-Taktschaltkreise enthält. Der Schaltkreis 903 enthält eine Eingangsstufe, bestehend aus einem optisch gekoppelten Trennschaltkreis, der eine lichtemittierende Diode 903-4 und einen NPN-Phototransistor 903-6 enthält. Die Anode und die Kathode der Diode 903-4 liegt in Reihe zu Eingangsanschlüssen 903-1 und 903-2. Durch den externen Widerstand 950-3 in Fig. 4b wird der Strom durch die Diode 903-4 mit 16 mA vorgegeben.

Dementsprechend ergibt sich der Widerstandswert für den Widerstand 950-3 durch folgende Gleichung:

τ, _ V EING (24V) - VD (1.2V) 0.016

Im Hinblick auf die vorliegende Erfindung kann der Trennschaltkreis einen herkömmlichen Aufbau aufweisen. Beispielsweise kann er einen optischen Koppler benutzen, wie er vor. der Firma Texas Instruments Inc. unter dem Typ TIL111 hergestellt und vertrieben wird. Derartige Komponenten haben sich als nützlich erwiesen, v/o verschiedene Teile eines Systems mit verschiedenen Gleichspannungspegeln arbeiten oder wo eine Gleichspannungsisolierung er-

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forderlich ist, um Masseschleifen zu eliminieren bzw. statistische Störungen zu reduzieren. Da dort ein bedeutender Betrag an Störung vorliegt, wird ein Trennschaltkreis benutzt, um die Erzeugung eines störungsfreien Signales sicherzustellen.

Der Phototransistor 903-6 ist mit seinem Kollektor über einen Widerstand 903-8 an Masse angeschlossen. Sein Emitter ist an die Gleichspannung von -3,3V angeschlossen, die von der V1-Spannungsversorgungseinheit geliefert wirdV Das am Kollektor des Transistors 903-6 vorliegende Ausgangssignal wird an den negativen Eingangsanschluß 903-10 eines Pegeldetektorschaltkreises 903-14 angelegt. Ein positiver Eingangsanschluß 903-12 des Detektors ist mit einem Schaltungspunkt 903-16 eines aus den Widerständen 903-18 und 903-20 bestehenden Spannungsteilers verbunden. Der Schaltungspunkt 903-16 ist weiterhin über einen Rückkopplungswiderstand 903-22 mit einem Ausgangsanschluß 903-24 des Detektorschaltkreises 903-14 verbunden. Die anderen Anschlüsse des Detektorschaltkreises 903-14 sind mit Masse und der Gleichspannung von -3,3V verbunden. Die positive Rückkopplung des Ausgangsanschlusses auf den Eingangsanschluß erzeugt einen Hystereseeffekt in dem Schaltkreis und ruftbeim Umschalten einen raschen Ausgangswechsel des Pegeldetektors 903-14 hervor. Hierdurch wird die Möglichkeit einer unerwünschten Oszillation während der Umschaltperiode verhindert. Insbesondere ist die Bezugsspannung an dem Anschluß 903-12 auf einen Wert von -1,83V eingestellt. Die Größe der Rückkopplung über den Widerstand 903-22 ruft eine Gleichspannungsänderung von - 10mV in der Bezugsspannung hervor.

Der Pegeldetektorschaltkreis 903-14 kann einen herkömmlichen Aufbau aufweisen und beispielsweise von der Firma NATIONAL Semiconductor Inc. in Form des Bausteins Lm339D bezogen werden. Der Pegeldetektorschaltkreis 903-14 bzw. Schmitt-Trigger schaltet seinen Ausgang von -3,1V auf -0,88V um, wenn die dem Eingangsanschluß 903-10 zugeführte Spannung negativer als die Bezugsspannung am Eingangsanschluß 903-12 ist.

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Das an dem Ausgangs-Lastwiderstand 903-25 gebildete Ausgangssignal wird parallel den Basiselektroden eines Paares von CML-Wandlerschaltkreisen zugeführt, die NPN-Treibertransistoren 903-30 und 903-32, Basiswiderstände 903-26 und 903-28 und Kollektorwiderstände 903-31 bis 903-35 umfassen. Die Kollektorelektroden eines jeden der Treibertransistoren 903-30 und 903-32 sind jeweils über ein Paar von Kollektorwiderständen 903-31, 903-33 und 903-34, 903-35 mit Masse verbunden.

Die durch diese Kollektorwiderstände gebildeten Schaltungspunkte 903-36 und 903-38 sind an die Ausgangsanschlüsse 903-40 und 903-42 des Wandlerschaltkreises angeschlossen. Der Anschluß 903-40 ist mit der V1-Spannungsbestätigungsleitung verbunden, während der andere Anschluß 903-42 mit den Taktschaltkreisen verbunden ist. Die Taktschaltkreise sind ferner mit dem Masseanschluß 903-44 des Schaltkreises 903 verbunden. Die Emitter der Transistoren 903-30 und 903-32 sind an die Bezugsspannung von -3,3V angeschlossen. Die die Transistoren 903-30 und 903-32 aufweisenden Schaltkreise wandeln den Ausgangspegel des Pegeldetektorschaltkreises 903-14 in den niedrigen CML-Spannungspegel um, der von den CML-Schaltkreisen des Systems gemäß Fig. 1 benutzt wird.

Gemäß dem bevorzugten Ausführungsbeispiel besitzt der Binärwert "1" einen Wert von -0,5V während der Binärwert "0" einen Wert von OV aufweist. Wenn daher der Detektorschaltkreis 903-14 seinen Ausgangsanschluß von -3,1 V auf -0,88V umschaltet, so gelangen die Transistoren 903-30 und 903-32 aus dem gesperrten Zustand in den stromführenden Zustand. Hierdurch schalten die Anschlüsse 903-40 und 903-42 von OV auf -0,5V um, wodurch angezeigt wird, daß die Vi-Spannungsversorgungseinheit eine ausreichende Spannung liefert.

Wie erwähnt ist jeder optische Wandlerschaltkreis identisch su dem Schaltkreis gemäß Fig. 4c aufgebaut. Beispielshalber sei in der nachfolgenden Tabelle eine Liste der Widerstandswerte innerhalb des Schaltkreises cremäß Fig. 4c angeaeben:

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Element . - Wert

Widerstand 903-8 1.5 K It

903-18 15 KfL

903-20 12

903-22 220

903-25 1 K/l

903-26 5.6 ΚΛ

903-28 2.7 K-SV

903-31 75 KSt

903-33 360 KiI

903-34 75 K-Tl-

903-35 180 K-O.

Anhand der Fig. 1 bis 8d sei nunmehr die Wirkungsweise des erfindungsgemäßen Systems näher beschrieben. Es sei angenommen, daß eine Wechselspannung an jede der Spannungsversorgungseinheiten 801 bis 803 und 702 und 703 gemäß Fig. 4a angelegt worden ist. Ferner sei angenommen, daß alle Spannungsversorgungseinheiten richtig arbeiten. Sinngemäß liefert jede Spannungsversorgungseinheit (Regelschaltkreis) ein Gleichspannungssignal von ungefähr 24V an den Eingangsklemmen eines jeden der optischen Wandlerschal tkreise 901 bis 905 gemäß Fig. 4b.

Jeder der Wandlerschaltkreise 901 bis 905 wandelt das 24V-Gleichspannungs-Bestätigungssignal in ein logisches Pegel-Bestätigungssignal entsprechend dem Binärwert "1" um. Insbesondere ist unter Bezugnahme auf Fig. 4c ersichtlich, daß der optisch gekoppelte Trennschaltkreis das Anlegen einer Ausgangsspannung von ungefähr -3,1V an dem Anschluß 903-10 bewirkt. Hierdurch schaltet der Pegeldetektorschaltkreis 903-14 an seinem Ausgang von -3,1V auf -0,88V um. Beide Wandlertransistoren 903-30 und 903-32 schalten daraufhin in den stromführenden Zustand um, wodurch die Anschlüsse 903-40 und 903-42 von dem Binärwert "0" (OV) auf den Binärwert "1" (-0,5V) umschalten.

Gemäß Fig. 4b werden die logischen Pegelsignale über die Bestätigungsleitungen an die Schnittstelleneinheit SIU-100 angelegt. Die Signale setzen die verschiedenen Spannungsbestätigungs-Bitpositionen des Statusregisters 103-12 gemäß Fig. 8d auf den Binärwert "1". Das Bestätigungssignal mit dem logischen Pegel "1", das an der Vi-Bestätigungsleitung anliegt, versetzt die Auslöse-Steuerlogikschaltkreise 103-18 in die Lage, das System in Betrieb zu setzen. Das Bestätigungssignal mit dem logischen Pegel "1", das der Taktfreigabeleitung zugeführt wird, setzt die Taktschaltkreise in Betrieb, wodurch in diesem Zeitpunkt das System ausgelöst ist.

Die Bestätigungssignale mit dem Logikpegel "1", die an die V2- und V3~Bestätigungsleitungen angelegt werden setzen den Ausgang der UND-Gatter 801 bis 824 auf den Binärwert ^I!1". Die Spanmingsbestätigungssignale (PTB PWRC0NF100 bis PTKPWRC0NF100) rufen über die NAND/UND-Gatter eines jeden Moduls die Umschaltung ihrer Gruppen von OPI-Leitungen hervor. Hierdurch werden andererseits die Bitpositionen 9-23 des Konfigurationsregisters 103-15 gemäß Fig. 8a auf den Binärwert "1" umgeschaltet. Dies zeigt an, daß alle Module betriebsbereit sind und daher in dem System benutzt werden können.

Wie zuvor erwähnt, bestimmt der Inhalt der Bitpositionen 31-35, welches der Ein/Ausgabe-Prozessorpaare für den Betrieb freizugeben ist. Es sei angenommen, daß das Prozesserpaar 200-0 freigegeben worden ist. -Die Systemkonfiguration wird bei der ursprünglichen Urladung errichtet. Es sei darauf verwiesen, daß verschiedene Arten von Modulen des Systems doppelt vorhanden sind. Sinngemäß ist das System in der Lage, beim Auftritt eines Fehlers einschließlich eines Spannungsausfalles die Module zu rekonfigurieren und danach den Betrieb in einem rekonfigurierten Modus fortzusetzen. Es sei beispielsweise angenommen, daß die Spannungsversorgungseinheit 802 ausfällt. Wenn dies geschieht, so ruft die Einheit 802 unmittelbar den Verlust der Gleichspannung von 24V auf der Spannungsbestätigungsleitung hervor.

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Gemäß Fig- 4c ist ersichtlich, daß der optische Wandlerschaltkreis 903 den dem Anschluß 903-10 zugeführten Spannungspegel auf OV umschaltet. Hierdurch schaltet der Pegeldetektorschaltkreis 903-14 seinen Ausgang von -0,88V auf -3,1V um, wodurch der Transistor 903-30 gesperrt wird. Das Bestätigungssignal auf der Leitung V2 schaltet von dem Binärwert "1" (0,5V) auf den Binärwert "0" (OV) um. Dies führt zu einer Umschaltung der Bitposition 15 des Statusregisters 103-12 von dem Binärwert "1" auf den Binärwert "0", wodurch dem System signalisiert wird, daß die V2-Spannungsversorgungseinheit ausgefallen ist.

Gemäß Fig. 4b sperrt das an die V2-Bestätigungsleitung angelegte Signal von OV die UND-Gatter 801 bis 808. Hierdurch schalten andererseits die Spannungsbestätigungssignale PTBPWRC0NF100 bis PTRM1PWRCONF100.von dem Binärwert "1" auf den Binärwert "0" um.

Als Ergebnis ergibt sich ein entsprechender Wechsel des Zustandes der OPI-Leitungen, die den Modulen zugeordnet sind, die an die durch die V2-Spannungsversorgungseinheit 902 mit Spannung versorgten Anschlüsse angeschlossen sind. Dementsprechend schalten die Bitpositionen 10, 12, 14, 16, 20 und 22 des Registers 103-15 von dem Binärwert "1" auf den Binärwert "0" um.

Wie zuvor erläutert vergleichen im normalen Betrieb die SIU-Vergleichslogikschaltkreise 103-100 gemäß Fig. 3c die Zustände der verschiedenen Schnittstellenleitungen, die den Verarbeitungseinheiten G und H zugeordnet sind. Eine der Leitungsgruppen, die mit Gemischtleitungen bezeichnet sind, umfaßt die OPI-Leitungen einer jeden Verarbeitungseinheit. Demgemäß ruft die Zustandsänderung der OPI-Leitungen der Verarbeitungseinheit H über die Vergleichsschaltkreise 103-100 die Umschaltung der Bitpositionen 1 und 5 des Statusregisters 103-12 gemäß Fig. 8b auf den Binärwert "1" hervor. Dies führt- dazu, daß die Steuerschaltkreise 103-12 die internen Unterbrechungsschaltkreise 103-28 in die Lage versetzen, eine Unterbrechung mit dem Pegel 0 und vom Typ 5 an die Verarbeitungseinheit G zu erzeugen und die Verarbeitungseinheit H aus dem System zu dekonfigurieren.

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Beim Empfang des Unterbrechungssignals beginnt die Verarbeitungseinheit G mit der Bearbeitung eines RDEX-Befehls. Hierdurch wird eine PI-Leseanweisung mit dem Format gemäß Fig. Ic erzeugt, die aufgrund ihrer Codierung den Inhalt des Fehlerstatusregisters 103-12 liest. Beim Empfang des Inhalts des Registers 103-12 von der Schnittstelleneinheit SIÜ-100 stellt die Verarbeitungseinheit G schnell fest, daß der Fehlvergleich-Fehler durch den Ausfall der V2-Spannungsversorgungseinheit hervorgerufen wurde. Demgemäß teilt sie dem Betriebssystem den Ausfall mit, worauf die Bearbeitung unter Benutzung der betriebsfähigen Module in einem dekonfigurierten Modus fortgesetzt werden kann.

Es sei darauf verwiesen, daß im Gegensatz hierzu ein Ausfall der Spannungsversorgungseinheit 901 den weiteren Systembetrieb verhindert, da diese Einheit für den Betrieb der Schnittstelleneinheit SIU-IOO wesentlich ist. Bei einem solchen Ausfall schaltet daher der optisch gekoppelte Wandlerschaltkreis 901 die an die V1-Bestätigungsleitung und die Takt-Freigabeleitungen angelegten Signale von dem Binärwert "1" auf den Binärwert "0" um. Hierdurch wird der weitere Systembetrieb durch Sperren des Betriebs der System-Taktschaltkreise und der Auslöse-Steuerlogikschaltkreise 103-18 gesperrt. Ferner wird der Status der Bitposition 14 des Statusregisters 103-12 von dem Binärwert "1" auf den Binärwert "0" umgeschaltet. Dies zeigt dem Wartungspersonal die Ursache des Ausfalls an.

Ein Ausfall in einem der Spannungsversorgungseinheiten für die Zentralverarbeitungseinheit 700 ruft eine Folge von Ereignissen hervor, die den zuvor beschriebenen Ereignissen ähnlich sind. Dies bedeutet, daß ein Ausfall eine Umschaltung einer der Bitpositionen des Statusregisters 103-12 und des Konfigurationsregisters 103-15 von dem Binärwert "1" auf den Binärwert "0" hervorruft. Wenn die Zentralverarbeitungseinheit doppelt vorhanden ist, so ist die Schrittfolge zum Feststellen eines Span-

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nungsausfalles ähnlich derjenigen, wie sie in Zusammenhang
mit der Ein/Ausgabe—Verarbeitungseinheit G beschrieben wurde.

Aus Vorangegangenem wird ersichtlich, daß durch die vorliegende Erfindung ein zuverlässiges Spannungsuberwachungssystem geschaffen wird, das die Diagnose und die Aufdeckung von Ausfällen von Spannungsversorgungseinheiten erleichtert.

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Claims

HONEYWELL INFORMATION SYSTEMS INC.

Smith Street 2 0, Feb. 1978

Waltham, Mass., USA 5202653 Ge

Spannungsüberwachung in einem Datenverarbeitungssystem.

Patentansprüche:

DV-System mit mehreren Modulen, die aus mit niedrigem Logikpegel und hoher Geschwindigkeit arbeitenden Schaltkreisen aufgebaut sind, wobei sich die Schaltkreise auf einer Anzahl Platinen befinden und die Module umfassen: mehrere Verarbeitungseinheiten,

eine System-Schnittstelleneinheit mit mehreren Anschlüssen, wobei jeder Anschluß an verschiedene Module angeschlossen ist und die System-Schnittstelleneinheit aus mit niedriger Spannung arbeitenden Hochgeschwindigkeitsschaltkreisen aufgebaut ist, und

mehrere geregelte Spannungsversorgungseinheiten zur Speisung der Schaltkreise auf den verschiedenen Platinen, mit jeweils Mitteln zur Erzeugung eines anfänglichen Spannungsbestätigungssignals und eines Referenzpotentialsignals, und mit einem Spannungsüberwachungssystem, gekennzeichnet durch

mehrere optisch gekoppelte Trennschaltkreise mit jeweils einem Eingangsschaltkreis, dem das anfängliche Spannungsbestätigungssignal und Referenzpotentialsignal von einer der Spannungsversorgungseinheiten zugeführt wird, und einem mit dem Eingangsschaltkreis verbundenen Ausgangsschaltkreis, wobei der Trennschaitkreis das anfängliche Spannungsbestätigungssignal in ein störungsfreies gegen Masse isoliertes Spannungsbestätigungssignal mit niedrigem logischem Spannungspegel umwandelt,

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Hz/Ra

das mit den logischen Spannungspegeln und den Bezugspotentialen der mit hoher Geschwindigkeit und niedrigem Spannungspegel arbeitenden Schaltkreise kompatibel ist; mehrere Register in der System-Schnittstelleneinheit, wobei ein erstes Register an die optisch gekoppelten Trennschaltkreise angeschlossen ist und durch das Spannungsbetätigungssignal mit niedriger Spannung in die Lage versetzt wird, codierte Signale zu speichern, die den Überwachungsstatus der Spannungsversorgungseinheiten zur Bezugnahme durch eine der Verarbeitungseinheiten festlegen.
2. System nach Anspruch !,dadurch gekennzeichnet, daß das eine Register entsprechend der Anzahl der geregelten Spannungsversorgungseinheiten mehrere bistabile Bitpositionen aufweist, daß Schaltkreise jeder bistabilen Bitposition das Bestätigungssignal von Ausgangsschaltkreisen verschiedener optisch gekoppelter Trennschaltkreise zuführen, worauf jede bistabile Bitposition aufgrund des Spannungsbestätigungssignales von einem ersten in einen zweiten Zustand umschaltet, um den Überwachungsstatus einer bestimmten Spannungsversorgungseinheit festzulegen.
3. System nach Anspruch !,dadurch- gekennzeichnet, daß ein zweites Register an jeden der Module angeschlossen ist, welches mehrere bistabile Stufen zur Speicherung von codierten Signalen aufweist, welche Signale die zum Betrieb freigegebenen Module festlegen; und daß jeder der Module Logikeinrichtungen aufweist, die an das zweite Register angeschlossen sind, wobei den Logikeinrichtungen bestimmter Module ein Ausgangs~Bestätigungssignal mit niedriger Spannung zugeführt wird, welches die Spannungsbestätigung des an einem der Anschlüsse angeschlossenen Moduls anzeigt, und die Logikeinrichtung aufgrund des Bestätigungssignals das zweite Register in die Lage versetzt, in einer anderen Stufe einen den Betriebsstatus des zugeordneten Moduls festlegenden Signalhinweis zu speichern.

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4. System nach. Anspruch 3, dadurch gekennzeichnet, daß die System-Schnittstelleneinheit mehrere Logikgattereinrichtungen entsprechend der Anzahl der Anschlüsse umfaßt, wobei jede Logikgattereinrichtung an bestimmte optisch gekoppelte Trennschaltkreise angeschlossen ist und die Spannungsbestätigungssignale der angeschlossenen Trennschaltkreise kombiniert, um ein Ausgangs-Spannungsbestätigungssignal zu erzeugen, das den überwachten Spannungsstatus dieses Moduls anzeigt.
5. System nach Anspruch 4, dadurch gekennzeichnet, daß jede Logikgattereinrichtung ein UND-Gatter umfaßt,
6. System nach Anspruch 4, dadurch gekennzeichnet, daß die System-Schnittstelleneinheit Taktschaltkreise zur Erzeugung von Zeittaktsignalen aufweist, um den Betrieb der System-Schnittstelleneinheit zu gestatten, wobei ein vorbestimmter optisch gekoppelter Trennschaltkreis an die Taktschaltkreise angeschlossen ist und dieser Trennschaltkreis eine Einrichtung zur Erzeugung eines anderen Niedrigpegelsignals aufweist, um die Taktschaltkreise nur freizugeben, wenn dieses andere Niedrigpegelsignal sich in einem Zustand befindet, der anzeigt, daß die die System-Schnittstelleneinheit versorgende Spannungsversorgungseinheit richtig arbeitet.
7. System nach Anspruch 6,dadurch gekennzeichnet, daß die System-Schnittstelleneinheit ferner Unterbrechungslogikschaltkreise zur Erzeugung von Unterbrechungssignalen für die Verarbeitungseinheit beim Vorliegen vorbestimmter Ereignisse aufweisen, daß die optisch gekoppelten Trennschaltkreise ferner einen anderen optisch gekoppelten Trennschaltkreis umfassen, dem ein anfängliches Spannungsbestätigungssicnal und ein Bezugspotentialsignal von einer primären Spannungsquelle des Systems zugeführt wird, daß der Ausgangsschaltkreis dieses anderen Trennschaltkreises an die Unter-

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brechungslogikschaltkreise und das erste Register ein störungsfreies Spannungsbestätigungssignal mit niedrigem Spannungspegel anlegt, wodurch die Unterbrechungslogik-Schaltkreise und das erste Register in die Lage versetzt werden, ein Unterbrechungssignal zu erzeugen, das den Auftritt eines Primärspannungsausfalls anzeigt, sowie codierte Signale zu speichern, die den Überwachungsstatus der Primärspannungsquelle festlegen.
8. System nach Anspruch 6,dadurch gekennzeichnet, daß die Verarbeitungseinheiten eine Zentralverarbeitungseinheit umfassen, daß die Zentralverarbeitungseinheit zugeordnete Logikgattereinrichtungen aufweist zum Kombinieren der Spannungsbestätigungssignale vorbestimmter Trennschaltkreise, wobei die Trennschaltkreise an jene Spannungsversorgungseinheiten angeschlossen sind, die zur Spannungsversorgung der Zentralverarbeitungseinheit benutzt werden.
9. System nach Anspruch 6, dadurch gekennzeic hn e t , daß jede Logikeinrichtung ein UND-Gatter aufweist, wobei einem Eingang das Spannungsbestätigungssignal zur Kombination mit irgendwelchen anderen Signalen, die den Betriebszustand dieses Moduls verändern, zugeführt wird, daß das UND-Gatter Ausgangsanschlüsse zum Anlegen.eines Paares komplementärer Signale an das zweite Register aufweist, wodurch vorbestimmte Stufen des zweiten Registers in die Lage versetzt werden, den Signalhinweis zu speichern.
10. System nach Anspruch 4, dadurch gekennzeichnet, daß eine Anzahl der Module Modulpaare umfaßt, die identische Funktionen ausführen, wobei ein Modul durch eine unterschiedliche Kombination von Spannungsversorgungseinheiten mit Spannung versorgt wird; und

daß jede der Logikgattereinrichtungen an den Ausgangsschaltkreis vorbestimmter Trennschaltkreise angeschlossen ist, wobei die Trennschaltkreise entsprechend der unterschiedlichen Kombination an die Spannungsversorgungseinheiten angeschlossen

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•sind,, so daß automatisch jene Module gesperrt werden, die nicht richtig mit Spannung versorgt sind.
11. System nach Anspruch 1, dadurch gekennzeichnet, daß die mit hoher Geschwindigkeit und niedrigem Spannungspegel arbeitenden Schaltkreise CML-Schaltkreise sind, wobei der Eingangsschaltkreis eines jeden optisch gekoppelten Trennschaltkreises einen Stromerfassungsschaltkreis, einen Phototransistorschaltkreis und eine Pegeldetektor-Schaltkreis-Umschalteinrichtung aufweist, daß dem Stromerfassungschaltkreis das anfängliche Spannungsbestätigungssignal und das Referenzpotentialsignal von den verschiedenen Stromversorgungseinheiten zugeführt wird, daß der Phototransistorschaltkreis optisch mit dem Stromerfassungsschaltkreis gekoppelt ist und beim Erfassen einer vorbestimmten Stromrichtung von dem Stromerfassungsschaltkreis in die Lage versetzt wird, eine Ausgangsspannung mit einem vorbestimmten Wert zu liefern, und daß die Pegeldetektorschaltkreis-Umschalteinrichtung an den Phototransistorschaltkreis angeschlossen ist, wobei die Pegeldetektorschaitkreis-Umschalteinrichtung von einem ersten in einen zweiten Zustand umschaltet, um einen Zwischenspannungspegel an dem Ausgangsschaltkreis zu erzeugen, wenn festgestellt wird, daß der vorbestimmte Wert der Ausgangsspannung größer als eine vorgegebene Bezugsspannung ist.
12. System nach Anspruch 11,dadurch gekennzeichnet , daß das System Schaltkreise umfaßt, die an eine vorbestimmte geregelte Spannungsversorgungseinheit und an jeden Trennschaltkreis angeschlossen sind, wobei die Trennschaltkreise Spannungs- und Bezugspotentialeingänge von vorbestimmten geregelten Spannungsversorgungseinheiten liefern.

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13. System nach Anspruch 12, dadurch gekennzeichnet, daß die.vorbestimmte geregelte Spannungsversorgungseinheit der Einheit entspricht, die die System-Schnittstelleneinheit-Schaltkreisplatine mit Spannung versorgt, daß jeder Trennschaltkreis ferner ein Spannungsteiler-Widerstandsnetzwerk aufweist, dessen eines Ende an den Spannungsversorgungseingang und dessen anderes Ende an den Bezugspotentialeingang angeschlossen ist, um die vorbestimm-fce Bezugsspannung zu liefern.
14. System nach Anspruch 13, dadurch gekennzeichnet, daß der Ausgangsschaltkreis eine an den Spannungsversorgungseingang, den Bezugspotentialeingang und an den Ausgang des Pegeldetektor-Schaltkreises angeschlossene Ausgangstransistor-Schaltkreisstufe aufweist, die den Zwischenspannungspegel in ein Doppelpegel-Bestätigungssignal umwandelt, das mit den CML-Spannungspegeln und den Bezugspotentialen kompatibel ist.
15. System nach Anspruch 13, dadurch gekennzeichnet, daß die Pegeldetektor-Umschalt-Schaltkreiseinrichtung einen Rückkoppelungswiderstand aufweist, der mit einem Ende an das Spannungsteiler-Widerstandsnetzwerk und an den Ausgang der Pegeldetektor-ümschalt-Schaltkreiseinrichtung angeschlossen ist, um eine positive Rückkoppelungsspannung zum schnellen Umschalten der Pegeldetektcr-Umschalt-Schaltkreiseinrichtung ohne Oszillation hervorzurufen.
16. System nach Anspruch 14, dadurch gekennzeichnet , daß das System Taktschaltkreise zur Erzeugung von Zeittaktsignalen für die Betriebsfreigabe der System-Schnittstelleneinheit aufweist, daß der an die vorbestimmte geregelte Spannungsversorgungseinheit angeschlossene

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.Ausgangsschaltkreis des Trennschaltkreises eine andere Ausgangs-Transistor stufe aufweist, der die Versorgungsspannungs- und Referenzpdtentialeingänge zugeführt werden, wobei die andere Transistorstufe den Zwischenspannungspegel in Doppelpegel-Takt-Freigabesignale umwandelt, die mit den CML-Spannungspegeln und Referenzpotentialen kompatibel sind, und Einrichtungen angeordnet sind, die die andere Transistorstufe mit den Taktschaltkreisen verbinden, um diese nur zu betätigen, wenn die vorbestimmte Spannungsversorgungseinheit die richtige Spannung aufweist.
17. Datenverarbeitungssystem, gekennzeichnet durch

mehrere Module in CML-Logik auf einer Anzahl Schaltkreisplatinen, wobei die Module mehrere Verarbeitungseinheiten und jeder Modul eine Schnittstelleneinrichtung umfaßt; eine aus CML-Schaltkreisen auf einer anderen Schaltkreisplatine aufgebaute System-Schnittstelleneinheit, welche umfaßt: mehrere Schnittstellenanschlüsse, wobei jeder Anschluß an die Schnittstelleneinrichtung eines unterschiedlichen Moduls angeschlossene Logikgattereinrichtungen umfaßt; und mehrere Register, wobei ein erstes Register an die Schnittstelleneinrichtung eines jeden Anschlusses angeschlossen ist; mehrere geregelte Spannungsversorgungseinheiten für die CML-Schaltkreise der Schaltkreisplatinen, wobei jede Spannungsversorgungseinheit einen Regelschaltkreis zur Erzeugung eines Ausgangsspannungs-Bestätigungssignals und eines Referenzpotentialsignals aufweist, und diese Signale einen größeren Wert als die von den CML-Schaltkreisen benutzten logischen Doppelpegel-Spannungssignale aufweisen; zentrale Versorgungssteuerschaltkreise, die an die Regelschaltkreise einer jeden Spannungsversorgungseinheit angeschlossen sind und die die Ausgangsspannungs-Bestätigungssignale und Refernzpotentialsignale an die Module verteilen;

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mehrere optisch gekoppelte Trennschaltkreise zur Umwandlung der Ausgangsspannungs-Bestätigungssignale und der Referenzpotentialsignale in logische CML-Doppelpegelsignale, wobei die Zahl der Trennschaltkreise der Anzahl der geregelten Spannungsversorgungseinheiten entspricht, jeder Trennschaltkreis an die zentrale Versorgungssteuerschaltkreise angeschlossen ist und umfaßt:

einen Eingangs-Erfassungsschaltkreis, dem das Ausgangsspannungs-Bestätigungssignal und das Referenzpotentialsignal von verschiedenen geregelten Spannungsversorgungseinheiten zugeführt wird; und

einen an den Eingangsschaltkreis, das erste der Register und die Logikgattereinrichtung wenigstens eines der Anschlüsse angeschlossenen Ausgangsschaltkreis, der aufgrund der Ausgangsspannungs-Bestätigungssignale und der Referenzpotentialsignale ein störungsfreies gegen Masse isoliertes CML-Doppelpegel-Versorgungsbestätigungssignal an das erste Register und die Logikgattereinrichtung anlegt, wobei das erste Register ein codiertes Signal speichert, das den überwachten Zustand einer der Spannungsversorgungseinheiten festlegt und wobei die Logikgattereinrichtung eine der Schnittstelleneinrichtungen in die Lage versetzen, ein Versorgungsbestätigungs-Statussignal an den angeschlossenen Modul anzulegen, um den Versorgungsbestätigungs-Status aller für die Versorgung des Moduls erforderlichen Spannungsversorgungseinheiten anzuzeigen .

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