CH495633A - Halbleiteranordnung - Google Patents

Halbleiteranordnung

Info

Publication number
CH495633A
CH495633A CH887666A CH887666A CH495633A CH 495633 A CH495633 A CH 495633A CH 887666 A CH887666 A CH 887666A CH 887666 A CH887666 A CH 887666A CH 495633 A CH495633 A CH 495633A
Authority
CH
Switzerland
Prior art keywords
conductor
zones
field effect
gate electrode
semiconductor
Prior art date
Application number
CH887666A
Other languages
English (en)
Inventor
Jan Nienhuis Rijkert
Klein Thomas
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Publication of CH495633A publication Critical patent/CH495633A/de

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01Shaping pulses
    • H03K5/02Shaping pulses by amplifying
    • H03K5/023Shaping pulses by amplifying using field effect transistors
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B21MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
    • B21CMANUFACTURE OF METAL SHEETS, WIRE, RODS, TUBES, PROFILES OR LIKE SEMI-MANUFACTURED PRODUCTS OTHERWISE THAN BY ROLLING; AUXILIARY OPERATIONS USED IN CONNECTION WITH METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL
    • B21C23/00Extruding metal; Impact extrusion
    • B21C23/21Presses specially adapted for extruding metal
    • B21C23/211Press driving devices
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B21MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
    • B21CMANUFACTURE OF METAL SHEETS, WIRE, RODS, TUBES, PROFILES OR LIKE SEMI-MANUFACTURED PRODUCTS OTHERWISE THAN BY ROLLING; AUXILIARY OPERATIONS USED IN CONNECTION WITH METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL
    • B21C23/00Extruding metal; Impact extrusion
    • B21C23/32Lubrication of metal being extruded or of dies, or the like, e.g. physical state of lubricant, location where lubricant is applied
    • CCHEMISTRY; METALLURGY
    • C10PETROLEUM, GAS OR COKE INDUSTRIES; TECHNICAL GASES CONTAINING CARBON MONOXIDE; FUELS; LUBRICANTS; PEAT
    • C10MLUBRICATING COMPOSITIONS; USE OF CHEMICAL SUBSTANCES EITHER ALONE OR AS LUBRICATING INGREDIENTS IN A LUBRICATING COMPOSITION
    • C10M7/00Solid or semi-solid compositions essentially based on lubricating components other than mineral lubricating oils or fatty oils and their use as lubricants; Use as lubricants of single solid or semi-solid substances
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34DC amplifiers in which all stages are DC-coupled
    • H03F3/343DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/347DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/0123Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/02Manufacture or treatment characterised by using material-based technologies
    • H10D84/03Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/641Combinations of only vertical BJTs
    • H10D84/642Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85Complementary IGFETs, e.g. CMOS
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302Non-deposition formation processes
    • H10P14/6304Formation by oxidation, e.g. oxidation of the substrate
    • H10P14/6306Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
    • H10P14/6308Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
    • H10P14/6309Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors of silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302Non-deposition formation processes
    • H10P14/6322Formation by thermal treatments
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01Manufacture or treatment
    • H10W10/031Manufacture or treatment of isolation regions comprising PN junctions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/30Isolation regions comprising PN junctions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W15/00Highly-doped buried regions of integrated devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W15/00Highly-doped buried regions of integrated devices
    • H10W15/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00Interconnections in chips, wafers or substrates
    • H10W20/40Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00Interconnections in chips, wafers or substrates
    • H10W20/40Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/497Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/40Encapsulations, e.g. protective coatings characterised by their materials
    • H10W74/43Encapsulations, e.g. protective coatings characterised by their materials comprising oxides, nitrides or carbides, e.g. ceramics or glasses
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/682Shapes or dispositions thereof comprising holes having chips therein
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/037Diffusion-deposition
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/049Equivalence and options
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/05Etch and refill
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/053Field effect transistors fets
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/06Gettering
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/062Gold diffusion
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S2/00Apparel
    • Y10S2/908Guard or protector having a hook-loop type fastener
    • Y10S2/909Head protector, e.g. helmet, goggles

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Oil, Petroleum & Natural Gas (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description


  
 



  Halbleiteranordnung
Die Erfindung betrifft eine   Halbleiberanordnung,    die einen Halbleiterkörper mit einem Teil von einem Leitungstyp enthält, in dem zwei nebeneinander liegende und zu verschiedenen Halbleiterschaltungselementen gehörende Zonen vom zum Leitungstyp des genannten Teil es   entgegengesetzten    Leitungstyp vorhanden sind, während ein zu einer Leiteranordnung gehörender Leiter auf   einer      wenigstens    eine Seite des   Halbleiterkörpers    und die beiden Zonen   bedeckenden    Isolierschicht angebracht ist.



   Es hat sich herausgestellt, dass die lelektrischen Eigenschaften bekannter Halbleiteranordnungen dieser Art nicht immer zufriedenstellend sind. Die Erfindung beruht unter anderem auf der Erkenntnis, dass   dies    in vielen Fällen der Tatsache zuzuschreiben ist, dass im Betrieb der Anordnung zwischen dem Leiter und dem Teil vom einen Leitungstyp eine Potentialdifferenz auftritt, wobei in diesem Teil ein an die Isolationsschicht   grenzender    leitender Kanal vom   entgagengesetzten    Leitungstyp induziert wird, Ider die beiden erwähnten Zonen verbindet und zwischen denselben einen   elektrischen    Ableitweg bildet.



   Der ungünstige Einfluss des Ableitweges lässt sich dadurch verringern, dass die beiden Zonen weiter voneinander entfernt angeordnet werden. Die Erfindung beruht jedoch auch   auf ruder    Erkenntnis, dass der ungünstige Einfluss des Ableitweges lauch bei sehr nahe beieinander liegenden Zonen völlig beseitigt werden kann, was einen kompakten Aufbau der Anordnung ermöglicht.



   Die   Haibleiteranordnung    nach der Erfindung zeichnet sich   dadurch    aus, Idass der Leiter ein in erwähntem Teil liegendes hochdotiertes Gebiet mit niedrigerem spezifischem Widerstand als der dieses Teiles und vom gleichen Leitungstyp wie dieser kreuzt, um beim Betrieb der Anordnung ,das Auftreten reines die beiden Zonen verbindenden induzierten Kanals unter dem Leiter zu verhindern.



   Das   Gebiet    mit niedrigerem spezifischem Widerstand vom   gleichen    Leitungstyp wie der Teil vom einen Leitungstyp hat   eine    höhere Konzentration an Mehrheitsladungsträgern als dieser Teil, wodurch zum Induzieren eines Ableitweges in diesem Gebiet eine grössere Poten   tialqdiffierenz    zwischen dem Leiter und dem Teil vom einen Leitungstyp erforderlich ist als zum Induziieren eines   Ableitweges    in diesem Teil selbst. Das Gebiet kann den Ableitweg somit unterbrechen.

  Durch Versuche lässt sich leicht   ermitteln    welche Konzentration an   Mehrheitsiadungsträgern    das Gebiet zuminest aufweisen muss, um bei den zu   erwartenden    Potentialdifferenzen das Auftreten eines induzierten Ableitweges in diesem Gebiet zu verhindern. Es hat sich herausgestellt, dass ein Gebiet, das z. B. durch eine Diffusionsbehandlung erzeugt ist, die zur Herstellung einer Emitterzone einer Transistorstruktur üblich ist, in praktisch allen vorkommenden Fällen den Ableitweg unterbrechen kann. Da der Ableitweg durch das Gebiet mit niedrigerem spezifischen Widerstand unterbrochen wird, können die Zonen vom   entgagengesetzten    Leitungstyp und das Gebiet dicht nebeneinander angeordnet werden, was einen kompakten Aufbau ermöglicht.



   Bei Anordnungen mit   mindesbens    zwei auf der isoliegenden Schicht angebrachten Leitern, die einen Ableitweg induzieren können, kann es zweckmässig sein, dass diese Leiter das gleiche Gebiet mit niedrigerem spezifischem Widerstand kneuzen.



   Vorzugsweise erstreckt sich das hochdotierte Gebiet mit niedrigerem spezifischem Widerstand nur in der Umgebung des bzw. der das Gebiet kneuzenden Leiter, d. h.



  dass dieses Gebiet höchstens einigemal so breit ist wie ein Leiter.



   Eine   grössere    Ausdehnung des Gebietes würde eine unnötige   Raumverschwendung    bedeuten. Für eine gute Unterbrechung des Ableitweges muss das Gebiet sich selbstverständlich mindestens über praktisch die volle   Breiteteines    kreuzenden Leiters erstrecken.



   Es dürfte   einleuchten,    dass die Erfindung besonders nützlich ist bei   Verwendung    dünner Isolationsschichten, z. B. mit einer Dicke von weniger als 0,5   ,u.    Diinne Isolationsschichten werden häufig bei   zusammengesetzen      Halbleitervorrichtungen angewandt, die einen Feldeffekttransistor vom Typ mit isolierter Torelektrode, z. B. als MOS- oder MNS-Transistor ausgebildet, enthalten. Bei solchen Feldeffekttransistoren ist es gerade die Absicht, mit Hilfe der auf einer Isolationsschicht liegenden, aus einem Metall bestehenden Torelektrode durch Induktion einen Stromweg im Halbleiterkörper zwischen einer   Zuleitungselektrode    und einer Ableitungselektrode zu erzeugen und/oder zu modulieren.



  Wenn die Torelektrode mit einem weiteren Schaltelement verbunden ist, kann dabei zwischen der Zuleitungs- und/oder Ableitungselektrode und   dlem    weiteren Schaltelement ein unerwünschter   Ableitungsweg    induziert werden. Dies ist besonders dann der Fall, wenn die Torelektrode mit einer   Schutzdiode    verbunden ist.

  Deshalb bildet bei einer besonders wichtigen Ausführungsform der Halbleitervorrichtung nach   der    Erfindung ein das Gebiet mie niedrigerem spezifischen Widerstand kreuzender Leiter die Torelektrode eines Feldeffekttransistors vom Typ mit isolierter Torelektrode, während eine der beiden Zonen vom   entgegengesetzten    Leitungstyp zu diesem   Feldleffekttransistor    gehört und die andere der beiden Zonen durch eine Öffnung in der Isolierschicht mit dem Leiter verbunden ist und zusammen mit dem Teil vom einen Leitungstyp eine Schutzdiode bildet, die die Isolationsschicht unter der Torelektrode im Betrieb vor Durchschlag schützt.



   Die eine Zone vom   Sentgag!engesetzten    Leitungstyp bildet die Zuleitungs- oder   Abieitungselektrode    des Feld   effakttransistors.    Es ist   einleuchtend,      dass    im Betrieb die Potential differenz über der Diode die gleiche ist wie die über der Isolationsschicht und dass die   Potentlaldiffe-    renz, bei   wider    die Diode in einen   gufleitenden    Zustand kommt, kleiner als die Potentialdifferenz, bei der die Isolierschicht durchschlägt, sein muss.



   Der Flächeninhalt   des      pn-tSberganges      dler    Schutzdiode ist vorzugsweise kleiner als ,der   Flächeninhalt    des Leiters, der die Torelektrode bildet.



     Ausführungsbeispieie    der Erfindung   sind    in den Zeichnungen dargestellt und werden im folgenden näher   b¯schrieben.    Es zeigen:
Fig. 1 in der Draufsicht   schematisch    ,ein Ausführungsbeispiel der Halbleiteranordnung nach der Erfindung,
Fig. 2 schematisch einen längs der Linie   (II,    II) dler in Fig. 1 geführten Schnitt durch diese   H albleiteranord-    nung,
Fig. 3 schematisch eine Schaltung, welche die Anordnung nach den Fig. 1 und 2 umfasst,
Fig. 4 schematisch   eine    Schaltung mit   zwlei    Transistoren,
Fig. 5 schematisch in der Draufsicht ein zweites Ausführungsbeispiel der Halbleiteranordnung nach der Erfindung,
Fig. 6 schematisch einen längs der Linie (VI, VI) der in Fig.

   5 geführten Schnitt durch diese   Halbleiteranord-    nung,
Fig. 7 stellt einen Querschnitt längs der Linie (I,   I)    in   Filz.    8 dar,
Fig. 8 eine Draufsicht und
Fig. 9 ein Schaltbild ,einer dritten Ausführungsform der Halbleiteranordnung nach der   Erfindung.   



   Die Halbleiteranordnung nach den Fig. 1 und 2 ent hält   einen    Halbleiterkörper 1 mit einem Teil 2 vom einen
Leitungstyp, in dem zwei nebeneinander liegende und zu verschiedenen Halbleiterschaltelementen gehörende
Zonen 3 und 4 vom   entgegengesetzten    Leitungstyp vorhanden sind, während ein Leiter 7, der auf einer wenigstens eine Seite des   Halbleiterkörpers    1 und die beiden Zonen 3 und 4 bedeckenden isolierenden Schicht 15 angebracht ist, sich wenigstens bis   mwdie    unmittelbare Nähde der beiden Zonen 3 und 4, im vorliegenden Aus   führungsbeispiel    über die Zonen 3 und 4, erstreckt.



   Es sei bemerkt, dass in Fig. 1 unter der Isolationsschicht 15 liegende Zonen mit unterbrochenen Linien   angegeben smd.   



   Der Leiter 7 kreuzt ein im Teil 2 liegendes Gebiet 6 mit   niedrigerem    spezifischem Widerstand als der Teil 2 und vom gleichen Leitungstyp wie   Idieser.    Hierdurch wird im   Betrieb    der Vorrichtung und dem Leiter 7 das Auftreten eines die beiden Zonen 3 und 4 verbindenden induzierten Kanals vom entgegengesetzten Leitungstyp vermieden,   wile    nachstehend näher erläutert wird.



   Das Gebiet 6 erstreckt sich nur in   dler    Umgebung des das Gebiet 6 kreuzenden Leiters 7. Bei einer grösseren Ausdehnung des Gebietes 6 würde es bloss unnötig viel Platz beanspruchen.



   Beim vorliegenden   Ausführungsbeispiel    bildet der das Gebiet 6 mit niedrigerem spezifischem Widerstand kreuzende Leiter 7   Idie    Torelektrode   leines    Feldeffekttransistors vom Typ mit isolierter Torelektrode, während von den beiden Zonen 3 und 4 vom   engagenge-    setzten Leitungstyp die Zone 4 zum   Feldeffekttransistor    gehört. Die Zone 3 ist durch eine Öffnung 12 in der Isolationsschicht 15 hindurch   mitldem    Leiter 7 verbunden und bildet zusammen mit dem Teil 2 vom einen Leitungstyp eine   Schutzdiode    mit   dem      pn-Übergang    16, die die Isolationsschicht 15   unter,der    Torelektrode 7 im Betrieb vor Durchschlag schützt.



   Die Zone 4 bildet   die    Zuleitungselektrode des Feldeffekttransistors, während ,die Zone 5 die   Ableitungs-      elektrode    bildet. Die Zonen 4 und 5 bilden in Fig. 1 ein kammartiges verzahntes Muster. Der Leiter 8 ist durch die Öffnung in der Isolationsschicht 15 hindurch mit der Zone 4 und der Leiter 9 durch die Öffnung 11 in der   Isolationsschicht    15 hindurch mit der Zone 5 verbunden.



   Die Anordnung nach den Fig. 1 und 2 ist wie folgt herstellbar:
Es wird von einem   n-leitenden    Siliziumkörper 1 aus gegangen, der Abmessungen von etwa 200 X 200 X 120   ,    und einen spezifischen Widerstand von z. B.   aetwa    2 bis 5 Q. cm aufweist.



   Auf eine in der Halbleitertechnik übliche Weise wird ,der Körper 1 mit   zeiger      maskierenden    Schicht aus z. B.



     Siiiziumoxyd    oder Siliziumnitrid überzogen, in der ebenfalls auf eine in   Ider    Halbleitertechnik übliche Weise, z. B. mit Hilfe leines   photohärtenden    Lackes und eines Ätzmittels, Öffnungen angebracht werden,   die    den   anzu-    bringenden p-leitenden Zonen 3, 4 und 5 entsprechen.



  Dadurch, dass auf leine übliche Weise ein   p-Alivator,    z. B. Bor, durch die Öffnungen in den Körper 1 eindiffundiert wird, lassen sich die Zonen 3, 4 und 5 bilden.

 

  Beim vorliegenden Ausführungsbeispiel haben die Zonen 3, 4 und 5 eine Dicke von etwa 4   u    und einen Schichtwiderstand von etwa 180 Ohm pro Quadrat. In der Draufsicht nach Fig. 1 hat die Zone 3 Abmessungen von etwa 30X80   it,    während die Finger der   interdiglta-    len Zonen 4 und 5 leine Länge von etwa 120   Ec,    eine Breite von   etwa    14   und einen    Abstand   voneinander    von etwa 8   u    aufweisen.



   Die Öffnungen in der maskierenden Schicht werden auf eine übliche Weise wieder gedichtet, wonach eine andere Öffnung in der maskierenden Schicht angebracht und ein n-Aktivator, z. B. Phosphor, durch diese Öff  nung in den Halbleiterkörper 1 eindiffundiert wird, um das Gebiet 6 mit niedrigerem spezifischen Widerstand herzustellen. Das   n-leitende    Gebiet 6 hat Abmessungen von etwa   16X100X3,u    und einen Schichtwiderstand von etwa 1,5 Ohm pro Quadrat.



   Dann wird die maskierende Schicht völlig entfernt und eine saubere isolierende Schicht 15, z. B. aus 0,2   u    dickem Siliziumoxyd, angebracht. Mit Hilfe eines photohärtenden Lackes und eines Ätzmittels werden die Öffnungen 10, 11 und 12 in der Schicht 15 angebracht, wonach das Ganze durch Aufdampfen im Vakuum mit einer etwa 0,5   u    dicken Aluminiumschicht überzogen wird. Durch eine übliche   selektive    Ätzung wird das Aluminium teilweise lentfernt, wobei die Leiter 7, 8 und 9 zurückbleiben.



   Der Halbleiterkörper wird auf eine übliche Weise auf einem Metallträger 20 befestigt, z. B. durch Löten und/oder Legieren.



   Anschlussleiter können mit   zudem    Träger 20 und den Leitern 7, 8 und 9 verbunden werden.



   Fig. 3 zeigt ein Schaltbild einer Schaltungsanordnung zur Verstärkung   elektrischer      Signale,    die eine zusammengesetzte   Hallieitervorrichtung    nach den Fig. 1 und 2 enthält, wobei   Ider    n-leitende Teil 2 und der das Gebiet 6 mit niedrigerem spezifischem   Widerstand    kreuzende Leiter 7 wenigstens zeitweilig an Potentiale gelegt werden, bei denen infolge Ider Potentialdifferenz zwischen dem Teil 2 und dem Leiter 7 im Teil 2 Mehrheitsladungsträger die Neigung haben, sich vom   Leiter    7 wegzubewegen, und Minderheitsladungsträger die Neigung haben, sich zum Leiter 7   hinzubewegen.   



   Der innerhalb der unterbrochenen Linie in Fig. 3 dargestellte Teil der Schaltungsanordnung mit dem Feldeffekttransistor F und der Schutzdiode D ist der Teil der Schaltung, der in der Vorrichtung nach den Fig. 1 und 2 integriert ist. Entsprechende Leiter sind in Fig. 1, 2 und
Die Leiter 20 und 8 und, über diese Leiter, der Teil 2 und   Idie    Zone 4 (die   Zuieitungselektrode      Ides    Feldeffekttransistors) sind geerdet und mit der   Pluskiemme    einer Batterie verbunden, mit   Ider    auch die Spannungsteiler R2 von etwa 1 Megohm verbunden ist.

  Die Minusklemme (etwa -20 V) der Batterie ist unmittelbar mit dem   Spannungsteiler      R2    sowie über einen Widerstand   Rt    von etwa 50 kOhm mit   zudem    Leiter 9 und über diesen mit der Ableitungselektrode 5 des Feldeffekttransistors verbunden. Der Leiter 7, der die Torelektrode des Feldeffekttransistors bildet und mit der Diode D (3, 16, 2) verbunden ist, liegt über den Spannungsteiler R2 an einer gewünschten nagtiven Vorspannung. Die Torelektrode 7 und die Ableitungselektrode 5 sind somit gegenüber der   Zuieitungselektrode    4 und dem Teil 2 negativ vorgespannt, wobei die Diode D in der Sperrichtung vorgespannt ist.



   Infolge   dler      Potentiaidifferenz    zwischen der Torelektrode 7 und dem   n-leitenden    Teil 2 werden im Teil 2 die negativ geladenen Mehrheitsladungsträger des Leiters 7 abgestossen und die positive geladenen Minderheitsla dungsträger angezogen. Hierdurch entsteht angrenzend an die Isolationsschicht 15 zwischen den   p-ieitenden    Zonen 4 und 5 ein p-leitender Kanal, durch den zwischen der   Zuieitungseiektrode    4 mit dem Leiter 8 und der Ab    leitungselektrode    5 mit dem Leiter 9 ein Strom fliessen kann. Die Grösse dieses Stromes hängt u. a. von der Po    tentiaidiffereuz    zwischen der Torelektrode 7 und dem
Teil 2 mit dem Leiter 20 ab.



   Die zu verstärkenden Eingangssignale werden den
Klemmen P und Q zugeführt und modulieren die Po   tentiaidifferenz    zwischen der Torelektrode 7 und dem Teil 2 mit dem Leiter 20. Hierdurch wird der Strom zwischen den Leitern 8 und 9 moduliert. Die Ausgangssignale werden den Klemmen R und S ,entnommen. Es handelt sich hierbei somit um   Idie    normale Verwendung eines Feldeffekttransistors.



   Die Schutzdiode D (3, 16, 2) ist parallel zur Kapazität, die durch die Torelektrode 7, die Isolationsschicht 15 und den Teil 2 gebildet wird, geschaltet und so bemessen, dass bei zunehmender Potentialdifferenz zwischen der Torelektrode 7 und dem Teil 2 die Diode D in einen gut leitenden Zustand kommt, bevor Potentialdifferenzen erreicht werden, bei denen die Isolationsschicht 15   ldurchgeschl gen    würde.



   Beim Fehlen   des    Gebietes 6 entsteht offensichtlich nicht nur zwischen den Zonen 4 und 5, sondern auch   zwischen    den Zonen 3 und 4 ein leitender   induzierter    Kanal,   so dass    die Zonen 3 und 4 in unerwünschter   Weise durch einen    Ableitweg miteinander verbunden werden. Das erfindungsgemäss vorgesehene niederohmige Gebiet 6 unterbricht jedoch diesen Ableitweg.



   Das Gebiet 6 hat den gleichen Leitungstyp wie der Teil 2, aber einen niedrigeren   spezifischen    Widerstand und somit eine höhere Konzentration an Mehrheitsladungsträgern, wodurch zur Induzierung eines p-leitenden Kanals im Gebiet 6   Igrössere    Potentialdifferenzen er   forderlich sind Sals    zur Induzierung eines   p-leitenden    Kanals im Teil 2. Bei den im Betrieb möglichen und durch   die    Diode D   begrenzten      Potentialdifferenzen    zwischen dem Leiter 7 und dem Teil 2 kann im Gebiet kein   p-leitender    Kanal induziert werden, so dass das Gebiet 6 die Entstehung eines Ableitweges zwischen den Zonen 3 und 4   verhindert.   



   Ein Transistorverstärker vom   Darlingtontyp    enthält üblicherweise zwei Transistoren   T1    und T2, die auf die in Fig. 4 schematisch   dargestellte    Weise miteinander verbunden sind. Der Emitter   E1    des Transistors   T1    ist unmittelbar mit der Basis B2   des    Transistors T2 verbunden, während der Kollektor   Cl    unmittelbar mit dem Kollektor C2 verbunden ist. Über die Anschlussleiter 32, 33 und 34, die mit der Basis   Bt    des Transistors   Tt,    mit den   Kallektoren      Ct    und C2 bzw.

   mit dem Emitter E2 des Transistors T2 verbunden sind, können die Transistoren   T1    und T2 mit weiteren Teilen   Ider    Schaltung verbunden werden.



   Die Tansistoren   T1    und T2 können in einem gemeinsamen Halbleiterkörper 30   integriert    sein, wie die Fig. 5 und 6 schematisch   dlarstellien.    Die Transistoren können auf   eine    übliche Weise im gemeinsamen Halbleiterkörper 30, der z.B. aus n-leitendem Silizium besteht, angebracht sein. Die   p-leitenden    Basiszonen 35 und 36 können durch Diffusion eines p-Aktivators, z. B. Bor, und die n-leitenden   Emitberzonen    37 und 38 durch Diffusion eines n-Aktivators, z. B. Phosphor, erzeugt sein. Der nleitende Teil 31 des   Halbieiterkörpers    30   bildet    den gemeinsamen Kollektor der Transistoren   T1    und T2.

 

   Auf dem Halbleiterkörper 30 ist eine isolierende Schicht 40   angebracht,    in der   Offnungen    41, 42, 43 und 44 gemacht sind, um Kontakte mit den Zonen 35, 36, 37 und 38 herzustellen. Auf der Isolationsschicht 40 sind ein Leiter 32,   der    durch die Öffnung 41 mit der Zone 35 Kontakt macht, ein Leiter 34, der durch die Öffnung 44 mit der Zone 38 Kontakt macht, sowie ein Leiter 48 angebracht, der durch die Öffnung 43 mit der Zone 37 und durch die Öffnung 42 mit der Zone 36 Kontakt macht.  



   Der Halbleiterkörper 30 ist auf eine übliche Weise durch Löten und/oder Legieren an einem Metallträger 33 befestigt.



   Mit der zusammengesetzten Halbleitervorrichtung nach den Fig. 5 und 6 können über die Anschlussleiter 32, 33 und 34 elektrische Verbindungen hergestellt werden. Entsprechende Anschlussleiter sind in den Fig. 4, 5 und 6 mit den gleichen Bezugsziffern bezeichnet.



   Es sei bemerkt, dass in Fig. 5 unter der   IsoTations-    schicht 40 liegende Zonen durch unterbrochene Linien   angegeben    sind.



   Im normalen Betrieb der zusammengesetzten Halbleitervorrichtung nach den Fig. 5 und 6 werden die pn Übergänge zwischen den Basiszonen 35 und 36 und der Kollektorzone 31 in der Sperrichtung vorgespannt, während die   pn-Übergänge    zwischen den   Emitterzonen    37 und 38 und den Basiszonen 35 bzw. 36 in der Vorwärtsrichtung vorgespannt sind.   Pfeil    die Transistoren   T1    und T2 beim vorliegenden Ausführungsbeispiel npn-Transistoren sind, bedeutet dies, dass der Leiter 48 ein negatives Potential gegenüber   Idem      n-leitenden    Teil 31 hat, wodurch zwischen den   p-ieitenden    Zonen 35 und 36 durch Induktion ein an die Isolationsschicht 40 ;

  ;angrenzender   p-leitender    Kanal entstehen kann, durch den ein Ableitstrom zwischen den Zonen 35 und 36   fliessen    kann.



   Das   n-leitende    Gebiet 50 hat einen niedrigeren spezifischen Widerstand als   dler      n-ieitende    Teil 31, der durch den Leiter 48 gekreuzt wird. Hierdurch wird, ähnlich wie beim vorangehenden Ausführungsbeispiel erläutert, der   induzien.e    Ableitweg zwischen den beiden   p-lciten-    den Zonen 35 und 36   unterbrochen.   



   Das   n-leitendle    Gebiet kann gleichzeitig mit den   Emitterzonen    37 und 38 und auf die gleiche   Weisle    wie diese durch Diffusion eines   n-Aktivators,    z. B. Phosphor, erzeugt sein. Das Gebiet 50 hat dabei eine   Kon-    zentration an Mehrheitsladungsträgern, die   derjtenigen    der Emitterzonen der Transistoren entspricht, und solche Konzentrationen sind gross genug, um bei in der Praxis auftretenden   Potentialdifferenzen    zwischen dem Leiter 48 und dem Teil 31 zu gewährleisten, dass das Gebiet 50 den Ableitweg unterbricht.



   Ein Ausführungsbeispiel betrifft eine Vorrichtung mit einem n-p-n- und einem   p-n-p-Feldeffekttransistor    mit isolierter Torelektrode, und ein Verfahren zur Herstellung dieser Vorrichtung wird nachstehend beschrieben anhand der Fig. 7 und 8.



   Ein Körper aus p-Typ Silizium mit   leinem    spezifischen Widerstand von 5 Ohm. cm in Form einer Platte mit einem Querschnitt von z. B. 2 cm wird zu einer Dicke von z. B. 300   u    geläppt und z. B.   dadurch    Ätzung poliert, so dass eine reine Kristallstruktur und eine plane Spiegeloberfläche auf einer der Hauptflächen erhalten werden. Aus einem solchen Körper lassen sich leicht 100 Paare von   Feld effekttransistoren    mit isolierten Torelektroden herstellen. Einfachheitshalber beschränkt sich die nachfolgende Beschreibung auf die Herstellung von nur einem Paar von Transistoren.



   Eine Oxydschicht wird auf dem Körper z. B. durch Erhitzung des Körpers in nassem Sauerstoff, der bei 98  C mit Wasserdampf gesättigt ist, während einer Stunde bei   1000 0C,    !erzeugt. Eine photoempfindliche   Maslsierungsschicht    wird auf der Oxydschicht angebracht und derart belichtet, dass ein Gebiet von etwa 100   ,z    X 130   ,cs    vor der einfallenden Strahlung abgeschirmt wird. Die nicht belichteten Teile Ider Maskierung werden in einem Entwickler entfernt. Geeignete Maskierungsmaterialien sind bekannt und käuflich erhältlich. In bestimmten Fällen kann die verbleibende belichtete   Maskierungsschicht    durch Backen erhärtet werden.



   Die Oxydschicht wird über ein Gebiet entfernt, das dem abgeschirmten Gebiet entspricht, z.B. durch   Ät-    zung. Ein geeignetes   Ätzmittel    wird dadurch erhalten,   .dlass    ein Gewichtsteil   Ammoniumfluorid    4 Gewichtsteilen Wasser zugesetzt wird, denen 3 Volumenprozent   40 0/o    Fluorwasserstoffsäure zugesetzt wird. Danach wird mittels eines langsam wirkenden Siliciumätzmittels, die Ätzgeschwindigkeit beträgt vorzugsweise 6   ,cl/min,    eine Höhlung mit einer Tiefe von 12   y    in dem Körper angebracht.

  Ein geeignetes   Ätzmittel    besteht aus 10 Vo   lumenteilen    40   O/o    Fluorwasserstoffsäure und 90 Volu   menteilen    70   O/o    Salpetersäure.



   Eine n+Zone wird Idarauf in der Höhlung durch die Diffusion von Phosphor in die Wände untergebracht.



  Der restliche Teil   indes    Körpers wird vor der Einwirkung ,des Phosphors mittels einer Oxydschicht abgeschirmt.



  Die Phosphordiffusion erfolgt dadurch, dass Stickstoff mit einer Geschwindigkeit von 20 cm3/min durch Phosphoroxychlorid bei   15  C    durchgeleitet und Stickstoff mit einer   Geschwindigkeit    von 200 cm3/min dem   erhal-      beinen    Gasgemisch zugesetzt wird, wonach das Ganze über   Iden    Halbleiterkörper   Igeleibet      wird.    Bei der Diffusion wird der Körper auf 1050    C    während 30 Minuten erhitzt.



   Der verbleibende Teil der Oxydschicht wird darauf durch Ätzung entfernt.



   Die Tiefe der Höhlung wird durch Messung geprüft.



  Die Oberfläche   des    Körpers wird zum epitaxialen Anwachs vorbereitet.



     Dies    kann durch Entfättung in Trichloräthylen, Kochen in 70   O/o      Salpetersäure,    Entfernen der erhaltenen Oxydschicht mittels   Fluorwasserstoffdampf    und Waschen in destilliertem und   entionisiertem    Wasser lerfolgen.



   Der so   vorbiereitete    Körper wird in einen Ofen gebracht und mit einer n-Typ epitaxialen Schicht versehen, welche die Höhlung nahezu vollkommen ausfüllen kann. Die Aussenfläche   derrepitaxialen    Schicht entspricht den Konturen der Körperoberfläche. Das epitaxiale Aufwachsen kann durch Erhitzung des Körpers auf eine Temperatur von 1250   "C    mittels   Hochfrequenz-    erhitzung in einem Ofen in einer Atmosphäre sehr reinen Wasserstoffes erhalten werden. Siliciumtetrachlorid und ,eine kleine Menge Phosphortrichlorid werden in die Atmosphäre im Ofen   leingeführt,    so Idass durch die Reaktion mit dem Wasserstoff eine Phosphor-dotierte, epitaxiale   Siliciumschlcht    erhalten wird, deren spezifischer Widerstand 2 Ohm. cm beträgt.



   Nach   Idem    epitaxialen Aufwachsen wird der Körper aus dem Ofen entfernt und poliert, bis die Oberfläche glatt ist und der Umfang des   p-n-tJberganges    am Ort der Höhlung   dadurch    Ätzung mit einem geeigneten   Ätz-    mittel sichtbar wird. Die etwaige Anbringung der   Schicht    macht den p-n-Übergang leichter sichtbar.

 

   Nach   Idem    Entfetten und Kochen in 70   O/o    Salpetersäure wird wieder   eine    Oxydschicht auf   dem    Körper vor   ssgesehen.    Die Oxydschicht wird in zwei kleinen Gebieten zum Eindiffundieren von Bor in das   epitaxiale    n-Typ Material entfernt.



   Die kleinen  Fenster  sind zueinander parallele Rechtecke von 20   c    X 120   u    in einem Abstand von 15    p    voneinander. Die Bordiffusion   ierfolgt    durch   Dberlei-    tung einer Stickstoffströmung über eine Menge Bornitrid, erhitzt auf 1050   OC,    wonach man ,die erhaltene   Gasströmung über den auf   1050 0C    erhitzten Körper   fliessen    lässt. Innerhalb 10 Minuten erhält man eine hinreichende Diffusionstiefe von   1 .   



   Die Fenster werden durch Aufwachsen von Oxyd wieder geschlossen, und zwei kleine parallele Fenster von 40   ,um20      u    in einem Abstand von 15   ,ce    voneinander werden in der Oxydschicht angebracht zur Diffusion von Phosphor in den p-Typ Ausgangskörper. Das Phosphor wird auf die vorstehend beschriebene Weise eindiffundiert. Eine hinreichende Tiefe von 1   ,u    wird bei der n-Typ-Diffusion erzielt, wenn der Körper auf 1000   OC    während 15 Minuten erhitzt wird.



   Der verbleibende Teil   der    Oxydschicht wird durch Ätzung entfernt, und es wird eine neue Oxydschicht durch Erhitzung des Körpers in   leiner    Atmosphäre trokkenen Sauerstoffes bei   1200 0C    vorgesehen. Die Oxydschicht kann leine Dicke von 1000 bis 2000   Ä    haben, indem während 15 Minuten bzw. einer Stunde erhitzt wird.



   In der Oxydschicht werden Fenster zum Anbringen von Kontakten auf den diffundierten n-Typ und p-Typ Zonen auf dem p-Typ-Körper und auf dem epitaxial abgelagerten n-Typ-Material vorgesehen. Der obenerwähnte Anwachs und die Diffusion erfolgen auf einer Seite ,der Platte.



   Die Oxydschicht wird auch von der anderen Seite der Platte entfernt.



   Nach der   Reinigung der    Oberfläche, z. B. durch Tauchen des Körpers in   Cein    Ätzmittel aus Ammoniumfluorid wähnend 20 Sekunden, wird eine Aluminiumschicht mit einer Dicke von 3000   Ä    auf   die    Oxydschicht und das   Haibleitermaterial    in den Fenstern im Vakuum aufgedampft. Eine gute Haftung ergibt sich   Idurch    Er   hitzung    des Körpers auf etwa 150   OC    während der Anbringung des Aluminiums. Ein   photoempfndliches    Material wird auf   dem    Aluminium angebracht, belichtet und entwickelt,   soldass    ein Muster von Verbindungen und zwei Torelektroden   erhalten    wird.

  Das überschüssige Aluminium wird durch ein Bad ,aus Phosphorsäure bei einer Temperatur von über 30   "C    entfernt.



   Die Fig. 7 und 8 zeigen eine fertige Vorrichtung mit einem p-Typ-Körper 61, mit   lepibaxial    abgelagertem n Typ-Material 62, dessen Umfang in Fig. 8 durch die ge   strichelte    Linie 63 angedeutet ist, einer n+diffundierten Schicht 64,   p-Typ-diffutndierten    Zonen 65, n-Typ-Zonen 66 und einer Oxydschicht 67. Aluminium-Torelektroden 68 und 69 und   Aluminitimleitungen      sind    vorgesehen.



  Die Leitung 70 stellt die Verbindung mit der Zuflusszone 65,   ldie    Leitung 71 {die Verbindung zwischen den   Toreiektroden    68 und 69,   ldie    Leitung 72   die    Verbindung zwischen den Abflusszonen 65 und 66, die Leitung 73 die Verbindung mit der   Abflusszone    66 und die Leitungen 74 und 75 die Verbindungen mit den Zonen
62 bzw. 61 her.



   Ein   diffundiertes      p + Gebiet    76, das durch eine ge    strichelte    Linie in Fig. 8 angedeutet ist, ist vorgesehen, um eine Unterbrechung in einem Induzierten Kanal zu erzielen, der eine   unenvunschte    parasitische Feldeffektwirkung hervorrufen könnte. Das gleiche Gebiet 76 lässt sich in jeder geeigneten Stufe Ider Herstellung an   bringen,    während derartige   diffundierte    Transistorzonen    angebracht    werden.



     Fig. 9    zeigt ein Schaltbild der Anordnung nach den Fig. 7 und 8. Ein solches Schaltbild ist allgemein bekannt und kann als ein Schaltkreis für   Schaltzwecke    mit einem zusätzlichen Paar von Feldeffekttransistoren mit isolierten   Toreiektroden    bezeichnet werden.



   Es wird einleuchten, dass   die    zwei Transistoren in anderen als der vorerwähnten Schaltungen angewandt werden können, dass noch weitere Einzelteile, wie Transistoren, Dioden, Widerstände und Kondensatoren in dem Körper und/oder auf der Oxydschicht 7 angebracht werden können und dass insbesondere andere p-n-pund/oder n-p-n-Feldeffekttransistoren mit isolierten Torelektroden anwendbar sind.



   Bemerkt wird noch, dass die diffundierte   n + Zone    4 (siehe Fig. 1) auch unerwünschte   Fe1deffektwirkungen    verhindert.



   Es dürfte einleuchten, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist und   dass    im Rahmen der Erfindung für den Fachmann viele Abänderungen möglich sind. Es können z. B. in den zusammengesetzten Halbleitervorrichtungen nach den Fig. 1 und 2 sowie den Fig. 5 und 6 weitere Schaltelemente, z. B. Widerstände, aufgenommen sein. Ferner können statt der Leiter 20 und 33 auf den Isolationsschichten 15 und 40 Leiter angebracht werden, die durch   Offnungen    in diesen Schichten mit den n-leitenden Teilen 2 bzw. 31 verbunden sind. 

  Die Erfindung kann nicht nur bei Iden beschriebenen Beispielen, son   dem    auch bei manchen Schaltungsanordnungen oder   Teilen    von Schaltungsanordnungen, die in einem Halb   leiterkörper    integriert sind und bei denen induzierte Ableitwege der erörterten Art auftreten können, zweckmässig Anwendung finden. Hierbei kann es manchmal besonders nützlich sein, dass mindestens zwei auf der Iso   lationsschioht    angebrachte Leiter das Gebiet mit niedrigerem spezifischem   Widerstand    kreuzen. 

Claims (1)

  1. PATENTANSPRUCH
    Halbleiteranordnung, die leinen Halbleiterkörper (1) mit einem Teil (2) vom einen Leitungstyp enthält, in dem zwei nebeneinander liegende und zu verschiedenen Halbieiterschaltungselementen gehörende Zonen (3, 4) vom zum Leitungstyp des genannten Teiles (2) lentgegen- gesetzten Leitungstyp vorhanden sind, während ein zu einer Leiteranordnung (7, 8, 9) gehörender Leiter (7), auf einer wenigstens eine Seite des Halbleiterkörpers (1) und die beiden Zonen (3, 4) bedeckenden Isolierschicht (15) angebracht ist, dadurch gekennzeichnet,
    dass der Leiter (7) ein im erwähnten Teil (2) liegendes hochdotiertes Gebiet (6) mit niedrigerem spezifischem Widerstand als der dieses Teiles und vom gleichen Leitungstyp wie dieser kreuzt, um beim Betrieb der Anordnung das Auftneten eines die beiden Zonen (3, 4) verbindenden induzierten Kanals unter dem Leiter (7) zu verhindern.
    UNTERANSPRÜCHE 1. Halbleiteranordnung nach Patentanspruch, dadurch gekennzeichnet, dass mindestens zwei auf der Isolationsschicht angebrachte Leiter das hochdotierte Gebiet kreuzen.
    2. Halbieiteranordnung nach Patentanspruch, dadurch gekennzeichnet, dass sie einen Feldeffekttransistor mit isolierter Torelektrode (7) enthält.
    3. Haibleiteranordnung nach Unteranspruch 2, dadurch gekennzeichnet, dass wenigstens ein p-n-p- und wenigstens ein n-p-n-Feideffekttransistor (Fig. 7 und 8) mit isolierter Torelektrode (68, 69) vorhanden sind.
    4. Halbleiteranordnung nach Unteranspruch 2, dadurch gekennzeichnet, dass die Torelektrode (7) eines Feldeffekttransistors über den genannten Leiter (7) mit einem weiteren Schaltelement (3, 2) verbunden ist.
    5. Halbleiteranordnung nach Patentanspruch, dadurch gekennzeichnet, dass der das Gebiet (6) mit niedrigem spezifischem Widerstand kreuzende Leiter (7) eine auf der Isolierschicht (15) angeordnete Torelektrode eines Feldeffekttransistons bildet, während dile eine (4) der beiden Zonen (3, 4) vom entgegengesetzten Leitungstyp zu diesem Feldeffekttransistor gehört und die andere (3) der beiden Zonen (3, 4) durch eine Öffnung (12) in der Isolierschicht (15) hindurch mit dem Leiter (7) verbunden ist und zusammen mit dem Teil (2) vom einen Leitungstyp eine Schutzdtode bildet, um die Isolierschicht (15) unter der Torelektrode (7) im Betrieb vor Durchschlag zu schützen.
    6. Haihleitervorrichtung nach Patentanspruch oder einem wider vorangehenden Unteransprüche, dadurch gekennzeichnet, dass das hochdotierte Gebiet (6) mindestens so breit wie ein Leiter ist.
CH887666A 1965-06-22 1966-06-20 Halbleiteranordnung CH495633A (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB2634065 1965-06-22
NL6606083A NL6606083A (de) 1965-06-22 1966-05-05

Publications (1)

Publication Number Publication Date
CH495633A true CH495633A (de) 1970-08-31

Family

ID=26258202

Family Applications (2)

Application Number Title Priority Date Filing Date
CH887566A CH486777A (de) 1965-06-22 1966-06-20 Verfahren zur Herstellung einer Vorrichtung mit Feldeffekttransistoren mit isolierten Torelektroden
CH887666A CH495633A (de) 1965-06-22 1966-06-20 Halbleiteranordnung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CH887566A CH486777A (de) 1965-06-22 1966-06-20 Verfahren zur Herstellung einer Vorrichtung mit Feldeffekttransistoren mit isolierten Torelektroden

Country Status (10)

Country Link
US (1) US3456169A (de)
AT (1) AT276486B (de)
BE (2) BE682881A (de)
BR (2) BR6680592D0 (de)
CH (2) CH486777A (de)
DE (2) DE1564410A1 (de)
DK (2) DK118356B (de)
ES (1) ES328172A1 (de)
NL (2) NL6606083A (de)
SE (2) SE335388B (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3577043A (en) * 1967-12-07 1971-05-04 United Aircraft Corp Mosfet with improved voltage breakdown characteristics
US3894893A (en) * 1968-03-30 1975-07-15 Kyodo Denshi Gijyutsu Kk Method for the production of monocrystal-polycrystal semiconductor devices
US3518750A (en) * 1968-10-02 1970-07-07 Nat Semiconductor Corp Method of manufacturing a misfet
US3753803A (en) * 1968-12-06 1973-08-21 Hitachi Ltd Method of dividing semiconductor layer into a plurality of isolated regions
US3660735A (en) * 1969-09-10 1972-05-02 Sprague Electric Co Complementary metal insulator silicon transistor pairs
US4015281A (en) * 1970-03-30 1977-03-29 Hitachi, Ltd. MIS-FETs isolated on common substrate
FR2112024B1 (de) * 1970-07-02 1973-11-16 Commissariat Energie Atomique
US3694704A (en) * 1970-09-28 1972-09-26 Sony Corp Semiconductor device
US3770498A (en) * 1971-03-01 1973-11-06 Teledyne Semiconductor Passivating solution and method
US3838440A (en) * 1972-10-06 1974-09-24 Fairchild Camera Instr Co A monolithic mos/bipolar integrated circuit structure
GB1457139A (en) * 1973-09-27 1976-12-01 Hitachi Ltd Method of manufacturing semiconductor device
US4251300A (en) * 1979-05-14 1981-02-17 Fairchild Camera And Instrument Corporation Method for forming shaped buried layers in semiconductor devices utilizing etching, epitaxial deposition and oxide formation
JPS55160443A (en) * 1979-05-22 1980-12-13 Semiconductor Res Found Manufacture of semiconductor integrated circuit device
JPS5978555A (ja) * 1982-10-27 1984-05-07 Toshiba Corp 半導体装置
US4609413A (en) * 1983-11-18 1986-09-02 Motorola, Inc. Method for manufacturing and epitaxially isolated semiconductor utilizing etch and refill technique
US4636269A (en) * 1983-11-18 1987-01-13 Motorola Inc. Epitaxially isolated semiconductor device process utilizing etch and refill technique
JP3528750B2 (ja) * 2000-03-16 2004-05-24 株式会社デンソー 半導体装置
DE102020213385A1 (de) * 2020-10-23 2022-04-28 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen einer Buried-Layer-Schichtstruktur und entsprechende Buried-Layer-Schichtstruktur

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3243323A (en) * 1962-06-11 1966-03-29 Motorola Inc Gas etching
US3356858A (en) * 1963-06-18 1967-12-05 Fairchild Camera Instr Co Low stand-by power complementary field effect circuitry
US3341755A (en) * 1964-03-20 1967-09-12 Westinghouse Electric Corp Switching transistor structure and method of making the same
US3340598A (en) * 1965-04-19 1967-09-12 Teledyne Inc Method of making field effect transistor device

Also Published As

Publication number Publication date
BE682942A (de) 1966-12-22
DK118356B (da) 1970-08-10
NL6606083A (de) 1967-11-06
SE335388B (de) 1971-05-24
DK117722B (da) 1970-05-25
US3456169A (en) 1969-07-15
DE1564412A1 (de) 1969-07-24
BR6680592D0 (pt) 1973-12-26
SE333412B (de) 1971-03-15
BE682881A (de) 1966-12-21
DE1564412B2 (de) 1974-04-04
CH486777A (de) 1970-02-28
AT276486B (de) 1969-11-25
BR6680608D0 (pt) 1973-12-26
DE1564410A1 (de) 1969-10-16
ES328172A1 (es) 1967-08-16
NL6608425A (de) 1966-12-23
DE1564412C3 (de) 1974-10-24

Similar Documents

Publication Publication Date Title
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
DE2905022C2 (de)
CH495633A (de) Halbleiteranordnung
DE3245064C2 (de)
DE1944793C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE2133978B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE4013643A1 (de) Bipolartransistor mit isolierter steuerelektrode und verfahren zu seiner herstellung
DE2441432B2 (de) Verfahren zur Herstellung eines VMOS-Transistors
DE1614356B2 (de) Verfahren zur Herstellung einer integrierten Halbleiterbaugruppe mit komplementären Feldeffekttransistoren und Material zur Durchführung des Verfahrens
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE1764155B2 (de) Verfahren zum Herstellen eines Halbleiterbauelementes aus einem Siliciumkörper
DE2160462C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE1514374B1 (de) Feldeffekttransistor mit isolierter Steuerelektrode
DE1614300A1 (de) Feldeffekttransistor mit isolierter Torelektrode
DE1296263B (de) Verfahren zur Herstellung eines Transistors und nach diesem Verfahren hergestellter Transistor
DE1514017A1 (de) Halbleiteranordnung
DE1951243A1 (de) MOS-Kapazitaetsdiode
DE1489250A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE1539070A1 (de) Halbleiteranordnungen mit kleinen Oberflaechenstroemen
DE1614250C3 (de) Halbleiteranordnung mit Gruppen von sich kreuzenden Verbindungen
DE3408285A1 (de) Schutzanordnung fuer einen feldeffekttransistor
DE1949523B2 (de) Halbleiterbauelement mit einem Isolierschicht-Feldeffekttransistor
DE1439758B2 (de) Verfahren zur herstellung von transistoren
DE2510951C3 (de) Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung
DE3444741A1 (de) Schutzschaltungsanordnung fuer eine halbleitervorrichtung

Legal Events

Date Code Title Description
PL Patent ceased