BR9915615B1 - Reguladores de potência de pico e de magnitude de envelope e transmissores cdma com destaque para tais reguladores - Google Patents

Description

Relatório Descritivo da Patente de Invenção para "REGULADORES DE POTÊNCIA DE PICO E DE MAGNITUDE DE ENVELOPE E TRANSMISSORES CDMA COM DESTAQUE PARA TAIS REGULADORES".

Campo da Invenção [001] Esta invenção relaciona-se genericamente ao controle da potência e mais especifica mente à regulagem da potência de pico. Histórico da Invenção [002] A utilização de tecnologia CDMA (Code DiVision Multíple Access - Acesso Múltiplo por Divisão de Código) está aumentando dentro de aplicativos sem fio como sistemas celulares e de PCS {Per-sonal Communication Systems - Sistemas de Comunicação Pessoal). Sua utilização continuará a ser significativa à medida que a tecnologia CDMA é incorporada dentro de novas normas como a do sistema de comunicação CDMA DS (Direct Spreading - de Espalhamento Direto) 3G (de terceira geração) que estão sendo definidos atualmente. Nas tecnologias CDMA, vários usuários e/ou vários fluxos de dados de cada usuário, cada um deles transmitindo informações em um canal de código diferente, compartilham o mesmo canal de frequência, doravante citado como portadora. Ainda, os transmissores CDMA também podem utilizar várias portadoras e, assim, várias portadoras CDMA compartilham o mesmo amplificador de potência e outros componentes dentro de transmissor em particular Este compartilhamento de portadoras entre usuários e/ou o compartilhamento de amplificadores de potência e outros componentes entre portadoras fazem com que os sinais compostos tenham um alto PAPR (Peak to Average Power Ratio - Proporção de Potência Média ao Pico) a ser processado pelos ditos componentes. Nas normas DS-CDMA 3G, vários canais de código compartilham a mesma portadora dentro de estações móveis de 3G. Assim, de modo semelhante àquele para uma estação base, sinais compostos com PAPR potencial mente elevado são inseridos nos amplificadores de potência de estações móveis 3G. [003] Para satisfazer os requisitos de emissões fora de banda, o amplificador de potência e outros componentes com esta entrada PAPR elevada é obrigado a fornecer boa linearidade em uma faixa dinâmica grande. Isto torna o amplificador de potência um dos componentes mais caros dentro do sistema de comunicação. O PAPR elevado significa que a operação do amplificador de potência possui uma baixa eficiência de potência. Quando da consideração do caso DS-CDMA 3G, esta baixa eficiência de potência reduz o tempo de vida da bateria para estações móveis 3G. [004] Assim é necessário um aparelho que possa reduzir o PAPR dos sinais CDMA inseridos nos amplificadores de potência. Tal dispositivo deve reduzir os picos dos sinais de entrada compostos de modo que um amplificador de potência menos caro possa ser utilizado com as emissões fora de banda ainda sendo integral mente controladas. Este dispositivo também deve ser relativamente barato e qualquer degradação em termos de qualidade do sinal em banda deve estar dentro de uma faixa aceitável.

Sumário da Invenção [005] É um objeto da presente invenção superar as desvantagens da tecnologia anterior e, em particular, fornecer um aparelho em que o PAPR (Peak to Average Power Ratio - Proporção de Potência de Pico à Média) dentro de um sinal é controlada. [006] De acordo com um primeiro e amplo aspecto, a presente invenção fornece um regulador de potência de pico, inserida com pelo menos um sinal de entrada, que emite pelo menos um sinal de saída correspondente ao sinal de entrada, o regulador de potência compreendendo: um aparelho de retardo que gera um sinal retardado que corresponde ao sinal de entrada; um aparelho de estimação de potência que gera, com a utilização do sinal de entrada, um sinal de estimação de potência de entrada geral correspondente ao sinal de entrada; um gerador de fator de escala que gera um fator de escala com a utilização do sinal de estimação da potência de entrada geral e um sinal de potência aceitável máximo; um aparelho de escala de potência que utiliza o fator de escala e o sinal retardado para gerar um sinal escalado correspondente ao sinal de saída e um aparelho de filtragem que filtra o sinal escalado para gerar o sinal de saída. [007] De acordo com um segundo e amplo aspecto, a presente invenção fornece um regulador de magnitude de envelope, emitido com pelo menos um sinal de entrada Fl, que emite pelo menos um sinal de saída Fl correspondente ao sinal de entrada Fl, o regulador de magnitude de envelope compreendendo: um aparelho de retardo que gera um sinal Fl retardado que corresponde ao sinal de entrada Fl; um aparelho de estimação da magnitude do envelope que gera, com a utilização do sinal de entrada Fl, um sinal de estimação de magnitude de envelope de entrada geral que corresponde ao sinal de entrada Fl; um gerador de fator de escala que gera um fator de escala com a utilização do sinal de estimação de magnitude de envelope de entrada geral e um sinal de magnitude de envelope aceitável máximo; um aparelho de escala de magnitude de envelope que utiliza o fator de escala e o sinal Fl retardado para gerar um sinal Fl escalado que corresponde ao sinal de saída Fl e um aparelho de filtragem que filtra o sinal Fl escalado para gerar o sinal de saída Fl. [008] De acordo com um terceiro e amplo aspecto, a presente invenção fornece em um regulador de potência de pico, entrada com pelo menos um sinal de entrada, que emite pelo menos um sinal de saída que corresponde ao sinal de entrada, um método para regular a potência de saída e que compreende as etapas de: estimar o nível de potência de entrada geral que corresponde ao sinal de entrada; gerar um fator de escala com a utilização da estimativa do nível de potência de entrada geral e um sinal de potência de entrada aceitável máximo; retardar o sinal de entrada; gerar um sinal escalado que corresponde ao sinai de saída com a utilização do fator de escala e o sinal de entrada retardado e filtrar o sinal escalado para gerar o sinal de saída. Breve Descrição dos Desenhos [009] A invenção será agora descrita com referência às Figuras seguintes, em que: [0010] a Figura 1 é um diagrama de blocos de um transmissor de portadora simples de acordo com uma modalidade preferida da presente invenção; [0011] a Figura 2 é um diagrama de blocos funcional de um bloco PPR (Peak Power Reduction - Redução de Potência de Pico) de banda base de portadora simples utilizado no transmissor da Figura 1; [0012] a Figura 3 é um diagrama de blocos de um transmissor multi-portadora de acordo com outra modalidade preferida da presente invenção; [0013] a Figura 4a é um diagrama de blocos funcional de um bloco PPR de banda base de multi-portadora utilizado no transmissor da Figura 3; [0014] a Figura 4b é uma modalidade alternativa para o preditor de magnitude de envelope utilizado no bloco PPR de banda base multi-portadora da Figura 4a; [0015] a Figura 5 é um diagrama de blocos de um transmissor multi-portadora de acordo com uma modalidade alternativa da presente invenção; [0016] a Figura 6 é um diagrama de blocos funcional de um bloco PPR F! (Intermediate Frequency - Frequência Intermediária) multi-portadora utilizado no transmissor da Figura 5; [0017] a Figura 7 é um diagrama de blocos funcionais de um de- tector de envelope utilizado no bloco PPR Fl da Figura 6; e [0018] as Figuras 8a, 8b e 8c são desenhos que ilustram um sinal Fl multi-portadora, um sinal Fl mui ti-porta d ora após um aumento da limitação, e um sinal Fl multi-portadora após escalada PPR antes da filtragem, respectiva mente.

Descrição Detalhada das Modalidades Preferidas [0019] Embora a modalidade preferida da presente invenção aqui descrita abaixo seja incorporada dentro de um transmissor CDMA, a presente invenção não está limitada a tal implementação mas, por e-xempio, pode ser utilizada em qualquer transmissor em que a redução de potência de pico e controle de emissões fora de banda seja necessário. [0020] Um transmissor CDMA de canal simples utilizando um bloco PPR (Peak Power Reduction - Redução de Potência de Pico) de banda base de acordo com uma modalidade preferida da presente invenção é agora descrito com referência à Figura 1, Um DS (Data Source - Fonte de Dados) 102 gera fluxos de dados 104 para transmissão em canais de código múltiplo correspondente a múltiplos usuários e/ou múltiplos fluxos de dados para cada usuário. Esses fluxos de dados 104 da DS 102 são codificados, espalhados e combinados dentro de um CES (Channel Encoder and Spreader - Codificador e Espa-Ihador de Canal) 106 que emite um sinal de banda base I (em fase) 108 e um sinal de banda base Q (quadrature - de quadratura) 110. Os sinais de banda base I e Q 108, 110 são então formatado por pulso por um BPSF (Baseband Pulse Shaping Filter - Filtro de Formatação de Pulso de Banda Base) 112 que emite sinais de banda base I e Q formatados por pulso 114, 116 para um bloco PPR de banda base 118. A saída do bloco PPR de banda base 118 são sinais de banda base de potência de pico reduzida 120, 122 que são posteriormente modulados dentro de um QM (Quadrature Modulator - Modulador de Quadratura) 124. O sinal de saída do QM 124 é enviado para um UC (Up-Converter - Conversor Ascendente) 128 que desloca a freqüência dos sinais para a freqüência de transmissão desejada. O sinal de conversão ascendente 130 emitido do UC 128 é enviado ao PA (Power Amplifier - Amplificador de Potência) 132. O sinal de saída 134 do PA 132 é filtrado por um RFF (RF Filter - Filtro RF) 136 antes de ser transmitido ao ar por uma antena 138. [0021] É bem conhecido que o UC 128 pode envolver várias operações de conversão ascendente. Também, não mostrado dentro da Figura 1, é a conversão do sinal de informação de dados do formato digital para o analógico. Esta conversão é preferivelmente efetuada quer entre o bloco PPR de banda base 118 e o QM 124 ou em qualquer lugar entre o QM 124 e o estágio de conversão ascendente final do UC 128. Em versões alternativas da presente invenção, descrita em detalhe aqui abaixo com referência à Figuras 5, 6 e 7, o bloco PPR de banda base 118 é removido e um bloco PPR Fl (Intermediate Fre-quency - de Freqüência Intermediária) é incluído após o QM 124. [0022] A Figura 2 ilustra a modalidade preferida do bloco PPR de banda base 118 implementado dentro do transmissor de portadora simples representado na Figura 1. Este bloco PPR de banda base 118 utiliza processamento de banda base não linear para escalar instantaneamente os sinais de banda base CDMA I e Q formatados por pulso 114, 116 para dentro de uma faixa limite aceitável. A escalada dos sinais de banda base resulta no envelope de sinais CDMA modulados sendo escalados de forma equivalente para um limite de magnitude pré-configurado após a modulação de quadratura. [0023] O bloco PPR de banda base 118, representado dentro da Figura 2, compreende um preditor de magnitude de envelope quadrado 202 emitido com os sinais de banda base I e Q 114, 116, um multiplicador 204 emitido com a saída do preditor de magnitude de envelo- pe quadrado 202 e um sinal limite configurável T, uma tabela de mapeamento 206 inserida com a saída do multiplicador 204, um regulador de potência mediana 208 emitida com a saída da tabela de mapeamento 206, um bloco de retardo 210 emitido com os sinais de banda base I e Q 114, 116, multiplicadores 212 emitidos com as saídas do bloco de retardo 210 e o regulador de potência mediana 208, e um bloco LPF (Lowpass Filter- Filtro de Passa Baixa) 214 emitido com as saídas dos multiplicadores 212, que gera as saídas de banda base 120, 122 para o bloco PPR de banda base 118 que são posteriormente emitidos para o QM 124. O bloco LPF 214 compreende dois LPFs, um para cada uma das saídas dos multiplicadores 212. [0024] O preditor de magnitude de envelope quadrado 202, que é equivalente ao aparelho de estimação de potência, estima a magnitude quadrada do envelope de forma de onda CDMA modulado que seria formado pelos sinais de banda base 114,116 após a modulação de quadratura, doravante citada como a magnitude de envelope quadrada, e emite um sinal representativo desta magnitude de envelope quadrada. O preditor de magnitude de envelope quadrada 202, de acordo com esta modalidade preferida da presente invenção, compreende um primeiro quadratizador 216 que multiplica o sinal de banda base I 114 por ele mesmo, um segundo quadratizador 218 que multiplica o sinal de banda base Q 116 por ele mesmo, e um somador 220 que soma as saídas do primeiro e do segundo quadratizadores 216, 218. A saída do somador 220 é uma magnitude de envelope quadrada correspondente aos sinais de banda base 114,116. [0025] O multiplicador 204 é utilizado para estabelecer um limite de escala. O limite configurável T é fixado para ser um dividido pela magnitude de envelope aceitável máxima, conforme definido pelo projetista do sistema de comunicação, ao quadrado. Depois da efetiva magnitude de envelope quadrada correspondente aos sinais de banda base 114, 116 sendo produzida dentro do preditor de magnitude de envetope quadrada 202 e inserida no multiplicador 204, o multiplicador 204 gera uma proporção u da magnitude de envelope efetiva quadrada e a magnitude de envelope aceitável máxima quadrada. [0026] Esta proporção u é inserida na tabela de mapeamento 206 que gera, com a utilização de uma função de mapeamento f, um fator de escala pelo qual o ganho dos sinais de banda base 114, 116 deve ser ajustado para assegurar que não hajam picos de potência indese-jados. A função de mapeamento f é definida como se segue: [0027] Se a proporção u for inferior ou igual a um, o que indica que a magnitude de envelope efetiva é inferior ou igual à magnitude de envelope aceitável máxima, um fator de escala f(u) emitido da função de mapeamento f é fixado em um. Se a proporção u for maior do que um, indicando que a magnitude de envelope efetiva é maior do que a magnitude de envelope aceitável máxima, o fator de escala f{u), emitido da função de mapeamento f, é fixado a um valor suficiente para baixar a potência correspondente aos sinais de banda base 114, 116 tal que a magnitude de envelope efetiva gerada após a modulação é igual à magnitude de envelope aceitável máxima. Neste caso, a saída da tabela de mapeamento 206 é calculada tomando-se a inversão da raiz quadrada da proporção u, portanto o fator de escala f(u) seria igual à magnitude de envelope aceitável máxima dividida pela previsão da magnitude de envelope efetiva. A função de mapeamento f é implementada nas versões preferidas através da utilização de uma tabela de pesquisa, mas em versões alternativas a função f é implementada com circuitos lógicos. [0028] O regulador de potência mediana 208 não é crítico para a operação da modalidade preferida da presente invenção, mas é um bloco opcional usado para manter uma potência de saída mediana para o bloco PPR de banda base 118 consistente com a potência de entrada mediana, apesar dos picos de potência serem escalados para baixo. Ele está incluído na modalidade preferida da presente invenção representada na Figura 2, mas não está incluído em todas as versões da presente invenção. O regulador de potência mediana 208 compreende um bloco de quadráticos 222 acoplado em série a um gerador de média 223 e um bloco de raiz quadrada invertida 224, com a saída do bloco de raiz quadrada invertida 224 sendo emitida junto com a saída da tabela de mapeamento 206 para dentro de um multiplicador 226. [0029] O bloco de quadráticos 222 é inserido com o fator de escala f(u) gerado dentro da tabela de mapeamento 206 e gera uma saída f2(u) que corresponde ao fator de escala após ser multiplicado por si mesmo, doravante citado como SSF (Squared Scaling Fator - Fator de Escala Quadrado). [0030] O gerador de média 223 funciona para determinar a SSF média gerada no bloco de quadráticos 222. Há um número de possíveis implementações para o gerador de média 223. Dentro da modalidade preferida da presente invenção representada na Figura 2, o gerador de média 223 soma N SSFs gerados e posteriormente divide o resultado por N, em que N é o período da média. O projetista do sistema de comunicação, de acordo com esta modalidade preferida, emite um sinal APS (Average Period Setting - Fixação do Período Médio) ao gerador de média 223 que determina o valor para N. Em uma modalidade exemplar deste gerador de média 223, uma janela rotativa de dimensão N é utilizada para permitir que um algoritmo de somatório e divisão contínuo prossiga. Neste algoritmo, o SSF gerado mais recentemente substitui o SSF gerado mais anterior dentro da janela rotativa, assim mantendo a dimensão da janela em N e assegurando que a es- timação de SSF média seja suficientemente precisa. Outras versões têm um gerador de média 223 implementado com a utilização de vários tipos de LPFs. [0031] O sinal de saída do gerador de média 223, que representa o SSF médio, é inserido no bloco de raiz quadrada invertida 224. O bloco de raiz quadrada 224 emite um sinal correspondente a uma raiz quadrada da média invertida de SSFs, doravante citada como os fatores de escala RMS (Inverted Root Mean Squared - Raiz Invertida Mediana ao Quadrado). [0032] Os fatores de escala RMS invertidos gerados no bloco de raiz quadrada invertida 224 é multiplicado no multiplicador 226 com o atual fator de escala f(u) emitido da tabela de mapeamento 206 para produzir um valor de ganho instantâneo que é emitido para cada um dos multiplicadores 212 para escalar os sinais de banda base 114, 116. O valor de ganho instantâneo é uma proporção entre o fator de escala atual f(u) e o fator de escala RMS e é utilizado para escalar tanto o sinal de banda base I 114 como o sinal de banda base Q 116. Os resultados dos multiplicadores 212, nesta modalidade preferida, têm todos os picos de potência reduzidos e têm a potência de saída média consistente com a potência de entrada média. Sem a utilização do regulador de potência mediana 208, a potência de saída média do bloco PPR de banda base 118 seria inferior à potência de entrada média, pois a potência durante os períodos de picos de potência seria reduzida sem acrescentar potência adicional durante os períodos de nenhum pico de potência. O regulador de potência mediana 208 aumenta o valor de ganho instantâneo em todas as ocasiões pela redução média na potência por todos os períodos incluindo os períodos de potência de pico, assim compensando integralmente a redução na potência média. [0033] O bloco LPF 214 bem compreendido, acoplado às saídas dos multiplicadores 212 é utilizado para remover as emissões fora de banda, causadas pelo processamento dentro do bloco PPR de banda base 118. O bloco de retardo 210, acoplado entre os sinais de banda base 114, 116 e os multiplicadores 212, é utilizado para retardar os sinais de banda base tal que os sinais de banda base 114, 116 são alinhados exata mente com os valores de ganho instantâneo produzidos pelo multiplicador 226. [0034] Alguém habilitado na técnica compreendería que o multiplicador 204 combinado com a tabela de mapeamento 206 e possivelmente combinado com o regulador de potência mediana 208 pode ser visto como um gerador de fator de escala. Também deve ser compreendido que os multiplicadores 212 e o bloco LPF 214 podem ser vistos respectivamente como um aparelho de escala de potência e um aparelho de filtragem. [0035] Embora a descrição do bloco PPR de banda base de portadora simples 118 representado dentro da Figura 2 seja consistente com uma modalidade preferida, reconhece-se que modificações podem ser feitas à implementação. Por exemplo, conforme descrito anteriormente, o regulador de potência mediana 208 é removido dentro de algumas versões alternativas. Isto resulta em uma potência de saída média do bloco PPR de banda base 118 não necessariamente sendo igual à potência de entrada média. Também, uma modificação podería ser feita em termos da localização da operação de raiz quadrada dentro da função de mapeamento f. Um bloco de raiz quadrada adicional em uma modalidade é incluído entre o somador 220 e o multiplicador 204. Para ajustar para esta modificação, o sinal de limite configurável T é redefinido como um dividido pela magnitude de envelope aceitável máxima e a função de mapeamento f dentro da tabela de mapeamento 206 é ajustada para o que se segue: [ 1 usl ím " j i “>1 [0036] Um transmissor CDMA multi-portadora, de acordo com outra modalidade preferida, utilizando um bloco PPR de banda base é agora descrito com referência à Figura 3. O transmissor multi-portadora é semelhante ao transmissor de portadora simples representado dentro da Figura 1, mas o transmissor multi-portadora inclui uma pluralidade de vias de portadora pré-modulação. No exemplo mostrado na Figura 3, um transmissor com três portadoras é representado, embora isto não signifique limitar o escopo da presente invenção. [0037] Dentro deste transmissor, três DSs 302 geram três grupos separados de fluxos de dados 304, cada um deles permitindo a transmissão em canais de código múltiplos correspondentes a múltiplos u-suários e/ou fluxos de dados múltiplos para cada usuário. Esses fluxos de dados 304 são codificados, espalhados e combinados dentro de três CESs 306 respectivos que emitem, cada um, sinais de banda base I e Q respectivos 308, 310. Esses sinais de banda base 308, 310 são então formatados por pulso por três BPSFs respectivos 312, com todas as saídas sendo emitidas para um bloco PPR de banda base multi-portadora 318, conforme descrito em detalhe aqui abaixo com relação à Figura 4a. A saída do bloco PPR de banda base multi-portadora 318 são três pares de sinais de banda base I e Q 320, 322 com potência de pico reduzida. Posteriormente, cada par de sinais de banda base 320, 322 são modulados por quadratura em separado dentro de três QMs respectivos 324. Os sinais de saída 326 dos QMs 324 são emitidos para um combinador 327 para gerar um único sinal Fl composto que entra em um UC 328 que desloca a freqüência do sinal para a freqüência de transmissão desejada. O sinal de conversão ascendente 330 do UC 328 é posteriormente amplificado na potência dentro de um MCPA (Multi-Carrier Power Amplifier - Amplificador de Potência Multi-Portadora) 332, com o sinal de saída 334 do MCPA 332 sendo filtrado por um RFF 336 antes de ser transmitido ao ar através de uma antena 338. [0038] É compreendido que versões alternativas do transmissor multi-portadora, semelhantes àquelas para o transmissor de portadora simples da Figura 1, são possíveis. Como no transmissor de portadora simples, o transmissor multi-portadora precisa ter um estágio adicional para a conversão do sinal do formato digital para o analógico. Para o alinhamento de retardo mais fácil, a modalidade preferida do transmissor multi-portadora da Figura 3 possui a conversão de digital para analógica entre o combinador 327 e o último estágio de conversão ascendente. [0039] O bloco PPR de banda base de multi-portadora 318 utilizado na modalidade preferida da presente invenção representada dentro da Figura 3, é descrito aqui abaixo com referência à Figura 4a. O conceito geral é o mesmo entre os blocos PPR de banda base de portadora simples e multi-portadora 118, 318, mas a implementação requer modificações. O bloco PPR de banda base multi-portadora 318 compreende um preditor da magnitude do envelope 402 acoplado em série a um multiplicador 404, uma tabela de mapeamento 406 e um regulador de potência mediana 408 dentro de uma modalidade exemplar; três blocos de retardo 410; seis multiplicadores 412 e três blocos LPF 414, cada bloco LPF compreendendo dois LPFs. [0040] O preditor de magnitude de envelope 402 toma como entrada os três pares de sinais de banda base 314, 316 emitidos dos BPSFs 312. Cada par de sinais de banda base 314, 316 é emitido para um par de quadratizadores 416, 418 que são inseridos nos respectivos somadores 419. Cada conjunto de quadratizadores 416, 418 e somadores 419 são equivalentes ao preditor de magnitude de envelope quadrado 202 representado dentro da Figura 2. O preditor de magnitude de envelope 402, dentro da Figura 4a, ainda compreende três blocos de raiz quadrada 420 conectados em série aos respectivos so- madores 419. As saídas dos blocos de raiz quadrada 420 representam a magnitude de envelope correspondentes a seus respectivos sinais de banda base 314, 316 se os sinais foram modulados. Essas saídas são combinadas dentro do somador 421 para gerar uma saída de a-proximação da magnitude do envelope conjunto do preditor de magnitude do envelope 402. Esta aproximação é representativa da magnitude do pior caso do envelope gerado após todos os três pares de banda base serem modulados por quadratura e combinados. A previsão de magnitude para cada par de sinais de banda base 314, 316 gerados com os quadratizadores 416, 418, somadores 419 e blocos de raiz quadrada 420 é uma estimação bidimensional enquanto a combinação das três estimações de magnitude de envelope individual é feita linearmente, como se as estimações bidimensionais individuais fossem alinhadas em fase com perfeição. Daí, a estimação final, gerada na saída do somador 421, é o pior caso do alinhamento das magnitudes de envelope de banda base individuais. [0041] Uma modalidade alternativa para o preditor de magnitude do envelope 402 é representada na Figura 4b. Esta modalidade dá conta para as informações de freqüência relativa e de fase obterem uma previsão de magnitude de envelope exata para o sinal conjunto após a modulação por quadratura. Esta modalidade requer conhecimento dos QMs 324, isso sendo a freqüência e fase que será designada a cada portadora durante a modulação por quadratura. [0042] Como é mostrado dentro da Figura 4b, um par de sinais de banda base 314, 316 são emitidos para um misturador complexo 428, outro par de sinais de banda base 314, 316 são emitidos para um misturador complexo 430, e ainda outro par de sinais de banda base 314, 316 têm seus sinais de fase e de quadratura emitidos para os somadores de fase e de quadratura 432, 434. Neste exemplo com três portadoras, os misturadores 428, 430 deslocam a freqüência e a fase dos sinais de banda base, de modo que eles têm a mesma freqüência e fase relativas que ocorrerão em suas respectivas saídas QM 326. [0043] Os sinais em fase emitidos pelos misturadores complexos 428, 430 são então entregues ao somador em fase 432 e os sinais de quadratura emitidos pelos misturadores complexos 428, 430 são inseridos no somador de quadratura 434. As saídas dos somadores 432, 434 são levadas aos quadratizadores de quadratura 436, 438 sendo inseridos em um somador 440. A saída do somador 440 é inserida em um bloco de raiz quadrada 442 que produz a saída para o preditor de magnitude de envelope alternativo da Figura 4b. A saída é uma previsão exata da magnitude de envelope que os sinais de banda base 314, 316 teriam produzido na saída do combinador 327 se eles não fossem escalados pelo bloco PPR de banda base multi-portadora 318. A previsão, neste caso, leva em consideração a diferença na modulação da freqüência e fase para as portadoras diferentes e assim é mais precisa do que aquela descrita dentro da Figura 4a. A desvantagem do preditor de magnitude de envelope da Figura 4b é o aumento na complexidade. [0044] Em outras versões, com números diferentes de portadoras, modificações ao preditor de magnitude de envelope 402 da Figura 4b podem ser contempladas. A chave em qualquer modificação é manter a freqüência relativa e fase entre os sinais de modo que a saída do preditor de magnitude de envelope 402 é uma previsão exata da magnitude de envelope que os sinais de banda base 314, 316 teriam produzidos na saída do combinador 327 se eles não fossem escalados pelo bloco PPR de banda base multi-portadora 318. Em algumas versões alternativas, cada par de sinais de banda base tem um misturador complexo associado a eles. Também, em algumas versões, o bloco de raiz quadrada 442 é removido e a função de raiz quadrada é implementada posteriormente dentro do bloco PPR de banda base multi- portadora 318. [0045] Com referência novamente à Figura 4a, a saída do preditor de magnitude do envelope 402 é inserida no multiplicador 404. De modo semelhante àquele feito para o bloco PPR de portadora simples 118 descrito com referência à Figura 2, a outra entrada para o multiplicador 404 é um sinal de limite configurável T. O sinal de limite configu-rável T, dentro da Figura 4a, é projetado para ser um sobre uma magnitude de envelope aceitável máxima predeterminada, tal que a saída do multiplicador 404 é uma proporção v entre a aproximação efetiva da magnitude do envelope e a magnitude de envelope aceitável máxima. [0046] A tabela de mapeamento 406 é virtualmente idêntica à tabela de mapeamento do bloco PPR de portadora simples da Figura 2, mas a operação de raiz quadrada definida dentro da função de mapeamento f da Figura 2 foi deslocada para dentro do preditor de magnitude do envelope 402. A tabela de mapeamento 406 toma como entrada a proporção v e contém uma função g como se segue: [0047] Portanto, se a proporção v for inferior ou igual a um, o que indicaria que a magnitude do envelope aproximada era inferior ou igual à magnitude de envelope aceitável máxima, o fator de escala g(v) emitido da tabela de mapeamento 406 seria um. Se a proporção v fosse maior do que um, representando o caso de que a aproximação é maior do que a magnitude de envelope aceitável máxima, então o fator de escala g(v) é fixado a um valor suficiente para baixar a potência correspondente aos sinais de banda base 114, 116 a um nível de potência tal que a magnitude do envelope efetiva gerada após a modulação e a combinação dos sinais de banda base 320, 322 é igual a magnitude de envelope aceitável máxima. Neste caso, a saída da tabela de mapeamento 406 é um dividido pela proporção v e isto torna o fator de escala g(v), similar ao fator de escala f(u) da Figura 2, igual a magnitude do envelope aceitável máxima dividida pela previsão da magnitude do envelope efetiva. Analogamente, a tabela de mapeamento 406 também pode ser implementada com a utilização de circuitos lógicos com resultados similares. [0048] O regulador de potência mediana, similar àquele descrito para a Figura 2, é um componente opcional da modalidade preferida da presente invenção sendo descrito com referência à Figura 4a. Semelhante àquele descrito para a Figura 2, o fator de escala g(v), emitido da tabela de mapeamento 406, é levado para o regulador de potência mediana 408 juntamente com um sinal APS. O regulador de potência mediana 408 compreende um bloco de quadráticos 422, inserido com o fator de escala g(v), em série com um gerador de média 423 e um bloco de raiz quadrada invertida 424, com todos os três blocos funcionando, na modalidade preferida representada dentro da Figura 4a, conforme descrita acima para o regulador de potência mediana 208 dentro do bloco PPR de banda base de portadora simples 118. As saídas do bloco de raiz quadrada invertida 424 correspondem aos fatores de escala RMS invertidos. Ainda dentro do regulador de potência mediana 408 há um multiplicador 426, semelhante ao multiplicador 226 dentro da Figura 2, que é inserido com o fator de escala RMS invertido do bloco de raiz quadrada invertida 424 e o fator de escala atual g(u) da tabela de mapeamento 406. O multiplicador 426 gera um valor de ganho instantâneo, similar àquele gerado pelo multiplicador 226, da Figura 2, entrada em cada um dos seis multiplicadores 412. [0049] Os multiplicadores 412 são ainda inseridos com versões retardadas dos sinais de banda base 314, 316 e emite três pares de sinais de banda base reduzidos de potência de pico que são cada um inseridos em um bloco LPF individual 414. Os blocos LPF 414 são pro- jetados para remover as emissões fora de banda causadas pelo processamento dentro do bloco PPR de banda base 318. Os blocos de retardo 410 geram os sinais de banda base retardados que correspondem aos sinais de banda base 314, 316 que são inseridos nos multiplicadores 412. Como com os blocos de retardo 210 da Figura 2, os blocos de retardo 410 são utilizados para alinhar exatamente os sinais de banda base 314, 316 aos seus respectivos valores de ganho instantâneo produzidos pelo multiplicador 426. [0050] O bloco PPR de banda base multi-portadora 318, representado na Figura 4a, pode ser adaptado para lidar com números diferentes de portadoras e não está limitado ao caso de três portadoras conforme ilustrado e descrito aqui acima. Nos casos em que ele é modificado para lidar com apenas uma portadora simples, a implementação é ligeiramente diferente daquela descrita com referência à Figura 2, mas observa-se que qualquer uma das implementações funcionaria adequadamente. [0051] Embora as duas versões preferidas da presente invenção descritas aqui acima são para blocos PPR de banda base implementados antes da modulação dos sinais de informação, versões alternativas são possíveis com a implementação de um bloco PPR de Fl (In-termediate Frequency - Freqüência Intermediária) após o estágio de modulação por quadratura dentro de um transmissor. Uma modalidade de um transmissor multi-portadora que utiliza tal bloco PPR de Fl é descrito agora com referência às Figuras 5, 6 e 7. [0052] A Figura 5 ilustra um transmissor com três portadoras, similar àquele representado na Figura 3, mas com o bloco PPR de banda base 318 removido e um bloco PPR de Fl 504 acrescentado após os QMs 324, como será descrito aqui abaixo em detalhe com referência à Figura 6. Seria compreendido por alguém habilitado na técnica que o bloco PPR de Fl 504 também pudesse ser referido como um regulador de magnitude do envelope. A modificação dos blocos PPR muda o funcionamento do transmissor ligeiramente. Os sinais de banda base formatados por pulso 314, 316, inseridos no bloco PPR de banda base 318 na Figura 3, são agora inseridos diretamente para os QMs 324. As saídas Fl moduladas 502 dos QMs 324 são inseridos no bloco PPR Fl 504 com sinais limitados de magnitude do envelope 506 posteriormente sendo emitidos para o combinador 327. Na modalidade que está sendo descrita, os componentes restantes da Figura 5 são idênticos àqueles descritos com referência à Figura 3. Como nas Figuras 1 e 3, uma conversão dos sinais de informação de dados da forma digital para analógica é necessário que não está representada dentro da Figura 5. Esta conversão é preferivelmente feita após o bloco PPR Fl 504, mas antes do estágio de conversão ascendente final do UC 328. [0053] Uma modalidade do bloco PPR Fl 504, representada na Figura 5, é descrita agora com referência à Figura 6. Este bloco PPR Fl 504 compreende um somador 601, um detector de envelope 602, um multiplicador 604, uma tabela de mapeamento 606, um regulador de potência mediana 608 dentro de uma modalidade exemplar, três blocos de retardo 610, três multiplicadores 612 e três BPFs (Bandpass Filters - Filtros de passagem de banda) 614. O somador 601, inserido com cada sinal Fl 502, emite um sinal Fl combinado para o detector de envelope 602, que será descrito com referência à Figura 7. [0054] A saída do detector de envelope 602 é uma estimativa da magnitude do envelope correspondente à combinação dos sinais Fl 502 e é inserida no multiplicador 604 juntamente com um sinal limite configurável T. O sinal limite configurável T é igual a um sobre uma magnitude de envelope aceitável máxima. Portanto, a saída do multiplicador 604 é uma proporção v da magnitude de envelope geral estimada para a magnitude de envelope aceitável máxima. [0055] Esta proporção v é inserida na tabela de mapeamento 606 que é idêntica a tabela de mapeamento 406 dentro da Figura 4a. Esta tabela de mapeamento 606 compreende a função de mapeamento g e emite um fator de escala g(v) como seria emitido da tabela de mapeamento 406. [0056] Dentro de uma modalidade exemplar desta modalidade alternativa, o regulador de potência mediana 608 é utilizado de maneira semelhante à descrita com o regulador de potência mediana 408 dentro da Figura 4a. O regulador de potência mediana 608 compreende o bloco de quadráticos 622 inserido com o fator de escala g(v), gerador de média 623 inserido com a saída do bloco de quadráticos 622 e um sinal APS, um bloco de raiz quadrada invertida 624 inserido com a saída do gerador de média 623, e um multiplicador 626 inserido com o fator de escala atual g(v) da tabela de mapeamento 606 e o fator de escala RMS invertido emitido do bloco de raiz quadrada invertida 624. Todos esses componentes dentro do regulador de potência mediana 608 operam de forma idêntica àqueles dentro do regulador de potência mediana 408 da Figura 4a. [0057] A saída do multiplicador 626 é um valor de ganho instantâneo que é inserido nos multiplicadores 612 para escalar os sinais Fl modulados 502. Os multiplicadores 612 são inseridos com versões retardadas dos sinais Fl 502 e sinais de saída que têm magnitudes de envelope altas reduzidas e a potência média inalterada. Cada saída dos multiplicadores 612 é inserida em um dos BPFs 614 que posteriormente filtra as emissões fora de banda geradas através do processamento dentro do bloco PPR Fl 504. Os blocos de retardo 610 são utilizados, como nas Figuras 2 e 4, para retardar os sinais de entrada para o bloco PPR Fl 504, neste caso os sinais Fl 502, tal que as entradas para os multiplicadores 612 são alinhadas exatamente com os valores de ganho instantâneo correspondentes gerados no multiplicador 626. [0058] Observe-se que a implementação alternativa representada nas Figuras 5 e 6 é apenas uma implementação possível de um transmissor que utiliza um bloco PPR Fl. Outras versões são possíveis que têm o bloco PPR Fl em qualquer lugar entre os QMs 324 e o MC-PA 332 com apenas ligeiras modificações necessárias dentro do bloco PPR Fl 504. Também, embora não mostrado, um transmissor de portadora simples utilizando um bloco PPR Fl de portadora simples é possível bastando escalar as Figuras 5 e 6 para uma portadora simples com o combinador 327 na Figura 5 e o combinador 601 removido na Figura 6, [0059] Há numerosas implementações para o detector de envelope 602 dentro da Figura 6. Uma implementação amostra do detector de envelope 602, agora descrito com referência à Figura 7, compreende um bloco USI (Up-Sampling and Interpolation - Amostragem Ascendente e de Interpolação) 702 acoplado em série a um bloco de valor absoluto 704 e um bloco MVOT (Máximum Value Over Time - Valor Máximo no Tempo) 706. Em uma implementação digital, conforme descrita na Figura 6, o bloco USI opcional 702 pode ser incluído dentro da implementação do detector de envelope 602 para aumentar sua precisão. Este aumento na precisão depende da taxa de amostragem relativa à freqüência portadora. [0060] O bloco de valor absoluto 704 utiliza um retificador para tomar o valor absoluto do sinal Fl bipolar inserido do bloco USI 702. O retificador, em uma implementação digital é um circuito lógico que efetua a seguinte função: [0061] em que x está na entrada e y é a saída. O bloco MVOT 706, em um bloco bem compreendido que mede o valor máximo emitido do bloco de valor absoluto 704 por um período de tempo predeter- minado Ta. Para uma boa precisão, Ta deve ser maior do que um ciclo dos sinais Fl 502, preferivelmente significativamente maior do que a taxa de amostragem do bloco MVOT 706, e significativamente menor do que 1/W, em que W é a largura de banda de sinal dos sinais 502. [0062] Uma modalidade alternativa da presente invenção tem o bloco PPR conforme representado em uma das Figuras 2, 4 e 6 acoplado em série a pelo menos um outro bloco PPR conforme representado na mesma figura. Este acoplamento de múltiplos blocos PPR em forma de cascata ajuda a remover ainda mais os novos picos reconstruídos pelos filtros dentro dos respectivos blocos PPR. [0063] Embora as diferentes versões da presente invenção representada aqui acima tenham implementações diferentes para o preditor de magnitude de envelope, deve ficar compreendido que o sinal de saída do preditor de magnitude de envelope, doravante citado como o sinal de estimação de potência de entrada geral, tem a estimação de magnitude do nível de potência de entrada geral incorporado dentro dele. Isto não quer necessariamente dizer que o sinal de estimação de potência de entrada geral seja igual ao nível de estimação de potência de entrada geral, mas que ele é possivelmente uma modalidade manipulada do nível de estimação de potência geral utilizando uma função monotônica. Por exemplo, a Figura 2 representa um caso em que o sinal de estimação de potência de entrada geral é o nível de potência de entrada geral estimado ao quadrado. De modo similar, um sinal de potência aceitável máxima incorpora o nível de potência aceitável máxima, anteriormente descrita como a magnitude de envelope aceitável máxima, mas não necessariamente significa que o sinal de potência aceitável máxima é igual ao nível de potência aceitável máxima. [0064] Uma vantagem chave da presente invenção é o fato de que as reduções de potência de pico serem feitas com a utilização de uma escala de ganho em vez de um limitador rígido. As diferenças entre uma escala de ganho e um limitador rígido são agora descritas com referência às Figuras 8a, 8b e 8c. A Figura 8a ilustra um sinal Fl típico 806 com uma linha de limitação superior e inferior 802, 804 aplicadas à magnitude do envelope. A Figura 8b ilustra um sinal Fl 808 com limitação rígida correspondente ao sinal Fl 806 que foi limitado pelas linhas de limitação superior e inferior 802, 804. Como pode ser observado da Figura 8b, a onda seno modulada tem seus picos curvos cortados, criando cumes planos dentro da curva. A Figura 8c representa um sinal Fl de escala de ganho 810 que foi limitado pelas linhas de limitação superior e inferior 802, 804. Diferentemente do sinal com limitação rígida 808, o sinal com escala de ganho 810 tem picos curvos consistentes com uma onda seno, mas simplesmente tem a potência escalada para baixo durante períodos de potência acima e abaixo das respectivas linhas de limitação superior e inferior 802, 804. [0065] Para as implementações digitais de blocos PPR em que um limitador rígido é utilizado em vez da implementação em escala da presente invenção descrita anteriormente com referência às Figuras 1 a 7, o limitador rígido criaria forte harmônica enquanto limita a potência. Essas harmônicas fortes recairíam na banda Nyquist e causariam distorções significativas. Também, o limitador rígido precisa operar com os sinais multi-portadoras combinados. Assim, após a operação do limitador rígido, os sinais Fl não podem ser filtrados individualmente resultando em distorções inter-portadora causadas pelo fato de o limitador rígido não ser removido. [0066] Há numerosas vantagens ganhas dentro do transmissor que utilizar um bloco PPR de acordo com a presente invenção. O bloco PPR escala para baixo os períodos de potência de pico enquanto, nas versões preferidas, mantém o nível de potência média, assim reduzindo o PAPO (Peak-to-Average Power Ratio - Razão de Potência Pico-a-Média). Esta PAPR reduzida é a vantagem mais significativa da presente invenção e resulta no PA, dentro do transmissor, ser capaz de operar em níveis de potência média mais altos enquanto ainda satisfaz os requisitos de emissões fora de banda. [0067] Outra vantagem importante da presente invenção é a flexibilidade que esta implementação tem em termos de suportar vários números de portadoras ativas. No exemplo de três portadoras representado dentro da Figura 4a, qualquer uma das três portadoras pode ser ativa ou inativa com potência de transmissão relativa arbitrária entre elas. [0068] Dependendo da seleção do projetista do sinal limite confi-gurável T e o nível do acionador de amplificador de potência analógico, o bloco PPR pode ser utilizado por um número de finalidades diferentes. Quatro esquemas diferentes para a utilização de blocos PPR são descritos agora, doravante citados como modos A, B, C ou D. [0069] Dentro do modo A, a potência de saída média do amplificador de potência permanece constante, com o acréscimo do bloco PPR meramente reduzindo as emissões fora de banda enquanto não degrada a qualidade da forma de onda na banda. Neste modo, o bloco PPR é fixado utilizando o sinal limite configurável T para amostrar o sinal de informação não mais do que o amplificador de potência teria podado se o bloco PPR não fosse utilizado. Apenas a localização da amostra muda para um estágio anterior. Como os LPFs dentro do bloco PPR removem as emissões fora de banda causadas pela escala do PPR e menos emissões fora de banda são geradas pelo amplificador de potência por causa do bloco PPR, as emissões fora de banda gerais são reduzidas. [0070] Dentro do modo B, as emissões fora de banda são ainda melhoradas daquelas do modo A enquanto o mesmo nível de potência média de saída é utilizado, resultando em ligeira degradação da qualidade da forma de onda em banda. Neste modo, a profundidade da amostra do bloco PPR é aumentada além daquela originalmente a-mostrada pelo amplificador de potência sem o bloco PPR. Isto é feito pela diminuição da magnitude de envelope aceitável máxima conforme incorporada dentro do sinal limite configurável T. A quantidade conjunta de amostra efetuada por este esquema do bloco PPR e do amplificador de potência é mais alto do que aquele efetuado pelo amplificador de potência sozinho. Esta redução nas emissões fora de banda é feita a um custo dentro da qualidade de forma de onda em banda. [0071] Dentro do modo C, as emissões fora de banda são diminuídas ao mesmo tempo que a potência de saída média do amplificador de potência é aumentada, causando uma degradação na qualidade da forma de onda em banda para um nível aceitável mínimo. Neste modo, o nível de potência de saída médio é mais alto do que o do modo B, mas mais baixo do que o nível de potência, que resulta no melhoramento das emissões fora da banda causadas pelo acréscimo do bloco PPR a ser perdido. Portanto, a potência de saída média e o desempenho das emissões fora de banda são melhorados em comparação com o transmissor implementado sem o bloco PPR enquanto há um nível aceitável de degradação da qualidade de forma de onda em banda. [0072] Dentro do modo D, a potência de saída média para o amplificador de potência é maximizada, enquanto as emissões fora de banda e a qualidade de forma de onda em banda atingem seus respectivos piores limites aceitáveis. Neste modo, o sinal limite configurável T e o nível de acionamento do amplificador de potência são otimizados tais que juntos, as emissões fora de banda atingem seu limite aceitável máximo e a qualidade de forma de onda em banda atinge seu limite aceitável mínimo, sem falha de nenhuma delas. Isto tem como resultado o transmissor implementado com o bloco PPR que atinge a potência de saída média permitida máxima. [0073] Embora esses quatro modos sejam descritos, alguém habi- litado na técnica podería contemplar outros esquemas para um transmissor com o bloco PPR da presente invenção. A consideração principal é o acerto entre emissões fora de banda, qualidade de forma de onda em banda e potência de saída média. [0074] As pessoas habilitadas na técnica apreciarão que há implementações e modificações alternativas possíveis para utilizar um aparelho similar àquele descrito acima para reduzir os períodos de potência de pico dentro dos sinais de dados, e que a implementação a-cima é apenas uma ilustração desta modalidade da invenção. O escopo da invenção, portanto, deve ser limitado apenas pelas reivindicações aqui anexadas.

Claims (35)

1. Regulador de potência de pico (118), inserido com pelo menos um sinal de entrada, que emite pelo menos um sinal de saída correspondente ao sinal de entrada, caracterizado pelo fato de que o regulador de potência compreende: um aparelho de retardo (210) que gera um sinal retardado correspondente ao sinal de entrada; um aparelho de estimação de potência (202) que gera, com a utilização do sinal de entrada, um sinal de estimação de potência de entrada geral correspondente ao sinal de entrada; um gerador de fator de escala (204,206) que gera um fator de escala com a utilização do sinal de estimação de potência de entrada geral e um sinal de potência aceitável máxima; um aparelho de escala de potência (212) que utiliza o fator de escala e o sinal retardado para gerar um sinal escalado correspondente ao sinal de saída; e um aparelho de filtragem (214) que filtra o sinal escalado para gerar o sinal de saída.

2. Regulador de potência de pico, de acordo com a reivindicação 1, caracterizado pelo fato de que o fator de escala é igual a um se o gerador de fator de escala (204,206) determina que o sinal de estimação de potência de entrada geral é inferior ou igual ao sinal de potência aceitável máxima; e o fator de escala é igual ao sinal de potência aceitável máxima dividido pelo sinal de estimação de potência de entrada geral se o gerador de fator de escala (204,206) determina que o sinal de estimação de potência de entrada geral é maior do que o sinal de potência aceitável máxima.

3. Regulador de potência de pico, de acordo com a reivindicação 1, caracterizado pelo fato de que o gerador de fator de escala (204,206) compreende um aparelho de primeiro estágio e um aparelho de segundo estágio; em que a saída do aparelho de primeiro estágio é igual a um se o aparelho de primeiro estágio determinar que o sinal de estimação de potência de entrada geral é menor que ou igual ao sinal de potência aceitável máximo; em que a saída do aparelho de primeiro estágio é igual ao sinal de potência aceitável máxima dividida pelo sinal de estimação de potência de entrada geral se o aparelho de primeiro estágio determinar que o sinal de estimação de potência de entrada geral é maior do que o sinal de potência aceitável máxima; e em que a saída do aparelho de segundo estágio é o fator de escala, o fator de escala sendo igual à saída do aparelho de primeiro estágio dividida por um RMS (root mean squared - raiz da mediana quadrada) emitida do aparelho de primeiro estágio por um período predeterminado.

4. Regulador de potência de pico, de acordo com a reivindicação 1, caracterizado pelo fato de que o aparelho de escala de potência (212) compreende um multiplicador utilizado para multiplicar o sinal retardado pelo fator de escala para gerar o sinal escalado eoa-parelho de filtragem (214) compreende um filtro de passa baixa utilizado para filtrar o sinal escalado, a saída do filtro de passa baixa correspondendo ao sinal de saída.

5. Regulador de potência de pico, de acordo com a reivindicação 1, caracterizado pelo fato de que tem como entrada sinais de entrada de banda base em fase e em quadratura (114,116), que emite sinais de saída de banda base em fase e em quadratura (120,122); em que o aparelho de retardo (210) gera sinais de banda base em fase e em quadratura retardados; em que o aparelho de estimação de potência (202) gera o sinal de estimação de potência de entrada geral que corresponde aos sinais de entrada de banda base com a utilização dos sinais de entrada de banda base; em que o aparelho de escala de potência (212) utiliza o fator de escala e os sinais de banda base em fase e de quadratura retardados para gerar sinais de banda base em fase e de quadratura escalados; e em que o aparelho de filtragem (214) filtra os sinais escalados de banda base em fase e de quadratura para gerar sinais de saída de banda base em fase e de quadratura.

6. Regulador de potência de pico, de acordo com a reivindicação 5, caracterizado pelo fato de que o aparelho de estimação de potência (202) compreende: um dispositivo de quadráticos de banda base em fase, inserido com o sinal de entrada de banda base em fase, que emite um sinal de banda base em fase quadrado; um dispositivo quadrático de banda base de quadratura, inserido com o sinal de entrada de banda base de quadratura, que e-mite um sinal de banda base de quadratura quadrado; e um somador, inserido com os sinais de banda base em fase e de quadratura quadrado, que gera o sinal de estimação de potência de entrada geral ao somar os sinais de banda base em fase e de quadratura quadrado; em que o sinal de estimação de potência de entrada geral corresponde ao nível de potência de entrada geral ao quadrado para os sinais conjuntos de entrada de banda base em fase e de quadratura e o sinal de potência aceitável máxima corresponde a um nível de potência aceitável máximo ao quadrado.

7. Regulador de potência de pico, de acordo com a reivindicação 5, caracterizado pelo fato de que o fator de escala é igual a um se o gerador de fator de escala (204,206) determina que o sinal de estimação de potência de entrada geral é menor que ou igual ao sinal de potência aceitável máxima; e o fator de escala é igual ao sinal de potência aceitável máxima dividido pelo sinal de estimação de potência de entrada geral se o gerador de fator de escala (204,206) determina que o sinal de estimação de potência de entrada geral é maior do que o sinal de potência aceitável máxima.

8. Regulador de potência de pico, de acordo com a reivindicação 5, caracterizado pelo fato de que o gerador de fator de escala (204,206) compreende um aparelho de primeiro estágio e um aparelho de segundo estágio; em que a saída do aparelho de primeiro estágio é igual a um se o aparelho de primeiro estágio determinar que o sinal de estimação de potência de entrada geral é inferior ou igual ao sinal de potência aceitável máxima; em que a saída do aparelho de primeiro estágio é igual ao sinal de potência aceitável máxima dividido pelo sinal de estimação de potência de entrada geral se o aparelho de primeiro estágio determinar que o sinal de estimação de potência de entrada geral é maior do que o sinal de potência aceitável máxima; e em que a saída do aparelho de segundo estágio é o fator de escala, o fator de escala sendo igual à saída do aparelho de primeiro estágio dividido por uma saída RMS (root mean squared - mediana de raiz ao quadrado) emitida do aparelho de primeiro estágio por um período predeterminado.

9. Regulador de potência de pico, de acordo com a reivindicações 5, caracterizado pelo fato de que o aparelho de escala de potência (212) compreende dois multiplicadores utilizados para multiplicar tanto os sinais em fase retardados como os sinais de banda ba- se de quadratura pelo fator de escala para gerar os sinais em fase escalado e de banda base de quadratura e o aparelho de filtragem (214) compreende dois filtros de passa baixa (214) utilizados para filtrar os sinais de banda base de quadratura e em fase escalado, as saídas dos filtros de passa baixa (214) correspondendo aos sinais de saída de banda base de quadratura e em fase.

10. Transmissor CDMA compreendendo: uma fonte de dados (102) acoplada em série a um codificador e espalhador de canal (106), e um filtro de formatação de pulso de banda base (112); um regulador de potência de pico (118), conforme definido na reivindicação 5, caracterizado pelo fato de que é inserido com as saídas do filtro de formatação de pulso de banda base (112), as saídas do filtro de formatação de pulso de banda base (112) correspondendo aos sinais de entrada de banda base de quadratura e em base (114,116); e um modulador de quadratura (124), inserido com os sinais de saída de banda base de quadratura e em fase (120,122), acoplados em série a um conversor ascendente (128), um amplificador de potência (132), um filtro de frequência de rádio (136) e uma antena (138).

11. Transmissor CDMA compreendendo: uma fonte de dados (102) acoplada em série a um codificador de canal e espalhador (106), e um filtro de formatação de pulso de banda base (112); uma pluralidade de reguladores de potência de pico (118) conforme definido na reivindicação 5, caracterizado pelo fato de que a pluralidade de reguladores de pico (118) é acoplada em série, um primeiro regulador de potência de pico (118) inserido com as saídas do filtro de formatação de pulso de banda base (112), as saídas do filtro de formatação de pulso de banda base (112) correspondendo aos si- nais de entrada de banda base de quadratura e em base (114,116); e um modulador de quadratura (124), inserido com os sinais de saída de banda base de quadratura e em fase (120,122) de um último regulador de potência de pico (118), acoplado em série a um conversor ascendente (128), um amplificador de potência (132), um filtro de frequência de rádio (136) e uma antena (138).

12. Regulador de potência de pico, de acordo com a reivindicação 1, caracterizado pelo fato de que tem uma entrada com uma pluralidade de pares de sinais de entrada de banda base de quadratura e em fase (314,316), que emite uma pluralidade de pares de sinais de saída de banda base de quadratura e em fase (320,322); em que o aparelho de retardo (410) gera uma pluralidade de pares de sinais de banda base de quadratura e em fase retardados; em que o aparelho de estimação de potência (402) gera o sinal de estimação de potência de entrada geral correspondente aos pares de sinais de entrada de banda base com a utilização dos pares de sinais de entrada de banda base; em que o aparelho de escala de potência (412) utiliza o fator de escala e os sinais de banda base de quadratura e em fase retardados para gerar uma pluralidade de pares de sinais de banda base de quadratura e em fase escalados e em que o aparelho de filtragem (414), filtra os sinais de banda base de quadratura e em fase escalados para gerar os sinais de saída de banda base de quadratura e em fase.

13. Regulador de potência de pico, de acordo com a reivindicação 12, caracterizado pelo fato de que o aparelho de estimação de potência (402) compreende: uma pluralidade dos dispositivos quadráticos de banda base em fase, cada entrada com um dos sinais de entrada de banda base em fase, que emite uma pluralidade de sinais de banda base em fase quadrados; uma pluralidade de dispositivos quadráticos de banda base de quadratura, cada um inserido com um dos sinais de entrada de banda base de quadratura, que emite uma pluralidade de sinais de banda base de quadratura quadrados; uma pluralidade de primeiros somadores, cada um inserido com um dos pares de sinais de banda base de quadratura e em fase quadrados, que soma cada par de sinais de banda base de quadratura e em fase quadrados para gerar uma pluralidade de primeiras somas; uma pluralidade de dispositivos de raiz quadrada, cada um inserido com uma das primeiras somas, que tiram a raiz quadrada das primeiras somas para gerar uma pluralidade de sinais de estimação de potência de entrada de par de banda base; e um segundo somador, inserido com os sinais de estimação de potência de entrada de par de banda base, que soma os sinais de estimação de potência de entrada de par de banda base para gerar o sinal de estimação de potência de entrada geral.

14. Regulador de potência de pico, de acordo com a reivindicação 12, caracterizado pelo fato de que o aparelho de estimação de potência (402) compreende: pelo menos um dispositivo misturador, inserido com um par de sinais de entrada de banda base de quadratura e em fase, que emite um par de sinais de banda base de quadratura e em fase mistos; um somador em fase, inserido com o sinal de banda base em fase misto e pelo menos um sinal de entrada de banda base em fase, que emite uma soma em fase; um somador de quadratura, inserido com o sinal de banda base de quadratura misto e pelo menos um sinal de entrada de banda base de quadratura, que emite uma soma de quadratura; dispositivos quadráticos de quadratura e em fase, inserido com as somas de quadratura e em fase respectivamente, que emite somas de quadratura e em fase quadradas, respectivamente; dispositivos quadráticos de quadratura e em fase, inseridos com as somas de quadratura e em fase, respectivamente, que emite somas de quadratura e em fase quadradas, respectivamente; um somador final, inserido com as somas de quadratura e em base quadradas, que gera o sinal de estimação de potência de entrada geral.

15. Regulador de potência de pico, de acordo com a reivindicação 12, caracterizado pelo fato de que o aparelho de estimação de potência (402) compreende: pelo menos um dispositivo de misturar, inserido com um par de sinais de entrada de banda base de quadratura e em fase (314,316), que emite um par de sinais de banda base de quadratura e em fase mistos; um somador em fase, inserido com o sinal de banda base em fase misto e pelo menos um sinal de entrada de banda base em fase, que emite uma soma em fase; um somador de quadratura, inserido com o sinal de banda base de quadratura misto e pelo menos um sinal de entrada de banda base de quadratura, que emite uma soma de quadratura; dispositivos quadráticos de quadratura e em fase, inserido com as somas de quadratura e em fase, respectivamente, que emite somas de quadratura e em fase quadradas, respectivamente; um somador final, inserido com as somas de quadratura e em fase quadradas, que emite uma soma final; e um dispositivo de raiz quadrada, inserido com a soma final, que produz a raiz quadrada da soma final para gerar o sinal de estimação de potência de entrada geral.

16. Regulador de potência de pico, de acordo com a reivin- dicação 12, caracterizado pelo fato de que o aparelho de estimação de potência (402) compreende: uma pluralidade de dispositivos misturadores em que cada dispositivo misturador, inserido com um par de sinais de entrada de banda base de quadratura e em fase, emite um par de sinais de banda base de quadratura e em fase mistos; um somador em fase, inserido com os sinais de banda base em fase mistos, que emite uma soma em fase; um somador de quadratura, inserido com os sinais de banda base de quadratura mistos, que emite uma soma de quadratura; dispositivos quadráticos de quadratura e em fase, inseridos com as somas de quadratura e em fase, respectivamente, que emite somas de quadratura e em fase quadradas, respectivamente; um somador final, inserido com as somas de quadratura e em fase quadradas, que gera o sinal de estimação de potência de entrada geral.

17. Regulador de potência de pico, de acordo com a reivindicação 12, caracterizado pelo fato de que o aparelho de estimação de potência (402) compreende: uma pluralidade de dispositivos misturadores em que cada dispositivo misturador, inserido com um par de sinais de entrada de banda base de quadratura e em fase, emite um par de sinais de banda base de quadratura e em fase mistos; um somador em fase, inserido com os sinais de banda base em fase mistos, que emite uma soma em fase; um somador de quadratura, inserido com os sinais de banda base de quadratura mistos, que emite uma soma de quadratura; dispositivos quadráticos de quadratura e em fase, inseridos com as somas de quadratura e em fase, respectivamente, que emitem somas de quadratura e em fase quadradas, respectivamente; um somador final, inserido com as somas de quadratura e em fase quadradas, que emite uma soma final; e um dispositivo de raiz quadrada, inserido com a soma final, que tira a raiz quadrada da soma final para gerar o sinal de estimação de potência de entrada geral.

18. Regulador de potência de pico, de acordo com a reivindicação 12, caracterizado pelo fato de que o fator de escala é igual a um se o gerador de fator de escala (404,406) determina que o sinal de estimação de potência de entrada geral é inferior ou igual ao sinal de potência aceitável máxima; e o fator de escala é igual ao sinal de potência aceitável máxima dividido pelo sinal de estimação de potência de entrada geral se o gerador de fator de escala (404,406) determina que o sinal de estimação de potência de entrada geral é maior do que o sinal de potência aceitável máxima.

19. Regulador de potência de pico, de acordo com a reivindicação 12, caracterizado pelo fato de que o gerador de fator de escala (404,406) compreende um aparelho de primeiro estágio e um a-parelho de segundo estágio; em que a saída do aparelho de primeiro estágio é igual a um se o aparelho de primeiro estágio determinar que o sinal de estimação de potência de entrada geral é inferior ou igual ao sinal de potência aceitável máxima; em que a saída do aparelho de primeiro estágio é igual ao sinal de potência aceitável máxima dividida pelo sinal de estimação de potência de entrada geral se o aparelho de primeiro estágio determinar que o sinal de estimação de potência de entrada geral é maior do que o sinal de potência aceitável máxima; e em que a saída do aparelho de segundo estágio é o fator de escala, o fator de escala sendo igual à saída do aparelho de primei- ro estágio dividida por uma saída RMS (root mean squared - quadrado de média da raiz) emitido do aparelho de primeiro estágio por um período predeterminado.

20. Regulador de potência de pico, de acordo com a reivindicação 12, caracterizado pelo fato de que o aparelho de escala de potência (412) compreende uma pluralidade de pares de multiplicadores utilizados para multiplicar cada sinal de banda base de quadratura e em base retardado pelo fator de escala para gerar os sinais de banda base de quadratura e em fase e o aparelho de filtragem (414) compreender uma pluralidade de filtros de passa baixa utilizados para filtrar os sinais de banda base de quadratura e em fase escalados, as saídas dos filtros de passa baixa correspondendo aos pares de sinais de saída de banda base de quadratura e em fase (320,322).

21. Transmissor CDMA compreendendo: uma pluralidade de fontes de dados (302) acopladas em série a uma pluralidade de codificadores de canal e espalhadores (306), e uma pluralidade de filtros de formatação de pulso de banda base (312); um regulador de potência de pico (318) conforme definido na reivindicação 12, caracterizado pelo fato de que regulador de potência de pico (318) é inserido com as saídas dos filtros de formatação de pulso de banda base (312), as saídas de cada filtro de formatação de pulso de banda base (312) correspondendo a um dos pares de sinais de entrada de banda base de quadratura e em fase (314,316); uma pluralidade de moduladores de quadratura (324), cada um inserido com um dos pares de sinais de saída de banda base de quadratura e em fase (320,322); e um combinador (327), que combina as saídas dos moduladores de quadratura (324), acoplado em série a um conversor ascendente (328), um amplificador de potência multi-portadora (332), um filtro de freqüência de rádio (336) e uma antena (338).

22. Transmissor CDMA compreendendo: uma pluralidade de fontes de dados (302) acopladas em série a uma pluralidade de codificadores de canal e espalhadores (306), e uma pluralidade de filtros de formatação de pulso de banda base (312); uma pluralidade de reguladores de potência de pico conforme definido na reivindicação 12, caracterizado pelo fato de que a pluralidade de reguladores de potência de pico (318) é acoplada em série, um primeiro regulador de potência de pico (318) inserido com as saídas dos filtros de formatação de pulso de banda base (312), as saídas de cada filtro de formatação de pulso de banda base (312) correspondente a um dos pares de sinais de entrada de banda base de qua-dratura e em fase (314,316); uma pluralidade de moduladores de quadratura (324), cada um inserido com um dos pares de sinais de saída de banda base de quadratura e em fase (320,322) de um último regulador de potência de pico (318); e um combinador (327), que combina as saídas dos moduladores de quadratura (324), acoplado em série a um conversor ascendente (328), um amplificador de potência multi-portadora (332), um filtro de freqüência de rádio (336) e uma antena (338).

23. Regulador de magnitude de envelope (504), inserido com pelo menos um sinal de entrada Fl (502), que emite pelo menos um sinal de saída Fl (506) correspondente ao sinal de entrada Fl (502), o regulador de magnitude de envelope caracterizado pelo fato de que compreende: um aparelho de retardo (610) que gera um sinal Fl retardado que corresponde ao sinal de entrada Fl (502); um aparelho de estimação de magnitude de envelope (601,602) que gera, com a utilização do sinal de entrada Fl (502), um sinal de estimação de magnitude de envelope de entrada geral que corresponde ao sinal de entrada Fl (502); um gerador de fator de escala (604,606) que gera um fator de escala com a utilização do sinal de estimação de magnitude de envelope de entrada geral e um sinal de magnitude de envelope aceitável máxima; um aparelho de escala de magnitude de envelope (612) que utiliza o fator de escala e o sinal Fl retardado para gerar um sinal Fl escalado que corresponde ao sinal de saída Fl (506); e um aparelho de filtragem (614) que filtra o sinal Fl escalado para gerar o sinal de saída Fl (506).

24. Transmissor CDMA compreendendo: uma fonte de dados (102,302) acoplada em série a um codificador de canal e espalhador (106,306), um filtro de formatação de pulso de banda base (112,312) e um modulador de quadratura (124,324); um regulador de magnitude de envelope (504) conforme definido na reivindicação 23, caracterizado pelo fato de que é inserido com a saída do modulador de quadratura (124,324), a saída do modulador de quadratura (124,324) correspondendo ao sinal de entrada Fl (502); e um conversor ascendente (128,328), inserido com o sinal de saída Fl (506), acoplado em série a um amplificador de potência (132,332), um filtro de freqüência de rádio (136,336) e uma antena (138,338).

25. Transmissor CDMA compreendendo: uma pluralidade de fontes de dados (103,320) acopladas em série a uma pluralidade de codificador de canal e espalhadores (106,306), uma pluralidade de filtros de formatação de pulso de banda base (112,312) e uma pluralidade de moduladores de quadratura (124,324); um combinador (327), que combina as saídas dos moduladores de quadratura (124,324); um regulador de magnitude de envelope (504) conforme definido na reivindicação 23, caracterizado pelo fato de que é inserido com a saída do combinador (327), a saída do combinador (327) correspondendo ao sinal de entrada Fl (502); e um conversor ascendente (128,328), inserido com o sinal de saída Fl (506), acoplado em série a um amplificador de potência multi-portadora (132,332), um filtro de freqüência de rádio (136,336) e uma antena (138,338).

26. Regulador de magnitude de envelope, de acordo com a reivindicação 23, caracterizado pelo fato de que é inserido com uma pluralidade de sinais de entrada Fl (502), que emite uma pluralidade de sinais de saída Fl (506); em que o aparelho de retardo (610) gera uma pluralidade de sinais Fl retardados; em que o aparelho de estimação de magnitude de envelope (601,602) gera o sinal de estimação de magnitude de envelope de entrada geral que corresponde aos sinais de entrada Fl (502) com a utilização dos sinais de entrada Fl (502); em que o aparelho de escala de magnitude de envelope (612) utiliza o fator de escala e os sinais Fl retardados para gerar uma pluralidade de sinais Fl escalados; e em que o aparelho de filtragem (614) filtra os sinais Fl escalados para gerar os sinais de saída Fl (506).

27. Regulador de magnitude de envelope, de acordo com a reivindicação 26, caracterizado pelo fato de que o aparelho de estimação de magnitude de envelope (601,602) compreende: um somador (601), inserido com os sinais de entrada Fl (502), que soma os sinais de entrada Fl (502) para gerar uma primeira soma; um detector de envelope (602), inserido com a primeira soma, que gera o sinal de estimação de magnitude de envelope de entrada geral.

28. Regulador de magnitude de envelope, de acordo com a reivindicação 27, caracterizado pelo fato de que o detector de envelope (602) compreende: um dispositivo de valor absoluto (704) que gera um sinal Fl de valor absoluto com a utilização da primeira soma; e um detector de valor máximo (706), inserido com o sinal Fl de valor absoluto, que determina o valor de entrada máximo por uma quantidade de tempo predeterminada, este valor de entrada máximo correspondendo ao sinal de estimação de magnitude de envelope de entrada geral.

29. Regulador de magnitude de envelope, de acordo com a reivindicação 27, caracterizado pelo fato de que o detector de envelope compreende: um dispositivo de interpolação (702) e de amostragem ascendente que gera um sinal Fl interpolado com a utilização da primeira soma; um dispositivo de valor absoluto (704) que gera um sinal Fl de valor absoluto com o uso do sinal Fl interpolado; e um detector de valor máximo (706), inserido com o sinal Fl de valor absoluto, que determina o valor de entrada máximo por uma quantidade de tempo predeterminada, este valor de entrada máximo correspondendo ao sinal de estimação de magnitude de envelope de entrada geral.

30. Regulador de magnitude de envelope, de acordo com a reivindicação 26, caracterizado pelo fato de que o fator de escala é igual a um se o gerador de fator de escala (604,606) determina que o sinal de estimação de magnitude de envelope de entrada geral é menos que ou igual ao sinal de magnitude de envelope aceitável máxima; e o fator de escala é igual ao sinal de magnitude de envelope aceitável máxima dividido pelo sinal de estimação de magnitude de envelope de entrada geral se o gerador de fator de escala determinar que o sinal de estimação de magnitude de envelope de entrada geral é maior do que o sinal de magnitude de envelope aceitável máximo.

31. Regulador de magnitude de envelope, de acordo com a reivindicação 26, caracterizado pelo fato de que o gerador de fator de escala (604,606) compreende um aparelho de primeiro estágio e um aparelho de segundo estágio; em que a saída do aparelho de primeiro estágio é igual a um se o aparelho de primeiro estágio determinar que o sinal de estimação de magnitude de envelope de entrada geral é menos que ou igual ao sinal de magnitude de envelope aceitável máxima; em que a saída do aparelho de primeiro estágio é igual ao sinal de magnitude de envelope aceitável máxima dividido pelo sinal de estimação de magnitude de envelope de entrada geral se o aparelho de primeiro estágio determinar que o sinal de estimação de magnitude de envelope de entrada geral é maior do que o sinal de magnitude de envelope aceitável máxima; e em que a saída do aparelho de segundo estágio é o fator de escala, o fator de escala sendo igual à saída do aparelho de primeiro estágio dividida por uma saída RMS (root mean squared - raiz da mediana quadrada) do aparelho de primeiro estágio por um período predeterminado.

32. Regulador de magnitude de envelope, de acordo com a reivindicação 26, caracterizado pelo fato de que o aparelho de escala de magnitude de envelope (612) compreende uma pluralidade de multiplicadores (612) utilizados para multiplicar cada sinal Fl retardado pelo fator de escala para gerar os sinais Fl escalados e o aparelho de filtragem (614) compreender uma pluralidade de filtros passa faixa (614) utilizados para filtrar os sinais Fl escalados, as saídas dos filtros de passagem de banda correspondendo aos sinais de saída Fl.

33. Transmissor CDMA compreendendo: uma pluralidade de fontes de dados (102,302) acoplada em série a uma pluralidade de codificadores de canal e espalhadores (106.306) , uma pluralidade de filtros de formatação de pulso de banda base (112,312), e uma pluralidade de moduladores de quadratura (124.324) ; um regulador de magnitude de envelope (504) conforme definido na reivindicação 26, caracterizado pelo fato de que é inserido com as saídas dos moduladores de quadratura (124,324), a saída de cada modulador de quadratura (124,324) correspondendo a um dos sinais de entrada Fl (502); e um combinador (327), que combina os sinais de saída Fl (506) do regulador de magnitude de envelope (504), acoplado em série a um conversor ascendente (128,328), um amplificador de potência multi-portadora (132,332), um filtro de freqüência de rádio (136,336) e uma antena (138,338).

34. Transmissor CDMA compreendendo: uma pluralidade de fontes de dados (102,302) acoplada em série a uma pluralidade de codificadores de canal e espalhadores (106.306) , uma pluralidade de filtros de formatação de pulso de banda base (112,312) e uma pluralidade de moduladores de quadratura (124.324) ; uma pluralidade de reguladores de magnitude de envelope (504) conforme definido na reivindicações 26, caracterizado pelo fato de que a pluralidade de reguladores de magnitude de envelope (504) é acoplada em série, um primeiro regulador de magnitude de envelope (504) inserido com as saídas dos moduladores de quadratura (124,324), a saída de cada modulador de quadratura (124,324) correspondendo a um dos sinais de entrada Fl (502); e um combinador (327), que combina os sinais de saída Fl (506) de um último regulador de magnitude de envelope (504), acoplado em série a um conversor ascendente (128,328), um amplificador de potência multi-portadora (132,332), um filtro de freqüência de rádio (136,336) e uma antena (138,338).

35. Método para regular a potência de saída em um regulador de potência de pico (118,318), inserido com pelo menos um sinal de entrada, que emite pelo menos um sinal de saída correspondente ao sinal de entrada, caracterizado pelo fato de que compreende as etapas de: estimar o nível de potência de entrada geral correspondente ao sinal de entrada; gerar um fator de escala com a utilização da estimativa do nível de potência de entrada geral e um sinal de potência de entrada aceitável máxima; retardar o sinal de entrada; gerar um sinal escalado correspondente ao sinal de saída com a utilização do fator de escala e o sinal de entrada retardado e filtrar o sinal escalado para gerar o sinal de saída.