BR9914992A - Processo para reduzir instabilidade no tempo de espera em um sistema que utiliza sincronização por recheio de bit e em um sincronizador, circuito sincronizador, e, rede de telecomunicações - Google Patents

Processo para reduzir instabilidade no tempo de espera em um sistema que utiliza sincronização por recheio de bit e em um sincronizador, circuito sincronizador, e, rede de telecomunicações

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Abstract

''PROCESSO PARA REDUZIR INSTABILIDADE NO TEMPO DE ESPERA EM UM SISTEMA QUE UTILIZA SINCRONIZAçãO POR RECHEIO DE BIT E EM UM SINCRONIZADOR, CIRCUITO SINCRONIZADOR, E, REDE DE TELECOMUNICAçõES''. Circuitos e processos são descritos, os quais reduzem a instabilidade de tempo de espera em um sincronizador/multiplexador utilizando uma comparação ''sub-bit'' de um relógio associado com uma corrente de dados não sincronizados e um relógio associado com uma corrente de dados sincronizados para gerar um nível de limiar para utilizar na determinação de quando rechear com bits a corrente de dados sincronizados. O termo ''sub-bit'' significa que a diferença de fase quando medida por meio de, por exemplo, da localização de indicadores associados com os dois relógios é precisa até uma função de um bit.
BR9914992-3A 1998-11-02 1999-11-02 Processo para reduzir instabilidade no tempo de espera em um sistema que utiliza sincronização por recheio de bit e em um sincronizador, circuito sincronizador, e, rede de telecomunicações BR9914992A (pt)

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