KR890016870A - 재순환 쉬프트 레지스터를 이용한 제어메모리 장치 - Google Patents

재순환 쉬프트 레지스터를 이용한 제어메모리 장치 Download PDF

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KR890016870A
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바라니아이 로렌스
스코르도 도미니크
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엘리 웨이스
아메리칸 텔리폰 앤드 텔리그라프 캄파니
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Abstract

내용 없음

Description

재순환 쉬프트 레지스터를 이용한 제어메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 일 태양에 따른 제어메모리를 사용하는 시분할 다중화 교환 시스템의 개략적인 블럭도. 제 2 도는 본 발명의 일 실시태양을 포함하는 공통제어 메모리의 상세에 대한 개략 블럭도.

Claims (8)

  1. 각기 재순환 구성으로 연결되고 기억셀의 매트릭스를 형성하도록 배열된 다수의 쉬프트 레지스터 (201-1 내지 201-M)와 ; 시스템 타이밍신호(CLOCK) 및 시스템 동기화 신호(SYNC)의 신호원(205)과 ; 타이밍 마아커를 기억하기 위한 수단(210)과 상기 시스템 타이밍 신호에 응답하여 상기 다수의 쉬프트레지스터 내의 비트 및 상기 기억 수단내의 상기 타이밍 마아커를 진행시키는 수단과 상기 타이밍 마아커가상기 시스템 동기화 신호와의 동기를 벗어난 때를 검출하기 위한 수단(209)과 ; 상기 타이밍 마아커가 상기 동기화 신호와의 동기를 벗어났을때에 예정된 기간 동안 상기 다수의 쉬프트 레지스터 내의 상기 비트 및 상기 기억수단 내의 상기 타이밍 마아커의 진행을 금지하기 위한 수단(204, 206, 207, 208)을 포함하는 제어메모리 장치.
  2. 제 1 항에 있어서, 상기 검출수단이 상기 타이밍 마아커를 기억하기 위한 수단으로 부터의 출력과 상기 시스템 동기화 신호에 응답하여, 상기 타이밍 마아커를 기억하기 위한 상기 수단의 출력 신호와 상기 시스템 동기화 신호간에 일치가 되지 않았음을 나타내는 제어신호를 발생하기 위한 비교기 수단(208 내지 209)을 포함하는 제어메모리 장치.
  3. 제 2 항에 있어서, 상기 진행수단이 상기 다수의 쉬프트 레지스터 및 상기 타이밍 마아커를 기억하기 위한 수단에 상기 시스템 타이밍 신호를 표시하는 클럭 신호를 공급하기 위한 수단(204)를 포함하며, 상기 금지 수단이 상기 제어신호 및 상기 시스템 타이밍 신호에 응답하여 상기 예정된 기간 동안 상기 클럭 신호 공급을 금지하기 위한 수단(206, 207)을 포함하는 제어메모리 장치.
  4. 제 3 항에 있어서, 상기 타이밍 마아커를 기억하기 위한 상기 수단이 재순환 구성으로 연결된 쉬프트 레지스터를 포함하는 제어 메모리 장치.
  5. 제 4 항에 있어서, 상기 각 쉬프트 레지스터가 N단을 가지는 제어 메모리 장치.
  6. 제 5 항에 있어서, 상기 쉬프트 레지스터의 각각은 다이나믹 쉬프트 레지스터이며, 상기 클럭 신호를 공급하기 위한 상기 수단은 비중복 클럭 신호를 공급하는 제어메모리 장치.
  7. 제 6 항에 있어서, 데이타 프레임은 연속하는 상기 동기화 신호에 의해 경계가 정해지며, 상기 예정된 기간은 상기 데이타 프레임의 예정된 부분인 제어메모리.
  8. 제 7 항에 있어서, 상기 데이타 프레임은 예정된 수의 타임 슬록 기간을 포함하며, 상기 데이타 프레임의 상기 예정된 부분은 하나의 타임 슬롯 기간인 제어메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890005355A 1988-04-25 1989-04-24 재순환 쉬프트 레지스터를 이용한 제어메모리 장치 KR950008650B1 (ko)

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