JPH0761171B2 - 再循環型シフトレジスタを用いたコントロールメモリ - Google Patents
再循環型シフトレジスタを用いたコントロールメモリInfo
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- JPH0761171B2 JPH0761171B2 JP1100370A JP10037089A JPH0761171B2 JP H0761171 B2 JPH0761171 B2 JP H0761171B2 JP 1100370 A JP1100370 A JP 1100370A JP 10037089 A JP10037089 A JP 10037089A JP H0761171 B2 JPH0761171 B2 JP H0761171B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Shift Register Type Memory (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、システムに制御ワードを供給するコントロー
ルメモリに係り、特に時分割多重（TDM）交換システム
を制御するためのコントロールメモリに関する。
ルメモリに係り、特に時分割多重（TDM）交換システム
を制御するためのコントロールメモリに関する。
［従来の技術］ TDMスイッチを通るデジタルTDM信号パスを制御するため
に、制御ワードがいわゆるコントロールメモリからTDM
スイッチに与えられる。このコントロールメモリは、各
デジタルTDM信号がTDMスイッチを通過するルートを制御
するTDMスイッチ制御信号、すなわち制御ワードタイム
スロットを記憶する。
に、制御ワードがいわゆるコントロールメモリからTDM
スイッチに与えられる。このコントロールメモリは、各
デジタルTDM信号がTDMスイッチを通過するルートを制御
するTDMスイッチ制御信号、すなわち制御ワードタイム
スロットを記憶する。
このシステムにおいて、デジタルTDM信号のタイムスロ
ットとコントロールメモリからの対応する制御ワードと
の相関が適切に保たれなければならない。
ットとコントロールメモリからの対応する制御ワードと
の相関が適切に保たれなければならない。
従来、TDM交換システムのコントロールメモリには、ラ
ンダムアクセスメモリ（RAM）が用いられていた。その
理由は、シーケンシャルアドレス発生器をTDM交換シス
テムのタイミング信号と同期させることにより、RAMコ
ントロールメモリに書き込まれた制御ワードがTDMスイ
ッチのデータフレーム毎に確実に順次読み出されるから
である。
ンダムアクセスメモリ（RAM）が用いられていた。その
理由は、シーケンシャルアドレス発生器をTDM交換シス
テムのタイミング信号と同期させることにより、RAMコ
ントロールメモリに書き込まれた制御ワードがTDMスイ
ッチのデータフレーム毎に確実に順次読み出されるから
である。
［発明が解決しようとする課題］ 一方、システムレジスタは、デジタル信号プロセッサ、
エコーキャンセラー等の装置のメモリユニットとして使
用されてきたが、TDM交換システムを制御するための共
通コントロールメモリとしては使用されなかった。
エコーキャンセラー等の装置のメモリユニットとして使
用されてきたが、TDM交換システムを制御するための共
通コントロールメモリとしては使用されなかった。
これは、TDMスイッチのコントロールメモリをシステム
レジスタにより構成した場合、TDMスイッチとこのメモ
リユニットとの同期が失われると、コントロールメモリ
の記憶内容が正しくTDMスイッチに与えられないという
問題があったためである。
レジスタにより構成した場合、TDMスイッチとこのメモ
リユニットとの同期が失われると、コントロールメモリ
の記憶内容が正しくTDMスイッチに与えられないという
問題があったためである。
すなわち、再循環型シフトレジスタの方がRAMに比べ
て、TDM交換システムを制御するための共通コントロー
ルメモリとして、サイズ、価格および消費電力の点で効
率よくメモリユニットを構成できるが、RAMのコントロ
ールメモリのようにシーケンシャルアドレス発生器を使
ってTDMスイッチとの同期をとることができないという
問題があった。
て、TDM交換システムを制御するための共通コントロー
ルメモリとして、サイズ、価格および消費電力の点で効
率よくメモリユニットを構成できるが、RAMのコントロ
ールメモリのようにシーケンシャルアドレス発生器を使
ってTDMスイッチとの同期をとることができないという
問題があった。
本発明の目的は、システムとの同期を失った場合の自動
的な再同期を可能にした、再循環型シフトレジスタを用
いたコントロールメモリを提供することである。
的な再同期を可能にした、再循環型シフトレジスタを用
いたコントロールメモリを提供することである。
［課題を解決するための手段］ 上記の目的を達成するために、本発明では、TDM交換シ
ステムのようなシステムを制御するための共通コントロ
ールメモリを複数個の再循環型シフトレジスタにより構
成し、TDMスイッチのタイミング信号との同期が失われ
た場合に、自動的に再同期を行うための手段を設けてい
る。すなわち、シフトレジスタの出力を入力側に戻す回
路パスを設けた再循環型シフトレジスタを複数個用い
て、コントロールメモリすなわちメモリマトリクスを構
成する。メモリマトリクスは、TDMスイッチのTDMデータ
フレームの各タイムスロットに与えるそれぞれが複数ビ
ットからなる複数の制御ワードを記憶する。なお、TDM
スイッチのタイムスロットに与えられる制御ワードが格
納されるコントロールメモリ中の部分を、制御タイムス
ロットという。
ステムのようなシステムを制御するための共通コントロ
ールメモリを複数個の再循環型シフトレジスタにより構
成し、TDMスイッチのタイミング信号との同期が失われ
た場合に、自動的に再同期を行うための手段を設けてい
る。すなわち、シフトレジスタの出力を入力側に戻す回
路パスを設けた再循環型シフトレジスタを複数個用い
て、コントロールメモリすなわちメモリマトリクスを構
成する。メモリマトリクスは、TDMスイッチのTDMデータ
フレームの各タイムスロットに与えるそれぞれが複数ビ
ットからなる複数の制御ワードを記憶する。なお、TDM
スイッチのタイムスロットに与えられる制御ワードが格
納されるコントロールメモリ中の部分を、制御タイムス
ロットという。
TDMスイッチとコントロールメモリとの同期は、TDM交換
システムのシステムタイミングユニットが発生するシス
テムのタイミング信号をタイミングマーカーとして記憶
することにより実現される。システムのタイミング信号
が中断した後に自動的に再同期させるために、このタイ
ミングマーカーはシステムのタイミング信号と比較され
る。同期が失われた場合、例えば１タイムスロットの期
間の制御タイムスロットの前進、すなわちシフトレジス
タの出力側への記憶内容の移動を禁止する。もし同期は
ずれが１タイムスロット分であれば、次のTDMデータフ
レームにおいて再同期がとれることになる。
システムのシステムタイミングユニットが発生するシス
テムのタイミング信号をタイミングマーカーとして記憶
することにより実現される。システムのタイミング信号
が中断した後に自動的に再同期させるために、このタイ
ミングマーカーはシステムのタイミング信号と比較され
る。同期が失われた場合、例えば１タイムスロットの期
間の制御タイムスロットの前進、すなわちシフトレジス
タの出力側への記憶内容の移動を禁止する。もし同期は
ずれが１タイムスロット分であれば、次のTDMデータフ
レームにおいて再同期がとれることになる。
［実施例］ 以下、本発明の一実施例を図面を参照して説明する。
第１図において、101はTDM（時分割多重）スイッチマト
リクスであり、デジタル信号の入力通信リンクから出力
通信リンクへの交換制御を行う。102はコントロールメ
モリであり、TDMスイッチマトリクス101を制御するため
に、いわゆる制御タイムスロットに制御ワードを供給す
る。これにより、デジタル信号の入力通信リンクから出
力通信リンクでの所望の交換接続が選択される。103は
システムコントローラであり、102に格納される制御ワ
ードを供給する。104はシステムタイミングユニットで
あり、システムのタイミング信号（クロック信号）を供
給する。105はバックアップ・システムタイミングユニ
ットであり、システムタイミングユニット104の代わり
にシステムのタイミング信号を供給できるようになって
いる。本実施例では、システムのタイミング信号は約27
MHzのCLOCK信号として示されている。
リクスであり、デジタル信号の入力通信リンクから出力
通信リンクへの交換制御を行う。102はコントロールメ
モリであり、TDMスイッチマトリクス101を制御するため
に、いわゆる制御タイムスロットに制御ワードを供給す
る。これにより、デジタル信号の入力通信リンクから出
力通信リンクでの所望の交換接続が選択される。103は
システムコントローラであり、102に格納される制御ワ
ードを供給する。104はシステムタイミングユニットで
あり、システムのタイミング信号（クロック信号）を供
給する。105はバックアップ・システムタイミングユニ
ットであり、システムタイミングユニット104の代わり
にシステムのタイミング信号を供給できるようになって
いる。本実施例では、システムのタイミング信号は約27
MHzのCLOCK信号として示されている。
次に、第２図を参照して102の構成について説明する。
第２図において、複数（Ｍ個）のシフトレジスタ201−
１〜201−Ｍが設けられており、各シフトレジスタ201−
１〜201−ＭはＮ段の記憶部を有し、それぞれ回路パス2
02−１〜202−Ｍによりその出力から入力へ戻るパスが
形成されており、いわゆる再循環方式に接続されてい
る。シフトレジスタ201−１〜201−Ｍは、Ｍ×Ｎのメモ
リマトリクスを構成している。Ｍ、Ｎは任意の整数であ
り、この実施例ではＭが10、Ｎが16である。Ｍは制御ワ
ードのビット数に対応し、ＮはTDMスイッチマトリクス1
01のデータフレームのタイムスロット数に対応してい
る。本実施例では、シフトレジスタ201−１〜201−Ｍは
いわゆるダイナミックタイプのものである。ダイナミッ
クタイプのシフトレジスタによりメモリマトリクスを構
成すると、メモリマトリクスの占有面積が最小となり、
従ってコストも最小になる。すなわち、システム全体と
しては、他の回路部品が利用できる面積が大きくなる。
第２図において、複数（Ｍ個）のシフトレジスタ201−
１〜201−Ｍが設けられており、各シフトレジスタ201−
１〜201−ＭはＮ段の記憶部を有し、それぞれ回路パス2
02−１〜202−Ｍによりその出力から入力へ戻るパスが
形成されており、いわゆる再循環方式に接続されてい
る。シフトレジスタ201−１〜201−Ｍは、Ｍ×Ｎのメモ
リマトリクスを構成している。Ｍ、Ｎは任意の整数であ
り、この実施例ではＭが10、Ｎが16である。Ｍは制御ワ
ードのビット数に対応し、ＮはTDMスイッチマトリクス1
01のデータフレームのタイムスロット数に対応してい
る。本実施例では、シフトレジスタ201−１〜201−Ｍは
いわゆるダイナミックタイプのものである。ダイナミッ
クタイプのシフトレジスタによりメモリマトリクスを構
成すると、メモリマトリクスの占有面積が最小となり、
従ってコストも最小になる。すなわち、システム全体と
しては、他の回路部品が利用できる面積が大きくなる。
選択器203−１〜203−Ｍは、シフトレジスタ201−１〜2
01−Ｍに一対一に対応しており、通常は各シフトレジス
タ201−１〜201−Ｍの出力ビットをそれぞれの入力に再
循環させる。さらに選択器203−１〜203−Ｍは、システ
ムコントローラ103から制御ワードをシフトレジスタ201
−１〜201−Ｍにより構成されたメモリマトリクスに書
き込むためにも用いられる。本実施例ではＮは10である
ので、メモリマトリクス中の制御タイムスロットに挿入
されるべき制御ワードのビット数は10である。制御ワー
ドの８ビットはスイッチアドレスを含み、残りの２ビッ
トはいわゆるオーバーヘッドとして使用される。メモリ
マトリクスには、10ビットからなる制御ワードが16個格
納されることになる。シフトレジスタ201−１〜201−Ｍ
は、再循環方式に構成されているので、この６個の制御
ワードが順番にTDMスイッチマトリクス101のタイムスロ
ットに与えられることになる。制御タイムスロット中の
制御ワードは、CLK発生器204からのSCK信号によりシフ
トレジスタ201−１〜201−Ｍ中を逐次前進させられ、TM
スイッチマトリクス101に逐次与えられる。CLK発生器20
4は、システムのCLOCK信号に応じて、SCK信号を発生す
る。このSCK信号はシフトレジスタ201−１〜201−Ｍを
クロックするために使用される。また、SCK信号は、マ
ーカー格納ユニット210に与えられる。この場合、マー
カー格納ユニット210は、Ｎビットのダイナミックシフ
トレジスタである。ただし、マーカー格納ユニット210
は必ずしもダイナミックシフトレジスタである必要はな
く、カウンターなどの他の記憶手段を使用しても良い。
01−Ｍに一対一に対応しており、通常は各シフトレジス
タ201−１〜201−Ｍの出力ビットをそれぞれの入力に再
循環させる。さらに選択器203−１〜203−Ｍは、システ
ムコントローラ103から制御ワードをシフトレジスタ201
−１〜201−Ｍにより構成されたメモリマトリクスに書
き込むためにも用いられる。本実施例ではＮは10である
ので、メモリマトリクス中の制御タイムスロットに挿入
されるべき制御ワードのビット数は10である。制御ワー
ドの８ビットはスイッチアドレスを含み、残りの２ビッ
トはいわゆるオーバーヘッドとして使用される。メモリ
マトリクスには、10ビットからなる制御ワードが16個格
納されることになる。シフトレジスタ201−１〜201−Ｍ
は、再循環方式に構成されているので、この６個の制御
ワードが順番にTDMスイッチマトリクス101のタイムスロ
ットに与えられることになる。制御タイムスロット中の
制御ワードは、CLK発生器204からのSCK信号によりシフ
トレジスタ201−１〜201−Ｍ中を逐次前進させられ、TM
スイッチマトリクス101に逐次与えられる。CLK発生器20
4は、システムのCLOCK信号に応じて、SCK信号を発生す
る。このSCK信号はシフトレジスタ201−１〜201−Ｍを
クロックするために使用される。また、SCK信号は、マ
ーカー格納ユニット210に与えられる。この場合、マー
カー格納ユニット210は、Ｎビットのダイナミックシフ
トレジスタである。ただし、マーカー格納ユニット210
は必ずしもダイナミックシフトレジスタである必要はな
く、カウンターなどの他の記憶手段を使用しても良い。
システムのCLOCK信号およびSYNCタイミング信号は、タ
イミング信号喪失検出器・選択器205の制御によって、
システムタイミングユニット104またはバックアップ・
システムタイミングユニット105のいずれかから与えら
れる。すなわち、システムタイミングユニット104から
のシステムタイミング信号が無くなると、タイミング信
号喪失検出器・選択器205のスイッチがバックアップ・
システムタイミングユニット105に切り換えられる。CLO
CK信号とSYNCタイミング信号の関係は、第３図に示され
ている。SYNCタイミング信号のパルスは各TDMデータフ
レームの始まりにおいて発生している。この例では、１
つのTDMデータフレームには16個のCLOCK信号のパルスが
含まれている。
イミング信号喪失検出器・選択器205の制御によって、
システムタイミングユニット104またはバックアップ・
システムタイミングユニット105のいずれかから与えら
れる。すなわち、システムタイミングユニット104から
のシステムタイミング信号が無くなると、タイミング信
号喪失検出器・選択器205のスイッチがバックアップ・
システムタイミングユニット105に切り換えられる。CLO
CK信号とSYNCタイミング信号の関係は、第３図に示され
ている。SYNCタイミング信号のパルスは各TDMデータフ
レームの始まりにおいて発生している。この例では、１
つのTDMデータフレームには16個のCLOCK信号のパルスが
含まれている。
タイミング信号喪試検出器・選択器205からのCLOCK信号
は、フリップフロップ206のクロック入力およびANDゲー
ト207の第１の入力に与えられる。206の出力は207の第
２の入力に与えられる。206は、Ｄタイプ・フリップフ
ロップであり、Ｄ入力に入力された信号状態を、クロッ
ク入力に次のCLOCKパルスが与えられたときに出力す
る。206および207によりインヒビターを形成し、CLK発
生器204からのSCKパルス発生の禁止を制御する。このSC
Kバルス発生を禁止すると、シフトレジスタ201−１〜20
1−Ｍおよびマーカー格納ユニット210を構成するシフト
レジスタにクロック信号が与えられなくなるため、シフ
トレジスタ201−１〜201−Ｍ中の制御ワードおよびマー
カー格納ユニット210中のタイミングマーカーの前進が
禁止される。SYNCタイミング信号はNANDゲート208の第
１の入力、比較器209および書込み・読出しコントロー
ラ211に与えられる。書込み・読出しコントローラ211
は、SYNCタイミング信号、システムコントローラ103か
らのアドレス信号および書込み・読出しコントロール
（R/W）信号に応答して、タイミングマーカーをマーカ
ー格納ユニット210の適切なアドレスに書き込む。第３
図に示された例では、タイミングマーカーのパルスはTD
Mデータフレームのタイムスロット（０）の位置にある
ので、タイミングマーカーの格納アドレスは（０）とな
る。また書込み・読出しコントローラ211は、SYNCタイ
ミング信号、システムコントローラ103からのアドレス
信号および書込み・読出しコントロール（R/W）信号に
応答して、必要に応じて制御ワードを203を介してシフ
トレジスタ201−１〜201−Ｍに書き込む。
は、フリップフロップ206のクロック入力およびANDゲー
ト207の第１の入力に与えられる。206の出力は207の第
２の入力に与えられる。206は、Ｄタイプ・フリップフ
ロップであり、Ｄ入力に入力された信号状態を、クロッ
ク入力に次のCLOCKパルスが与えられたときに出力す
る。206および207によりインヒビターを形成し、CLK発
生器204からのSCKパルス発生の禁止を制御する。このSC
Kバルス発生を禁止すると、シフトレジスタ201−１〜20
1−Ｍおよびマーカー格納ユニット210を構成するシフト
レジスタにクロック信号が与えられなくなるため、シフ
トレジスタ201−１〜201−Ｍ中の制御ワードおよびマー
カー格納ユニット210中のタイミングマーカーの前進が
禁止される。SYNCタイミング信号はNANDゲート208の第
１の入力、比較器209および書込み・読出しコントロー
ラ211に与えられる。書込み・読出しコントローラ211
は、SYNCタイミング信号、システムコントローラ103か
らのアドレス信号および書込み・読出しコントロール
（R/W）信号に応答して、タイミングマーカーをマーカ
ー格納ユニット210の適切なアドレスに書き込む。第３
図に示された例では、タイミングマーカーのパルスはTD
Mデータフレームのタイムスロット（０）の位置にある
ので、タイミングマーカーの格納アドレスは（０）とな
る。また書込み・読出しコントローラ211は、SYNCタイ
ミング信号、システムコントローラ103からのアドレス
信号および書込み・読出しコントロール（R/W）信号に
応答して、必要に応じて制御ワードを203を介してシフ
トレジスタ201−１〜201−Ｍに書き込む。
SYNCタイミング信号は、コントロールメモリマトリクス
中の適切な制御タイムスロットに制御ワードを書き込む
ための基準となる。また書込み・読出しコントローラ21
1は、システムコントローラ103からのアドレス信号およ
び書込み・読出しコントロール（R/W）信に応答して、
シフトレジスタ201−１〜201−Ｍの中を再循環する制御
ワードをラッチ212に一時的に格納させる。ラッチ212に
格納された制御ワードは、それが正しいかどうかの確認
のためにシステムコントローラ103にデータ出力として
供給される。
中の適切な制御タイムスロットに制御ワードを書き込む
ための基準となる。また書込み・読出しコントローラ21
1は、システムコントローラ103からのアドレス信号およ
び書込み・読出しコントロール（R/W）信に応答して、
シフトレジスタ201−１〜201−Ｍの中を再循環する制御
ワードをラッチ212に一時的に格納させる。ラッチ212に
格納された制御ワードは、それが正しいかどうかの確認
のためにシステムコントローラ103にデータ出力として
供給される。
マーカー格納ユニット210からの出力は、比較器209に与
えられる。比較器209は、マーカー格納ユニット210に格
納され、前進させられているタイミングマーカーがSYNC
タイミング信号と同期しているかどうかを比較する。比
較器209の出力は、NANDゲート208の第２の入力に与えら
れる。通常は、第３図に示すようにタイミングマーカー
をSYNCタイミング信号とは同期しており、差がないの
で、比較器209の出力は論理「０」となっている。同期
が失われて、第４図に示すようにSYNCタイミング信号と
マーカー格納ユニット210の出力が一致しない場合、比
較器209の出力は論理「１」となる。同期がとれている
通常の状態では、NANDゲート208の出力は常に論「１」
である。しかし第４図に示すように、同期が失われて、
比較器209の出力が論理「１」となり、比較器209の出力
とSYNCタイミング信号とが同時に論理「１」になると、
NANDゲート208の出力は、論理「０」となる。従って、
比較器209およびNANDゲート208は、タイミングマーカー
がSYNCタイミング信号と同時に発生しない時に、論理
「０」の制御信号を発生する比較器を構成することにな
る。この論理「０」の出力は、フリップフロップ206の
Ｄ入力に与えられ、フリップフロップ206のクロック入
力に次のCLOCKパルスが与えられたときに、フリップフ
ロップ206の出力が論理「０」となる。フリップフロッ
プ206のこの論理「０」出力は、ANDゲート207がCLK発生
器204にCLOCKパルスを供給することを禁止する。結局、
第４図に示すように、SCKパルス発生が禁止され、シフ
トレジスタ201−１〜201−Ｍの制御タイムスロット中の
制御ワードの前進およびマーカー格納ユニット210中の
タイミングマーカーの前進が禁止される。第４図に示さ
れた例では、シフトレジスタ201−１〜201−Ｍの制御タ
イムスロット中の制御ワードの前進およびマーカー格納
ユニット210中のタイミングマーカーの前進は、TDMデー
タフレームの１タイムスロットの期間遅延させられ、次
のTDMデータフレームで同期がとられる。この場合に
は、SYNCタイミング信号とSCK信号との同期はずれが１
タイムスロット分であったが、もしタイミングマーカー
の同期はずれが１タイムスロットよりも大きければ、禁
止サイクルをより多く必要とし、最大で15サイクル必要
となる。１つのTDMデータフレームにおいては、SCKパル
スは１つだけが禁止される。従って、最悪の場合には、
SYNCタイミングとの同期を再度確立する前に、合計15個
のTDMデータフレームが通過されることになる。
えられる。比較器209は、マーカー格納ユニット210に格
納され、前進させられているタイミングマーカーがSYNC
タイミング信号と同期しているかどうかを比較する。比
較器209の出力は、NANDゲート208の第２の入力に与えら
れる。通常は、第３図に示すようにタイミングマーカー
をSYNCタイミング信号とは同期しており、差がないの
で、比較器209の出力は論理「０」となっている。同期
が失われて、第４図に示すようにSYNCタイミング信号と
マーカー格納ユニット210の出力が一致しない場合、比
較器209の出力は論理「１」となる。同期がとれている
通常の状態では、NANDゲート208の出力は常に論「１」
である。しかし第４図に示すように、同期が失われて、
比較器209の出力が論理「１」となり、比較器209の出力
とSYNCタイミング信号とが同時に論理「１」になると、
NANDゲート208の出力は、論理「０」となる。従って、
比較器209およびNANDゲート208は、タイミングマーカー
がSYNCタイミング信号と同時に発生しない時に、論理
「０」の制御信号を発生する比較器を構成することにな
る。この論理「０」の出力は、フリップフロップ206の
Ｄ入力に与えられ、フリップフロップ206のクロック入
力に次のCLOCKパルスが与えられたときに、フリップフ
ロップ206の出力が論理「０」となる。フリップフロッ
プ206のこの論理「０」出力は、ANDゲート207がCLK発生
器204にCLOCKパルスを供給することを禁止する。結局、
第４図に示すように、SCKパルス発生が禁止され、シフ
トレジスタ201−１〜201−Ｍの制御タイムスロット中の
制御ワードの前進およびマーカー格納ユニット210中の
タイミングマーカーの前進が禁止される。第４図に示さ
れた例では、シフトレジスタ201−１〜201−Ｍの制御タ
イムスロット中の制御ワードの前進およびマーカー格納
ユニット210中のタイミングマーカーの前進は、TDMデー
タフレームの１タイムスロットの期間遅延させられ、次
のTDMデータフレームで同期がとられる。この場合に
は、SYNCタイミング信号とSCK信号との同期はずれが１
タイムスロット分であったが、もしタイミングマーカー
の同期はずれが１タイムスロットよりも大きければ、禁
止サイクルをより多く必要とし、最大で15サイクル必要
となる。１つのTDMデータフレームにおいては、SCKパル
スは１つだけが禁止される。従って、最悪の場合には、
SYNCタイミングとの同期を再度確立する前に、合計15個
のTDMデータフレームが通過されることになる。
［発明の効果］ 本発明によれば、システムを制御するための共通コント
ロールメモリとして、サイズ、価格および消費電力の点
で効率よくメモリユニットを構成できる再循環型シフト
レジスタを用いることが可能となり、かつコントロール
メモリがシステムとの同期を失った場合にも自動的に再
同期が可能となる。
ロールメモリとして、サイズ、価格および消費電力の点
で効率よくメモリユニットを構成できる再循環型シフト
レジスタを用いることが可能となり、かつコントロール
メモリがシステムとの同期を失った場合にも自動的に再
同期が可能となる。
第１図は、TDM交換システムの構成を示すブロック図、 第２図は、本発明の一実施例によるコントロールメモリ
の構成を示すブロック図、 第３図は、同期がとれている状態での第２図中の各信号
を示すタイムチャート、 第４図は、同期が失われた場合に再同期が自動的に行わ
れることを示す第２図中の各信号を示すタイムチャート
である。 101……TDM（時分割多重）スイッチマトリクス 102……コントロールメモリ 103……システムコントローラ 104……システムタイミングユニット 105……バックアップ・システムタイミングユニット 201−１〜201−Ｍ……シフトレジスタ 202−１〜202−Ｍ……回路パス 203−１〜203−Ｍ……選択器 204……CLK発生器 205……タイミング信号喪失検出器・選択器 206……フリップフロップ 207……ANDゲート 208……NANDゲート 209……比較器 210……マーカー格納ユニット 211……書込み・読出しコントローラ 212……ラッチ
の構成を示すブロック図、 第３図は、同期がとれている状態での第２図中の各信号
を示すタイムチャート、 第４図は、同期が失われた場合に再同期が自動的に行わ
れることを示す第２図中の各信号を示すタイムチャート
である。 101……TDM（時分割多重）スイッチマトリクス 102……コントロールメモリ 103……システムコントローラ 104……システムタイミングユニット 105……バックアップ・システムタイミングユニット 201−１〜201−Ｍ……シフトレジスタ 202−１〜202−Ｍ……回路パス 203−１〜203−Ｍ……選択器 204……CLK発生器 205……タイミング信号喪失検出器・選択器 206……フリップフロップ 207……ANDゲート 208……NANDゲート 209……比較器 210……マーカー格納ユニット 211……書込み・読出しコントローラ 212……ラッチ
Claims (5)
- 【請求項１】出力を入力に戻す回路パスが設けられた再
循環型シフトレジスタを複数個並列に接続してなり、シ
フトレジスタの数に相当するビット数の制御ワードをシ
フトレジスタの段数に相当する複数個記憶するメモリマ
トリクスと、 メモリマトリクスから制御ワードが供給されるシステム
のクロック信号および複数個の制御ワードが順次与えら
れるシステムのデータフレームを示すシステムの同期信
号を発生する手段と、 このシステムの同期信号をタイミングマーカーとして記
憶するマーカー格納手段と、 前記システムのクロック信号に応じて、前記メモリマト
リクス中の制御ワードと前記マーカー格納手段中のタイ
ミングマーカーとをその出力側に前進させる前進手段
と、 前記タイミングマーカーが前記システムの同期信号との
同期を失ったことを検出する検出手段と、 前記タイミングマーカーが前記システムの同期信号との
同期を失った場合に、前記メモリマトリクスの制御ワー
ドおよび前記マーカー格納手段中のタイミングマーカー
の前進を所定の期間禁止する禁止手段とを有することを
特徴とする再循環型シフトレジスタを用いたコントロー
ルメモリ。 - 【請求項２】検出手段は、マーカー格納手段の出力とシ
ステムの同期信号とが一致していないことを表す制御信
号を発生する比較手段を含むことを特徴とする請求項１
記載の再循環型シフトレジスタを用いたコントロールメ
モリ。 - 【請求項３】前進手段は、システムのクロック信号を複
数のシフトレジスタおよびマーカー格納手段に供給する
手段を含み、 禁止手段は、前記制御信号およびシステムのクロック信
号に応じて、所定の期間クロックパルスの供給を禁止す
る手段を含むことを特徴とする請求項２記載の再循環型
シフトレジスタを用いたコントロールメモリ。 - 【請求項４】マーカー格納手段が、再循環型シフトレジ
スタからなることを特徴とする請求項１、２または３記
載の再循環型シフトレジスタを用いたコントロールメモ
リ。 - 【請求項５】データフレームは所定数のクロックパルス
を含み、クロックパルスの供給を禁止する期間はクロッ
ク信号の１周期の期間であることを特徴とする請求項３
記載の再循環型シフトレジスタを用いたコントロールメ
モリ。
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