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Schaltung zum Synchronisieren periodischer, rechteckförmiger
Taktimpulse
Die Erfindung betrifft Signalsynchronisierschaltungen, und insbesondere eine elektronische Schal- tungsanordnung zum selbsttätigen Inphasebringen von Zeitgabe- oder Taktsignalen in elektronischen Da- tenverarbeitungsanlagen bzw. in deren Ein- und Ausgabeeinheiten.
Bei elektronischen Datenverarbeitungsanlagen ist es bereits bekannt, durch Zeitgabesignale die ver- schiedenen Schaltungen und Geräte miteinander zu synchronisieren, so dass alle in einer solchen Anlage vorhandenen Schaltungen in der richtigen zeitlichen Beziehung arbeiten. Dies kann beispielsweise dadurch erfolgen, dass eine Taktsignalquelle vorgesehen wird, indem vorher auf einem Speichermedium aufge- brachte Aufzeichnungen abgelesenwerden. Wird dieser Speicher zum Zwecke des Ablesens oder Aufzeich- nens von Daten abgetastet, dann wird gleichzeitig die Taktsignalaufzeichnung abgelesen. Diese liefert Taktsignale, die zur Erkennung der Daten und zum ordnungsgemässen Arbeiten der Schaltungen dienen.
Bei bestimmten Abtastverfahren, beispielsweise bei der Ablesung von Geschäftsbelegen, ist es jedoch nicht zweckmässig, eine Taktsignalaufzeichnung auf dem Speichermedium vorzusehen. Stattdessen werden nur die zu verarbeitenden Daten zusammen mit einem Bezugssignal gespeichert, das gegebenenfalls einen Teil der Nutzdaten bilden kann. Die in Verbindung mit dem Speichermedium erforderlichen Taktsignale werden in diesen Fällen unabhängig von der Ablesung der Daten von der Speichereinheit erzeugt.
Hiebei ist es notwendig, die Taktsignale so einzustellen, dass sie mit den von dem Speichermedium abgefühlten Daten bzw. dem Bezugssignal in Phase sind, und dadurch die der Speichereinheit zugeordneten elektronischen Schaltungen ordnungsgemäss betätigen.
Die Erfindung betrifft also eine Takt- oder Zeitgabesignaleinstellschaltung, die Taktsignale automatisch beliebig lange zu verzögern vermag. In der Taktsignaleinstellschaltung wird auf Grund eines z. B. von einem Speichermedium abgelesenen Bezugs- oder Auslösesignals automatisch eine bestimmte Verzögerungszeit eingestellt. Die Vorder- und Hinterflanke des in den meisten Fällen rechteckförmigen Taktsignals werden beide zu Zeitgabezwecken verwendet. Da das Bezugssignal während jedes Augenblickes der Dauer eines Taktsignals auftreten kann, muss die Taktsignaleihstellschaltung diese Signale ohne Rücksicht auf den jeweiligen Spannungspegel des Taktsignals zum Zeitpunkt des Auftretens des Bezugssignals verzögern können. Demzufolge sieht die Erfindung zwei Verzögerungsschaltungen vor.
Eine von ihnen dient zur Verzögerung der Taktsignale, wenn das Bezugssignal während des positiven Teiles eines'Taktsignals auftritt, während die andere zur Verzögerung des Taktsignals dient, wenn das Bezugssignal während des negativen Teiles einesTaktsignals erscheint. Die Taktsignaleinstellschaltung verzögert nach jeder Einstellung sämtliche der folgenden Taktsignale um die gleiche Zeitdauer, bis die Schaltung gelöscht wird. Die Taktsignaleinstellschaltung kann nun in Abhängigkeit vom Zeitpunkt des Auftretens des nächsten Bezugssignals mit einer andern Verzögerungszeit arbeiten.
Aufgabe der Erfindung ist daher die Synchronisierung von Taktsignalen mit einem von einer unabhängigen Signalquelle gelieferten Signal.
Eine weitere Aufgabe der Erfindung besteht in der Schaffung'einer elektronischen Schaltungsanord-
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nung zur automatischen Verzögerung von Taktsignalen, so dass die richtige Phasenbeziehung zwischen den
Taktsignalen und einem angelegten Bezugssignal hergestellt und aufrechterhalten wird.
Eine weitere Aufgabe der Erfindung besteht darin, eine Taktsignaleinstellschaltung zu schaffen, die auf Grund eines Bezugssignals synchronisierte Taktsignale zu erzeugen vermag, gleichgültig, zu welchem
Zeitpunkt während der Zeitdauer eines Taktsignals das Bezugssignal auftritt.
Als vorteilhaft hat es sich erwiesen, die einstellbaren Verzögerungsschaltungen der erfindungsgemä- ssen Taktsignaleinstellschaltung mit mehrere Öffnungen aufweisenden Magnetkernen auszustattetn.
Gegenstand der Erfindung ist somit eine Schaltung zum Synchronisieren periodischer, rechteckförmi- ger Taktimpulse mit einem Triggersignal. Die Erfindung ist gekennzeichnet durch eine erste und eine zweite variable Verzögerungsschaltung, an die jeweils die Taktimpulse angelegt werden, eine Vorrich- tung zum Auswählen der ersten oder zweiten Verzögerungsschaltung in Abhängigkeit davon, ob das Trig- gersignal mit dem Vorhandensein oder Nichtvorhandensein eines Taktimpulses zusammenfällt, und durch eine Anordnung zum Einstellen einer Verzögerung, die der Zeitspanne zwischen dem Triggersignal und einem festen Punkt im Taktsignalzyklus der ausgewählten Verzögerungsschaltung entspricht.
Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nachstehend an Hand der Zeichnungen be- schrieben. u. zw. zeigt'Fig. l ein Schaltbild einer einstellbaren Verzögerungsschaltung, wie sie in der erfindungsgemässen Taktsignaleinstellschaltung verwendet wird, Fig. 2 in der Schaltung nach Fig. l auf- tretende Signalformen, Fig. 3 ein Blockschaltbild der erfindungsgemässen Zeitgabesignaleinstellschaltung, und Fig. 4 eine typische in der Schaltung nach Fig. 3 auftretende Signalform.
Bevor die Einzelheiten der in Fig. 3 gezeigten Taktsignaleinstellschaltung beschrieben werden, seien zunächst die Einzelheiten der in dieser Figur in Blockform dargestellten, mit Xl und X2 bezeichneten einstellbaren Verzögerungsschaltung erläutert. Wie aus Fig. l hervorgeht, enthält die Verzögerungsschaltung einen mit mehreren Öffnungen versehenen Magnetkern 1 mit hoher Remanenz und annähernd rechteckiger Hysteresisschleife. Der Kern besitzt eine grosse Öffnung 2 und eine kleinere Öffnung 3. Um den Aussenschenkel der grossen Öffnung 2 ist eine Einstellwicklung 4 und eine Löschwicklung 5 gewickelt, während der äussere Schenkel der kleineren Öffnung 3 zwei Wicklungen, die Eingangssignalwicklung 6 und die Ausgangssignalwicklung 7, trägt.
Mit der Einstellwicklung 4 ist der Kollektor eines Transistors 8 verbunden, derbei Auftreten eines Signals an der Einstell-Eingangsklemme S über die Wicklung 4 und einen Begrenzungswiderstand 9 einen Stromkreis von der +-Klemme einer 50 V -Spannungsquelle nach Erde schliesst. Die Spannung an der Wicklung 4 ist, wie aus Fig. 1 ersichtlich, mit einer Diode auf + 4 V begrenzt. An der Ausgangssignalwicklung 7 liegt eine Rückstellschaltung, die einen zwischen Erde und der + 50 V-Spannungsquelle liegenden Widerstand 10 enthält. Die Spannung an der Wicklung 7 ist ebenfalls auf + 4 V begrenzt. Am einen Ende der Eingangswicklung 6 liegt der Kollektor eines Transistors 11, der bei Auftreten eines Signals an dem Eingang 12 einen Stromkreis von Erde über die Wicklung 6 zu der t 50 V-Spannungs- quelle schliesst.
Mit dem andern Ende der Wicklung 6, deren Spannung ebenfalls auf + 4 V begrenzt ist, ist eine Ausgangsleitung 13 verbunden.
Beim Betrieb der Verzögerungsschaltung sättigt ein an die Lösch-Eingangsklemme R der Wicklung 5 angelegtes Signal den Kern anfangs in einer ersten Richtung, beispielsweise in Gegenzeigerrichtung, um die grosse Öffnung 2. Ein Einstellsignal vorbestimmter Stärke und Dauer, das anschliessend an den mit der Basis des Transistors 8 verbundenen Einstell-Signaleingang S angelegt wird, bewirkt, dass der Transistor 8 leitend wird. Dadurch fliesst ein Strom durch die Wicklung 4, der einen magnetischen Fluss in einer zweiten Richtung, beispielsweise in Uhrzeigerrichtung, um die grosse Öffnung 2 hervorruft, der den ursprünglichen Fluss teilweise umkehrt. Hiedurch wird um die kleine Öffnung 3 ein bestimmter magnetischer Fluss gespeichert, wie. durch die beiden Pfeile veranschaulicht. Der auf diese Weise gespeicherte Fluss um die kleine Öffnung bestimmt die Verzögerung der Schaltung.
Solange die Verzögerungsschaltung unwirksam ist, besitzt das Signal V auf der Ausgangsleitung 13 einen hohen Spannungspegel (+ 4 V) und
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pegel (0 V), wie in Fig. 2 gezeigt. Nimmt das an den Signaleingang 12 angelegte Signal Vl einen hohen Spannungspegel (+ 4 V) an, dann kehrt der nun durch den Transistor 11 und die Eingangssignalwicklung 6 fliessende Strom den vorher um die kleine Öffnung 3 gespeicherten magnetischen Fluss um. Während dieser Umkehr fliesst infolge der diese Flussumkehr begleitenden hohen Impedanz nur ein sehr geringer Strom von der + 50 V -Spannungsquelle durch die Wicklung 6. Der Ausgang 13 wird somit auf der Begrenzungsspannung von + 4 V gehalten.
Ist die Umkehr beendet, dann bewirkt jedoch ein plötzlicher Abfall der Impedanz in der Wicklung 6 ein sehr schnelles Ansteigen des von der + 50 V-Spannungsquelle nach Erde flie- ssenden Stromes, wodurch auf dem Ausgang 13 die negativ gerichtete Flanke des Signals V erzeugt wird, die auf den niedrigen Spannungspegel (0 V) übergeht. Das Ergebnis dieses Vorganges besteht darin, dass
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artig auf den niedrigen Spannungspegel von 0 V ab. Dieses Signal am Ausgang 13 wird dann durch den infolge des hohen Spannungspegels (+ 4 V) des Signals V, am Eingang 12 leitenden Transistor 11 auf dem niedrigen Spannungspegel von 0 V gehalten.
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scher Fluss hergestellt, der die gleiche Grösse besitzt, wie der zuvor durch das Einstellsignal (S) erzeugte Fluss.
Die zur Rückstellung des gespeicherten Flusses erforderliche Zeit ist gleich der Verzögerung der Schaltung. Die Rückstellschaltung ist ausserdem so mit dem Transistor 14 verbunden, dass dieser während des positiven Teiles des Signals V2 leitend ist. Auf diese Weise wird die hintere Flanke des Signals V 0 auf dem Ausgang 13 um die gleiche Zeit verzögert wie die vordere Flanke. Die Anordnung ist so getroffen, dass der Kollektor des Transistors 14 an dem Ausgang 13 der Signalverzögerungsschaltung, sein Emitter an Erde und seine Basis an der Rückstellschaltung liegt. Hiedurch kann die Ausgangsleitung 13 über zwei verschiedene Strompfade während der Zeitspanne, in der der magnetische Fluss um die Öffnung 3 des Kernes 1 umgekehrt oder rückgestellt ist, an Erde gelegt werden.
Somit wird durch den positiven Teil des Rückstellsignals V der Transistor 14 leitend und stellt somit den zweiten Strompfad der Ausgangsleitung 13 mit Erde her.
Zwischen der hinteren Flanke des Eingangssignals V und der Vorderflanke des positiven Teiles des Rückstellsignals V2 kann jedoch eine kurze Zeitspanne liegen. Um während dieser Zeit eihe Verbindung der Ausgangsleitung mit Erde über den Transistor 14 aufrechtzuerhalten, ist die Basis des letzteren über einen Kondensator 15 mit dem Verbindungspunkt zwischen dem Kollektor des Transistors 11 und der Ein-
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signals Vl während der kurzen Zeitspanne zwischen der hinteren Flanke des Eingangssignals und der Vorderflanke1 des positiven Teiles des Rückstellsignals V2 nicht folgt. Der Transistor 14 bleibt durch die Auf- ladung des Kondensators 15 so lange leitend, bis der positive Teil des Rückstellsignals die weitere Steuerung des Transistors 14 übernimmt.
In gleicher Weise werden alle weiteren an den Eingang 12 der Verzögerungsschaltung angelegten Signale VS um die durch das Einstellsignal (S) bestimmte Zeitspanne verzögert, bis ein Löschsignal an die Löschklemme R der Schaltung angelegt wird. Es sei noch besonders darauf hingewiesen, dass die Schaltung das Eingangssignal Vl nicht nur verzögert, sondern auch invertiert. Eine genauere Beschreibung der einstellbaren Verzögerungsschaltung der hier verwendeten Art ist in der deutschen Auslegeschrift Nr. 1114534 enthalten.
In Fig. 3 ist ein Blockschaltbild der Zeitgabe- oder Taktsignaleinstellschaltung gezeigt, die zum Synchronisieren der Taktsignale C in bezug auf ein Signal, beispielsweise ein Bezugssignal T, dient, das von einer getrennten Signalquelle geliefert wird. Diese Taktsignaleinstellschaltung arbeitet so, dass sie bei Auftreten eines T-Signals jedes der nachfolgenden Taktsignale C um eine Zeitspanne verzögert, die durch die Phasendifferenz zwischen der negativ gerichteten Flanke eines C- oder C'-Signals und der Anstiegsflanke eines T-Signals bestimmt wird.
Wie in Fig. 4 gezeigt, hat das Taktsignal C vorzugsweise eine symmetrische Rechteckform, d. h. es springt periodisch zwischen einem hohen Spannungspegel und einem niedrigen Spannungspegel hin und her.
Wie aus Fig. 3 ersichtlich, wird dieses Signal in einem Verstärker 16 verstärkt und in einem Inverter 17 invertiert, so dass auf getrennten Leitungen die Signale C und deren komplementäre Signale C'entstehen, d. h. wenn sich das Signal C auf hohem Spannungspegel befindet, ist das Signal C'auf dem niedrigen Spannungspegel und umgekehrt. Ein hohes oder positives Potential wird als" echt" oder mit "L", ein niedriges oder Nullpotential als"unecht"oder mit"0"bezeichnet.
Im gezeigten Ausführungsbeispiel dient ein durch eine unabhängige Signalquelle erzeugtes Bezugs-
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zeit einzustellen und dadurch ihr Arbeiten einzuleiten. Die mit dem Bezugssignal T synchronisierten Ausgangssignale des Flip-Flops G liefern somit die Eingangssignale für die Signaleinstellschaltung nach Fig.
3.
Wie in Fig. 3 gezeigt, werden die Signale G'und C'an ein UND-Gatter 18 angelegt, dessen Ausgang ein Signal Xlg an die Einstellklemme S der ersten einstellbaren Verzögerungsschaltung XI liefert. Dieser
Ausgang des UND-Gatters 18 liefert auch das Rückstellsignal X2R für die zweite einstellbare Verzögerungsschaltung X2. Die Aufgaben dieser Signale werden nachstehend erläutert. In gleicher Weise werden die Signale G'und C an-ein UND-Gatter 19 angelegt, dessen Ausgangssignal als Signal X1R an die Rückstellklemme der ersten Verzögerungsschaltung XI und als Signal X2s an die Einstellklemme S der zweiten Verzögerungsschaltung X2 angelegt wird.
Solange das Flip-Flop G im unechten Zustand ist (vor dem Auftreten des T-Signals an seinem L-Ein- gang g), gelangt über das UND-Gatter 18 die volle Signalform der Taktsignale C'an die Einstellklemme und über das UND-Gatter 19 die volle Wellenform der Taktsignale C an die Rückstellklemme der ersten VerzSgerungsschaltungXl. Die Signalformen der an die erste Verzögerungsschaltung XI angelegten Takt-, Einstell- und Rückstellsignale sind in Fig. 4 gezeigt.
Jeder am Ausgang des UND-Gatters 18 auftretende Teil des Taktsignals C'-mit hohem Spannungspegel stellt eine Verzögerung in die Verzögerungsschaltung XI ein, und der am Ausgang des UND-Gatters 19 auftretende folgende Teil des Taktsignals C mit hohem Spannungspegel löscht diese eingestellte Verzögerung in der Schaltung, um dadurch eine Einstellung durch ein nachfolgendes Einstellsignal vorzubereiten. (Es sei bemerkt, dass der gleiche Teil des Taktsignals C mit hohem Spannungspegel gleichzeitig am Signaleingang der Verzögerungsschaltung Xl und an der Rückstellklemme R der Verzögerungsschaltung XI auftritt. Hiedurch können unerwünschte Signale am Ausgang von XI erscheinen.
Diese werden jedoch durch die später noch näher beschriebenen UND-Gatter 21 und 22 unterdrückt.) In gleicher Weise stellt jeder am Ausgang des UND-Gatters 19 auftretende Teil des Taktsignals C mit hohem Spannungspegel eine Verzögerung in die Verzögerungsschaltung X2 ein, und der folgende am Ausgang des UND-Gatters 18 auftretende Teil des Taktsignals C'löscht diese Verzögerung in der Schaltung, um diese für die Einstellung durch ein nachfolgendes Einstellsignal vorzubereiten. Der wichtigste Vorgang bestehthiebei darin, dass, bevor das Flip-Flop'G in den L-Zustand schaltet, die Schaltung bei jeder Periode des Taktsignals C wieder gelöscht wird.
Sobald ein Bezugssignal T an den Eingang g des Flip-Flops G gelangt, schaltet es diesen in den LZustand. Springt der Ausgang G zu einem Zeitpunkt auf den hohen Spannungspegel, zu dem das Taktsignal C sich auf dem niedrigen Spannungspegel befindet, so wird, wie in Fig. 4 gezeigt, das an die erste
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Folge des verkürzten Einstellsignals wird auch die in die Verzögerungsschaltung eingestellte Verzögerungszeit verkürzt. Die Verzögerungsschaltungen XI und X2 werden so eingestellt, dass die Verzögerungszeit genau gleich der Dauer des Einstellsignals ist.
Das Rückstellsignal zu der Verzögerungsschaltung XI wird nun abgeschaltet, da der Ausgang G' des Flip-Flops G und somit auch der Ausgang des UND-Gatters 18 auf niedrigem Spannungspegel steht. Während des Vorhandenseins des Einstellsignals Xlg befindet sich das an die Verzögerungsschaltung XI angelegte Eingangssignal G auf niedrigem Spannungspegel. Aus diesem Grunde liegt der Ausgang von XI auf einem stationären hohen Potential, das durch das Einstellsignal nicht beeinflusst wird. Bei Beendigung des Einstellsignals bleibt also der Ausgang noch auf dem hohen Potential und die Schaltung XI verbleibt nun in ihrem eingestellten Zustand, in dem sie eine feste Verzögerungszeitspanne für alle anschliessend an ihrem Signaleingang auftretenden Taktsignale C liefert.
Das Ausgangssignal der Schaltung XI wird durch die Gatter 21 und 23, wie nachstehend erläutert, geleitet, so dass auf der Ausgangsleitung 20 das synchronisierte Ausgangssignal mit der Signalform CT (Fig. 4) erscheint.
Durch Anlegen eines Impulses an den 0-Eingang og des Flip-Flops G zum Zeitpunkt t (Fig. 4) wird die Schaltung gelöscht. Hiedurch schaltet das Flip-Flop G wieder in den 0-Zustand, wodurch die UNDGatter 18'und 19 wieder Einstell- und Rückstellsignale nach XI und X2 leiten, und die UND-Gatter 21 und 22 geschlossen werden, so dass keine Taktsignale G mehr an die Ausgangsleitung 20 gelangen.
Es liegt auf der Hand, dass der in Fig. 4 gezeigte Bezugsimpuls T entweder während eines Teiles des Taktsignals C mit niedrigem oder hohem Spannungspegel auftreten kann, und es ist erwünscht, die Takteinstellschaltung in beiden Fällen einzustellen. Um die ordnungsgemäss verzögerte Taktsignalfolge auch dann zu erhalten, wenn das Bezugssignal T während des Teiles des Taktsignals C mit hohem Spannungspegel auftritt, ist die zweite einstellbare Verzögerungsschaltung X2 vorgesehen, an die als Eingangssignal das ein Komplement des Taktsignals C bildende Taktsignal C'angelegt wird. Wie bereits beschrieben, wird für die zweite Verzögerungsschaltung X2 das Einstellsignal von dem UND-Gatter 19 und das Rück-
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stellsignal von dem UND-Gatter 18 geliefert.
Schaltet das Signal T das Flip-Flop G während einer Zeit- spanne in den L-Zustand, in der sich das Taktsignal C'auf niedrigem Spannungspegel befindet, dann pas- siert ein Einstellsignal das UND-Gatter 19 und stellt eine Verzögerung in die zweite Verzögerungsschaltung X2 ein, so dass diese nun unter Steuerung der Taktsignale C'die ordnungsgemäss verzögerten Takt- signale CT liefert.
Die einstellbaren Verzögerungsschaltungen sind so gebaut, dass sie auf Eingangssignale niedrigen Span- nungspegels ansprechen. Somit ist während jeder beliebigen Auslösung der Taktsignaleinstellschaltung ge- mäss Fig. 3 entweder die eine oder die andere der einstellbaren Verzögerungsschaltungen XI und X2 wirk- sam und liefert das gewünschte, verzögerte Taktsignal CT. Es ist jeweils diejenige Verzögerungsschaltung wirksam, die in dem Augenblick, in dem das Flip-Flop G in den L-Zustand schaltet, den Teil des Takt- signals C bzw. C'mit niedrigem Spannungspegel empfängt.
Somit wird beim Abfallen des Signals G'vom hohen auf den niedrigen Spannungspegel ein Einstellsignal mit hohem Spannungspegel, dessen Dauer der gewünschten Verzögerung proportional ist, entweder an dem Ausgang des UND-Gatters 18 durch die Kom- bination des Signals G'mit dem Taktsignal C'oder an dem Ausgang des UND-Gatters 19 durch die Kom- bination des Signals G'mit dem Taktsignal C erzeugt.
Um das Ausgangssignal jeweils derjenigen einstellbaren Verzögerungsschaltung XI bzw. X2 durchzu- lassen, die zu diesem Zeitpunkt gerade die Taktsignale verzögert, ist ein Flip-Flop Q vorgesehen. Während der Zeit, in der die Taktsignaleinstellschaltung keine Ausgangssignale CT liefert, d. h. während sich der Ausgang G'des Flip-Flops G auf hohem Spannungspegel befindet, folgt der 0-AusgangQQ des FlipFlops Q den Taktsignalen C, wie durch die entsprechende Signalform in Fig. 4 gezeigt. Um das Flip-Flop Q zu schalten, können die Ausgänge der UND-Gatter lö und 19 an die Eingang q bzw. q des Flip-Flops angelegt werden. Nach dem Auftreten des das Flip-Flop G in seinen L-Zustand schaltenden Signals T lassen die Gatter 18 und 19 keine Taktimpulse C'und C mehr durch und das Flip-Flop Q bleibt in dem Zustand, in dem es sich zuletzt befand.
Die Ausgangssignale der einstellbaren Verzögerungsschaltungen Xl und X2 werden durch die UNDGatter 21 bzw. 22 und das ODER-Gatter 23 zu der Ausgangsleitung 20 der Takteinstellschaltung geleitet.
Während die einstellbare Verzögerungsschaltung XI wirksam ist, öffnen die Signale Q und G das UNDGatter 21, so dass das verzögerte Taktsignal über das UND-Gatter 21 an das ODER-Gatter 23 gelangt. Ist dagegen die einstellbare Verzögerungsschaltung X2 wirksam, so öffnen die Signale Q'und G das UNDGatter 22, so dass das verzögerte Taktsignal über das UND-Gatter 22 an das ODER-Gatter 23 gelangt. Somit liefert jeweils der durch das Flip-Flop Q ausgewählte Verzögerungsschaltungsausgang die phasenmä- ssig mit dem Bezugssignal T synchronisierte Taktsignalfolge CT.
Obgleich sich das hier gezeigte und beschriebene Ausfuhrungsbeispiel der Erfindung ausgezeichnet zur Lösung der eingangs genannten Aufgaben eignet, versteht es sich, dass die Erfindung nicht nur auf dieses Ausführungsbeispiel beschränkt ist, sondern auch in beliebiger Weise abgeändert werden kann. Beispielsweise hängt die genaue Ausführung der Gatterschaltung von der Form der Eingangs-, Einstell-und Rückstellsignale ab, auf die die einzelnen Verzögerungsschaltungen ansprechen.