KR20060004260A - 자체 바이어스 차동 증폭기 - Google Patents

자체 바이어스 차동 증폭기 Download PDF

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KR20060004260A
KR20060004260A KR1020040053310A KR20040053310A KR20060004260A KR 20060004260 A KR20060004260 A KR 20060004260A KR 1020040053310 A KR1020040053310 A KR 1020040053310A KR 20040053310 A KR20040053310 A KR 20040053310A KR 20060004260 A KR20060004260 A KR 20060004260A
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Abstract

전류원이나 전압원 없이 바이어스 할 수 있고 큰 스윙폭 및 증폭율을 가지는 상/하, 좌/우로 대칭적인 구조의 차동 증폭기가 개시되어 있다.
차동 증폭기는 제1 전류원, 제2 전류원, 제1 인버터, 제2 인버터 및 셀프 바이어스 제어회로를 포함한다. 제1 전류원 및 제2 전류원은 각각 제1 바이어스 전류 및 제2 바이어스 전류를 공급하며 셀프 바이어스 제어회로는 제1 바이어스 전류 및 제2 바이어스 전류가 동일한 양으로 유지되도록 제어한다. 따라서, 별도의 전류원이나 전압원 없이 일정한 전류를 제공할 수 있고 큰 스윙폭 및 증폭율로 입력 신호를 증폭할 수 있다.

Description

자체 바이어스 차동 증폭기{SELF BIASED DIFFERENTIAL AMPLIFIER}
도 1은 종래 기술에 따른 차동 증폭기의 회로도.
도 2는 또 다른 종래 기술에 따른 차동 증폭기의 회로도.
도 3은 본 발명의 일실시예에 따른 차동 증폭기의 회로도.
도 4는 CMOS 인버터 회로의 회로도.
도 5는 도 4에 도시된 CMOS 인버터 회로의 소신호 등가모델.
도 6a는 도 1에 도시된 차동 증폭기의 입력 신호의 스윙폭이 0.2V인 경우의 시뮬레이션 파형도.
도 6b는 도 3에 도시된 차동 증폭기의 입력 신호의 스윙폭이 0.2V인 경우의 시뮬레이션 파형도.
도 7a는 도 1에 도시된 차동 증폭기의 입력 신호의 스윙폭이 0.02V인 경우의 시뮬레이션 파형도.
도 7b는 도 3에 도시된 차동 증폭기의 입력 신호의 스윙폭이 0.02V인 경우의 시뮬레이션 파형도.
도 8a는 도 1에 도시된 차동 증폭기의 입력 신호의 스윙폭이 0.002V인 경우의 시뮬레이션 파형도.
도 8b는 도 3에 도시된 차동 증폭기의 입력 신호의 스윙폭이 0.002V인 경우 의 시뮬레이션 파형도.
*도면의 주요부분에 대한 부호의 설명*
310 : 제1 전류원 320 : 제2 전류원
330 : 제1 인버터 340 : 제2 인버터
350 : 셀프 바이어스 제어회로
351 : 제3 인버터 352 : 제4 인버터
본 발명은 증폭기에 관한 것으로 특히 상/하, 좌/우로 완전 대칭적인 차동 증폭기에 관한 것이다.
증폭기 회로는 입력 전압을 증폭된 전압으로 출력하는 회로이며 입력 버퍼 또는 수신기로 사용되어 작은 전압을 증폭하여 신호를 복원하는 역할을 하고 칩간 채널의 수신단으로 사용되어 진다. 차동 증폭기는 서로 상보적인 두 단자에 입력 신호를 인가하고, 이에 따른 출력 신호도 두 단자를 통하여 출력받음으로써 높은 스윙폭 및 증폭율을 얻을 수 있고, 공통 모드 노이즈를 줄일 수 있다. 도 1은 종래 기술에 따른 차동 증폭기의 회로도이다. 도 1을 참조하면 차동 증폭기는 입력 신호를 받는 두 개의 입력 트랜지스터(M1, M2) 및 전류 미러 형태의 액티브 로드(active load)와 회로에 일정한 전류를 공급하기 위한 전류원(ISS)를 포함한다. 도 1에 도시된 차동 증폭기는 입력단자(IN, INB)를 통하여 차동 신호를 인가하면, 이 신호가 증폭되어 출력단자(OUT, OUTB)로 출력된다. 이하 도 1에 도시된 차동 증폭기의 소신호 증폭율을 대략적으로 살펴본다. 먼저, 증폭기의 소신호 증폭율은 증폭기의 소신호 트랜스 컨덕턴스(transconductance)와 소신호 출력저항의 곱으로 나타낼 수 있다. 따라서 도 1에 도시된 차동 증폭기의 한 쪽 출력단(OUT)에서 증폭기의 증폭율은 수학식 1과 같다. 수학식 1에서 gm2는 우측 입력 트랜지스터(M2)의 소신호 트랜스컨덕턴스이고 r2 및 r4는 각각 우측 입력 트랜지스터(M2) 및 출력단자(OUT)에 연결된 트랜지스터(M4)의 소신호 출력저항이다.
Figure 112004030329410-PAT00001
수학식 1에 표시된 증폭율은 도 1에 도시된 차동 증폭기의 한 쪽 출력단(OUT)에서의 증폭율이며, 실제로 입력 신호가 인가되면 다른 쪽 출력단(OUTB)의 전압도 변하게 된다. 그러나 도 1에 도시된 왼쪽 출력단(OUTB)에 연결된 트랜지스터(M3)가 다이오드-연결(diode connected)되어 있기 때문에 그 전압 변화는 크지 않다. 따라서 결국 도 1에 도시된 차동 증폭기의 증폭율은 수학식 1에 도시된 값 정도로 볼 수 있다. 또한 도 1에 도시된 차동 증폭기는 전류원 및 액티브 로드에 의해 스윙폭이 제한되고, 회로에 일정한 전류를 공급하기 위해서 별 도의 전류원을 구비하여야만 하였다. 나아가 별도의 전류원을 구비하여야 함에 따른 추가적인 전류소모가 필요하고, 출력신호의 스윙폭 제한 및 양 쪽 출력단의 출력전압의 불균형은 노이즈 마진(noise margine)의 감소를 초래하게 된다.
한국 공개특허번호 2000-0009114호에는 "차동 증폭기"가 개시되어 있다. 2000-0009114호의 CMOS 차동 증폭기는 CMOS 인버터 형태로 입력 신호를 받음으로써 증폭율을 향상시키고 별도의 전류원이나 전압원을 제공하는 회로 없이 증폭기를 구성하였다.
그러나 2000-0009114호의 CMOS 차동 증폭기는 일정한 바이어스 전류를 공급하지 못하는 문제점이 있다. 이하 이러한 문제점을 도 2를 참조하여 설명한다.
도 2는 2000-0009114호의 CMOS 차동 증폭기의 회로도이다. 도 2를 참조하면 각각 상호 병렬 연결된 피모스 트랜지스터(M11, M13, M21, M23)와 엔모스 트랜지스터(M12, M14, M22, M24)를 통해 입력되는 각 입력전압(Vp, Vn)을 차동 증폭하는 좌/우측 차동 증폭부(11, 21)와, 좌/우측 차동 증폭부(11, 21)의 출력 신호에 따라 고전위 바이어스 전압을 공급하는 좌/우측 고전압 바이어스부(12, 22) 및 좌/우측 차동 증폭부(11, 21)의 출력 신호에 따라 저전위 바이어스 전압을 공급하는 좌/우측 저전압 바이어스부(13, 23)를 구비한다. 그런데 도 2에 도시된 차동 증폭기에서 좌측 입력전압(Vp)이 소폭 상승하고 우측 입력전압(Vn)이 소폭 하강되었을 때(상보적인 소신호가 인가될 때) 좌측 입력전압(Vp)의 상승 효과로, 좌측 노드(N10)의 전위가 떨어지게 되어 좌측 고전압 바이어스부(12)의 바이어스 전류가 증가하고 좌측 저전압 바이어스부(13)의 바이어스 전류는 감소하게 된다. 마찬가지로 우측 입력전 압(Vn)의 하강 효과로, 우측 노드(N20)의 전위가 올라가게 되어 우측 고전압 바이어스부(22)의 바이어스 전류가 감소하고 우측 저전압 바이어스부(23)의 바이어스 전류는 증가하게 된다. 반대로 도 2에 도시된 차동 증폭기에서 좌측 입력전압(Vp)이 소폭 하강하고 우측 입력전압(Vn)이 소폭 상승되었을 때 좌측 입력전압(Vp)의 하강 효과로, 좌측 노드(N10)의 전위가 올라가게 되어 좌측 고전압 바이어스부(12)의 바이어스 전류가 감소하고 좌측 저전압 바이어스부(13)의 바이어스 전류는 증가하게 된다. 마찬가지로 우측 입력전압(Vn)의 상승의 효과로, 우측 노드(N20)의 전위가 낮아지게 되어 우측 고전압 바이어스부(22)의 바이어스 전류가 증가하고 우측 저전압 바이어스부(23)의 바이어스 전류는 감소하게 된다.
결과적으로 도 2에 도시된 차동 증폭기는 상보적 소신호 입력의 결과로 상/하, 좌/우의 바이어스 전류 불균형이 생기게 된다. 이러한 바이어스 전류 불균형은 차동 증폭기의 증폭율, 스윙폭, 주파수 특성 등에 나쁜 영향을 끼치게 되어 차동 증폭기의 성능에 악영향을 끼치게 된다.
상기 문제점을 해결하기 위한 본 발명의 목적은 상/하, 좌/우로 대칭적인 구조로 별도의 전류원이나 전압원 없이 일정한 바이어스 전류를 제공할 수 있는 차동 증폭기를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 차동 증폭기는 비반전제어신호 및 반전제어신호에 응답하여 제1전원전압과 제1노드 사이에 제1바이어스 전류를 제공 하는 제1전류원, 비반전제어신호 및 반전제어신호에 응답하여 제2전원전압과 제2노드 사이에 제2바이어스 전류를 제공하는 제2전류원, 제1노드와 제2노드 사이에 연결되고, 비반전입력신호를 증폭하여 반전출력신호를 발생하는 제1 인버터, 제1노드 및 제2노드 사이에 연결되고, 반전입력신호를 증폭하여 비반전출력신호를 발생하는 제2 인버터, 및 제1노드 및 제2노드 사이에 연결되고, 비반전 입력신호 및 반전입력신호에 응답하여 제1 및 제2 바이어스전류를 제어하는 비반전제어신호 및 반전제어신호를 생성하는 셀프 바이어스 제어회로를 포함한다.
이러한 차동 증폭기에 따르면, 별도의 전류원이나 전압원이 없이 자체적으로 일정한 바이어스전류를 얻을 수 있고, 높은 증폭율 및 스윙폭을 얻을 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일실시예에 따른 차동 증폭기의 회로도이다. 도 3을 참조하면, 본 발명의 일실시예에 따른 차동 증폭기는 제1 전류원(310), 제2 전류원(320), 제1 인버터(330), 제2 인버터(340), 및 셀프 바이어스 제어회로(350)를 포함한다. 셀프 바이어스 제어회로(350)는 제3 인버터(351) 및 제4 인버터(352)를 포함한다.
이하 도 3에 도시된 차동 증폭기의 각 부분의 구성을 상세히 살펴본다. 제1 전류원은 제1 전원 전압(VDD) 및 제1 노드(N4) 사이에 병렬 연결된 피모스 트랜지스터들(M11, M12)의 쌍으로 구성된다. 제2 전류원은 제2 전원 전압(Vss) 및 제2 노드(N1) 사이에 병렬 연결된 엔모스 트랜지스터들(M1, M2)의 쌍으로 구성된다. 청구 항에 기재된 제1 서브바이어스 전류를 제공하는 제1 전류소스 및 제2 서브바이어스 전류를 제공하는 제2 전류소스는 각각 피모스 트랜지스터(M11) 및 피모스 트랜지스터(M12)로 구현되고, 제3 서브바이어스 전류를 흘리는 제1 전류싱크 및 제4 서브바이어스 전류를 흘리는 제2 전류싱크는 각각 엔모스 트랜지스터(M1) 및 엔모스 트랜지스터(M2)로 구현됨을 밝혀둔다. 제1 인버터(330)는 제1 노드(N4) 및 제2 노드(N1) 사이에 피모스 트랜지스터(M7) 및 엔모스 트랜지스터(M3)가 직렬 연결된 구성으로 비반전 입력단자(IN)로 입력되는 비반전 입력신호를 증폭하여 반전 출력단자(OUTB)로 출력되는 반전 출력신호를 발생시킨다. 제2 인버터(340)는 제1 노드(N4) 및 제2 노드(N1) 사이에 피모스 트랜지스터(M10) 및 엔모스 트랜지스터(M6)가 직렬 연결된 구성으로 반전 입력단자(INB)로 입력되는 반전 입력신호를 증폭하여 비반전 출력단자(OUT)로 출력되는 비반전 출력신호를 발생시킨다. 셀프 바이어스 제어회로(350)는 제1 노드(N4) 및 제2 노드(N1) 사이에 연결되고 반전제어신호 및 비반전제어신호를 생성하여 각각 제3 노드(N2) 및 제4 노드(N3)를 통하여 제1 전류원(310) 및 제2 전류원(320)으로 제공한다. 셀프 바이어스 제어회로(350)는 제3 인버터(351) 및 제4 인버터(352)를 포함한다. 제3 인버터(351)는 비반전 입력신호를 입력받아 반전 제어신호를 생성하여 제3 노드(N2)를 통하여 제1 전류원(310) 및 제2 전류원(320)으로 제공한다. 제4 인버터(352)는 반전 입력신호를 입력받아 비반전 제어신호를 생성하여 제4 노드(N3)를 통하여 제1 전류원(310) 및 제2 전류원(320)으로 제공한다. 제3 인버터는 제1 노드(N4) 및 제2 노드(N1) 사이에 피모스 트랜지스터(M8) 및 엔모스 트랜지스터(M4)가 직렬 연결된 구성으로 비 반전 입력단자(IN)로 입력되는 비반전 입력신호를 증폭하여 제3 노드(N2)를 통하여 제1 전류원(310) 및 제2 전류원(320)으로 제공되는 반전 제어신호를 발생시킨다. 제4 인버터는 제1 노드(N4) 및 제2 노드(N1) 사이에 피모스 트랜지스터(M9) 및 엔모스 트랜지스터(M5)가 직렬 연결된 구성으로 반전 입력단자(INB)로 입력되는 반전 입력신호를 증폭하여 제4 노드(N3)를 통하여 제1 전류원(310) 및 제2 전류원(320)으로 제공되는 비반전 제어신호를 발생시킨다.
반전 제어신호는 제1 전류원(310)의 좌측 피모스 트랜지스터(M11)의 게이트 및 제2 전류원(320)의 좌측 엔모스 트랜지스터(M1)의 게이트로 입력된다. 비반전 제어신호는 제1 전류원(310)의 우측 피모스 트랜지스터(M12)의 게이트 및 제2 전류원(320)의 우측 엔모스 트랜지스터(M2)의 게이트로 입력된다.
이하 도 3에 도시된 차동 증폭기가 별도의 전류원이나 전압원이 없이 일정한 전류를 흘리는 동작을 살펴본다. 도 3에 도시된 차동 증폭기의 한쪽 입력단자(IN)에 인가되는 전압이 증가하고, 다른 입력단자(INB)에 인가되는 전압이 감소하면 제3 인버터(351)의 피모스 트랜지스터(M8)가 흘리는 전류의 양이 작아지고 엔모스 트랜지스터(M4)가 흘리는 전류의 양이 커져서 제3 인버터(351)의 피모스 트랜지스터(M8)와 엔모스 트랜지스터(M4) 사이의 제3 노드(N2)의 전압이 감소하게 된다. 따라서 제1 전류원(310)의 좌측 피모스 트랜지스터(M11)가 흘리는 전류의 양이 늘어나고 제2 전류원(320)의 좌측 엔모스 트랜지스터(M1)가 흘리는 전류의 양이 줄어들게 된다. 동시에 제4 인버터(352)의 피모스 트랜지스터(M9)가 흘리는 전류의 양이 커지고 엔모스 트랜지스터(M5)가 흘리는 전류의 양이 작아져서 제4 인버터(352)의 피모스 트랜지스터(M9)와 엔모스 트랜지스터(M5) 사이의 제4 노드(N3)의 전압이 증가하게 된다. 따라서 제1 전류원(310)의 우측 피모스 트랜지스터(M12)가 흘리는 전류의 양이 줄어들고 제2 전류원(320)의 우측 엔모스 트랜지스터(M2)가 흘리는 전류의 양이 늘어나게 된다.
반대로 도 3에 도시된 차동 증폭기의 한쪽 입력단자(IN)에 인가되는 전압이 감소하고, 다른 입력단자(INB)에 인가되는 전압이 증가하면 제3 인버터(351)의 피모스 트랜지스터(M8)가 흘리는 전류의 양이 늘어나고 엔모스 트랜지스터(M4)가 흘리는 전류의 양이 작아져서 제3 인버터(351)의 피모스 트랜지스터(M8)와 엔모스 트랜지스터(M4) 사이의 제3 노드(N2)의 전압이 증가하게 된다. 따라서 제1 전류원(310)의 좌측 피모스 트랜지스터(M11)가 흘리는 전류의 양이 줄어들고 제2 전류원(320)의 좌측 엔모스 트랜지스터(M1)가 흘리는 전류의 양이 늘어나게 된다. 동시에 제4 인버터(352)의 피모스 트랜지스터(M9)가 흘리는 전류의 양이 작아지고 엔모스 트랜지스터(M5)가 흘리는 전류의 양이 커져서 제4 인버터(352)의 피모스 트랜지스터(M9)와 엔모스 트랜지스터(M5) 사이의 제4 노드(N3)의 전압이 감소하게 된다. 따라서 제1 전류원(310)의 우측 피모스 트랜지스터(M12)가 흘리는 전류의 양이 늘어나고 제2 전류원(320)의 우측 엔모스 트랜지스터(M2)가 흘리는 전류의 양이 줄어들게 된다.
결과적으로 제1 전류원(310)의 좌/우측 피모스 트랜지스터(M11, M12)는 서로 상호 보완적으로 동작하여 일정한 전류를 흘려주고, 제2 전류원(320)의 좌/우측 엔모스 트랜지스터(M1, M2) 역시 서로 상호 보완적으로 동작하여 일정한 전류를 흘리 게 된다. 또한 제1 전류원(310)의 좌측 피모스 트랜지스터(M11) 및 제2 전류원(320)의 우측 엔모스 트랜지스터(M2)가 같은 방향으로 전류를 증감시키고 제1 전류원(310)의 우측 피모스 트랜지스터(M12) 및 제2 전류원(320)의 좌측 엔모스 트랜지스터(M1)가 같은 방향으로 전류를 증감시킨다. 따라서 비반전 입력신호 및 반전 입력신호가 상보적인 소신호일 때, 제1 전류원(310) 이 흘려주는 제1 바이어스 전류 및 제2 전류원(320)이 흘려주는 제2 바이어스 전류가 동일하게 유지되게 되어 제1 바이어스 전류 및 제2 바이어스 전류 사이의 전류 불균형이 없어 이상적인 전류원으로 동작할 수 있게 된다. 결국 입력 단자(IN, INB)에 상보적인 소신호가 입력될 때 제1 및 제2 전류원(310, 320)은 별도의 전류원이나 전압원 없이 일정한 전류를 공급하는 이상적인 전류원의 역할을 하게 된다.
게다가, 도 3에 도시된 차동 증폭기의 제1 전류원(310)의 피모스 트랜지스터들(M11, M12) 및 제2 전류원(320)의 엔모스 트랜지스터들(M1, M2)은 선형 영역에서 동작한다. 따라서 제1 노드(N4)는 제1 전원전압(VDD)에 가까운 전압을 유지하고, 제2 노드(N1)는 제2 전원전압(Vss)에 가까운 전압을 유지한다. 결국 출력단자(OUT, OUTB)에서 출력되는 출력전압의 스윙폭이 커지게 되는 것이다. 이러한 넓은 출력범위는 다른 로직들과의 인터페이스시에 노이즈 마진(Noise Margine)을 더욱 크게 할 수 있다.
이하 도 3에 도시된 차동 증폭기의 제1 및 제2 인버터(330, 340)의 증폭율을 알아본다. 도 3에 도시된 차동 증폭기의 제1 및 제2 인버터(330, 340)는 모두 CMOS 인버터 구조이다. 따라서 이하 제1 인버터(330)를 기준으로 설명한다.
도 4는 도 3에 도시된 제1 인버터(330)의 소신호 증폭율을 구하기 위한 CMOS 인버터 회로이다. 도 4에 도시된 회로는 제1 입력부의 회로구성과 동일하나, 피모스 트랜지스터(MP) 및 엔모스 트랜지스터(MN)가 제1 전원전압(VDD) 및 제2 전원전압(Vss)에 직접 연결되어 있다. 도 3에 도시된 제1 인버터(330)는 제1 노드(N4) 및 제2 노드(N1)에 연결되어 있으나 소신호 입력이 가해질 때 도 3에 도시된 제1 노드(N4) 및 제2 노드(N1)가 각각 제1 전원전압(VDD) 및 제2 전원전압(Vss)에 가까우므로 이하 도 4에 도시된 회로의 소신호 증폭율을 살펴본다. 도 5는 도 4에 도시된 CMOS 인버터의 소신호 등가 모델이다. 도 4에 도시된 회로에서 gmp 및 gmn은 각각 도 4에 도시된 피모스 트랜지스터(MP) 및 엔모스 트랜지스터(MN)의 소신호 트랜스 컨덕턴스이고 rop 및 ron은 각각 도 4에 도시된 피모스 트랜지스터(MP) 및 엔모스 트랜지스터(MN)의 소신호 출력저항이며 vi 및 vo는 각각 도 4에 도시된 입력전압(VI) 및 출력전압(VO)의 소신호 성분이다. 도 5를 참조하면 도 4에 도시된 CMOS 인버터의 소신호 증폭율은 수학식 2와 같이 된다.
Figure 112004030329410-PAT00002
도 3에 도시된 제1 인버터(330)의 소신호 증폭율은 수학식 2에 의해서 구할 수 있고, 결국 도 3에 도시된 차동 증폭기는 제1 인버터(330) 및 제2 인버터(340)의 증폭율이 같고 결국 수학식 2에 나타낸 정도의 소신호 증폭율을 갖게 될 것임을 알 수 있다. 따라서 도 3에 도시된 차동 증폭기는 도 1에 도시된 종래기술에 따른 차동 증폭기의 소신호 증폭율보다 2배 정도의 소신호 증폭율을 갖는 것을 알 수 있다.
도 6a는 도 1에 도시된 차동 증폭기의 입력 신호의 스윙폭이 0.2V인 경우의 시뮬레이션 파형도이다. 도 6a에 도시된 시뮬레이션 파형은 제1 전원전압(VDD) 및 제2 전원전압이 각각 1.8V 및 0V이고, 입력신호는 200MHz주파수를 가지며 0.9V를 중심으로 0.2V 스윙폭을 가지고 스윙한다. 이러한 입력 신호를 이하 V(IN.INB)=0.2V로 표시한다. V(OUT)는 도 1에 도시된 OUT단자의 출력을 나타내고, V(OUTB)는 도 1에 도시된 OUTB단자의 출력을 나타낸다. 도 6a를 참조하면 V(OUT)의 스윙 범위가 도 1에 도시된 전류원(Iss)과 트랜지스터 M1, M2의 직렬연결에 의해 아래쪽으로 제한되며, 신호 V(OUTB)는 트랜지스터 M3의 게이트 드레인 연결에 의해 V(OUT)보다 스윙 범위가 더욱 좁아지는 것을 볼 수 있다. 도 6a에서 V(OUT)의 출력범위는 0.46V~1.59V이며, △V(OUT)는 1.13V를 가진다.
도 6b는 도 3에 도시된 차동 증폭기의 V(IN.INB)=0.2V인 경우의 시뮬레이션 파형도이다. 도 6a에 도시된 시뮬레이션 파형은 전원전압(VDD)이 1.8V이고, 입력신호는 200MHz주파수를 가지며 0.9V를 중심으로 차가 V(IN.INB)=0.2V인 경우이다. V(OUT)는 도 3에 도시된 OUT단자의 출력을 나타내고, V(OUTB)는 도 3에 도시된 OUTB단자의 출력을 나타낸다. 도 6b를 참조하면 도 3에 도시된 제1 전류원 및 제2 전류원의 트랜지스터들(M1, M2, M11, M12)이 모두 선형 영역에서 동작하여 제1 노드(N4)는 제1 전원전압(VDD) 근처의 전압으로 유지되고, 제2 노드(N1)는 제2 전원 전압(Vss) 근처의 전압으로 유지되므로 출력 전압 V(OUT) 및 V(OUTB)가 풀 스윙에 가까운 스윙폭을 가지며 대칭적인 출력값을 갖는 것을 알 수 있다. 출력범위 △V(OUT)는 1.41V를 가진다.
도 6a 및 도 6b를 비교하여보면 도 3에 도시된 차동 증폭기는 도 1에 도시된 차동 증폭기에 비하여 증폭율이 크고, 두 개의 출력단자의 출력전압이 대칭적이며, 큰 폭으로 스윙할 수 있는 것을 알 수 있다. 나아가 도 1에 도시된 차동 증폭기에 비하여 도 3에 도시된 차동 증폭기는 출력 전압의 바이어스 전압이 입력 전압의 바이어스 전압(0.9V)에 더욱 가까운 것을 알 수 있다.
도 7a는 도 1에 도시된 차동 증폭기의 V(IN.INB)=0.02V인 경우의 시뮬레이션 파형도이다. 도 7a에서 V(OUT)의 출력범위는 △V(OUT)=0.15V를 가진다.
도 7b는 도 3에 도시된 차동 증폭기의 V(IN.INB)=0.02V인 경우의 시뮬레이션 파형도이다. 도 7b에서 V(OUT)의 출력범위는 △V(OUT)=0.18V를 가진다.
도 8a는 도 1에 도시된 차동 증폭기의 V(IN.INB)=0.002V인 경우의 시뮬레이션 파형도이다. 도 7a에서 V(OUT)의 출력범위는 △V(OUT)=14mV를 가진다.
도 8b는 도 3에 도시된 차동 증폭기의 V(IN.INB)=0.002V인 경우의 시뮬레이션 파형도이다. 도 7b에서 V(OUT)의 출력범위는 △V(OUT)=21mV를 가진다.
도 6a 내지 8b의 시뮬레이션 결과를 종합하면 도 3에 도시된 본 발명의 차동 증폭기는 종래 기술의 차동 증폭기 대비 넓은 출력 범위 및 큰 증폭율를 가진다는 것을 알 수 있다. 특히 도 8a 및 8b에 도시된 시뮬레이션 결과를 참조하면 0.002V정도의 작은 스윙폭의 입력 신호가 인가될 경우 종래기술에 비하여 본 발명의 차동 증폭기가 2배 가까운 증폭율을 가지는 것을 알 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 차동 증폭기는 별도의 전류원이나 전압원 없이 자체적으로 상보적인 소신호 입력에 불구하고 일정한 전류를 제공할 수 있다. 또한 CMOS 인버터 형태의 구조를 사용함으로서 소신호 증폭율을 높일 수 있고, 제1 전류원 및 제2 전류원이 선형 영역에서 동작하도록 함으로서 스윙폭을 넓게 하여 노이즈 마진을 크게 할 수 있다. 나아가 본 발명에 따른 차동 증폭기는 상/하, 좌/우로 대칭적 구조를 가지므로 완전 차동(fully diffrential)이 가능하고 신호의 왜곡을 줄일 수 있으며 별도의 전류원이나 전압원을 사용하지 않아 전력 소모를 줄일 수 있고 기존 회로대비 회로크기를 줄일 수 있다.

Claims (11)

  1. 비반전제어신호 및 반전제어신호에 응답하여 제1전원전압과 제1노드 사이에 제1바이어스 전류를 제공하는 제1전류원;
    상기 비반전제어신호 및 반전제어신호에 응답하여 제2전원전압과 제2노드 사이에 제2바이어스 전류를 제공하는 제2전류원;
    상기 제1노드와 제2노드 사이에 연결되고, 비반전입력신호를 증폭하여 반전출력신호를 발생하는 제1 인버터;
    상기 제1노드 및 제2노드 사이에 연결되고, 반전입력신호를 증폭하여 비반전출력신호를 발생하는 제2 인버터; 및
    상기 제1노드 및 제2노드 사이에 연결되고, 상기 비반전 입력신호 및 반전입력신호에 응답하여 상기 제1 및 제2 바이어스전류를 제어하는 상기 비반전제어신호 및 반전제어신호를 생성하는 셀프 바이어스 제어회로를 포함하는 것을 특징으로 하는 차동 증폭기.
  2. 제 1 항에 있어서 상기 셀프 바이어스 제어회로는
    상기 비반전입력신호를 증폭하여 상기 반전제어신호를 발생하는 제3인버터; 및
    상기 반전입력신호를 증폭하여 상기 비반전제어신호를 발생하는 제4인버터를 포함하는 것을 특징으로 하는 차동 증폭기.
  3. 제 2 항에 있어서 상기 제1 내지 제4 인버터는 피모스 트랜지스터 및 엔모스 트랜지스터가 직렬로 연결된 구조의 CMOS인버터인 것을 특징으로 하는 차동 증폭기.
  4. 제 1 항 내지 제 3 항의 어느 한 항에 있어서 상기 제1전류원은
    상기 제1전원전압과 상기 제1노드 사이에 연결되고 상기 반전제어신호에 응답하여 제1서브바이어스전류를 상기 제1노드에 제공하는 제1전류소스; 및
    상기 제1전원전압과 상기 제1노드 사이에 연결되고, 상기 비반전제어신호에 응답하여 상기 제1서브바이어스 전류에 대해 상보적으로 제어되는 제2서브바이어스전류를 상기 제1노드에 제공하는 제2전류소스를 구비하고 상기 제1 및 제2서브바이어스전류의 합으로 상기 제1바이어스 전류를 형성하는 것을 특징으로 하는 차동 증폭기.
  5. 제 4 항에 있어서 상기 제2전류원은
    상기 제2전원전압과 상기 제2노드 사이에 연결되고 상기 반전제어신호에 응답하여 제3서브바이어스전류를 상기 제2노드로부터 제공받는 제1전류싱크; 및
    상기 제2전원전압과 상기 제2노드 사이에 연결되고, 상기 비반전제어신호에 응답하여 상기 제3서브바이어스 전류에 대해 상보적으로 제어되는 제4서브바이어스전류를 상기 제2노드로부터 제공받는 제2전류싱크를 구비하고 상기 제3 및 제4서브 바이어스전류의 합으로 상기 제2바이어스 전류를 형성하는 것을 특징으로 하는 차동 증폭기.
  6. 제 5 항에 있어서 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류는 동일한 양의 전류인 것을 특징으로 하는 차동 증폭기.
  7. 제 6 항에 있어서 상기 제1 전류소스 및 제2 전류싱크에 흐르는 전류가 같은 방향으로 증감하고, 상기 제2 전류소스 및 제1 전류싱크에 흐르는 전류가 같은 방향으로 증감하는 것을 특징으로 하는 차동 증폭기.
  8. 제 7 항에 있어서 상기 제1 및 제2 전류소스는 피모스 트랜지스터이고, 상기 제1 및 제2 전류싱크는 엔모스 트랜지스터인 것을 특징으로 하는 차동 증폭기.
  9. 제 8 항에 있어서 상기 제1 전류소스인 피모스 트랜지스터, 상기 제2 전류소스인 피모스 트랜지스터, 상기 제1 전류싱크인 엔모스 트랜지스터 및 상기 제2 전류싱크인 엔모스 트랜지스터는 모두 선형 영역에서 동작하는 것을 특징으로 하는 차동 증폭기.
  10. 제 9 항에 있어서 상기 제1 전원전압은 1.8V이고 상기 제2 전원전압은 0V인 것을 특징으로 하는 차동 증폭기.
  11. 제 10 항에 있어서 상기 비반전입력신호 및 반전입력신호는 0.9V에 바이어스된 소신호인 것을 특징으로 하는 차동 증폭기.
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