JP3828503B2 - 差動回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は差動回路装置に係り、特に差動入力信号の同相（コモンモード）動作範囲を広くする技術に関する。
【０００２】
【従来の技術】
差動回路は、電界効果トランジスタ（ＦＥＴ）またはバイポーラトランジスタによる差動対を用いて実現される。差動回路では、差動対を形成するトランジスタがＦＥＴの場合は閾値電圧Ｖth、すなわちトランジスタが動作するのに必要なだけのゲート・ソース電圧Ｖgsの存在により、またバイポーラトランジスタの場合はトランジスタが動作するのに必要なだけのベース・エミッタ間電圧Ｖbeの存在により、差動入力信号の同相動作範囲、すなわち差動回路が動作可能な同相電圧の変化範囲が制限される。
【０００３】
文献１：Pardoen, “A Rail-to-Rail Input/Output CMOS Power Amplifier,” IEEE JSSC Vol.25, No.2, pp.501-504の特にFig.1には、Ｎ型ＭＯＳトランジスタによる第１の差動対の出力と、Ｐ型ＭＯＳトランジスタによる第２の差動対の出力を電流加算することにより、入力差動信号の同相動作範囲を広げる手法が開示されている。
【０００４】
より詳しくは、文献１によると第１の差動対の二つのゲートと第２の差動対の二つのゲートに差動入力信号が共通に与えられる。第１の差動対の共通ソース電極と第２の差動対の共通ソース電極に、個別に電流源が接続される。第１の差動対の一方のドレイン電極と第２の差動対の一方のドレイン電極からの各々の電流が加算され、第１の差動対の他方のドレイン電極と第２の差動対の他方のドレイン電極からの各々の電流が加算されることによって、差動出力電流が得られる。
【０００５】
【非特許文献１】
Pardoen, “A Rail-to-Rail Input/Output CMOS Power Amplifier,” IEEE JSSC Vol.25, No.2, pp.501-504（Fig.1参照）
【０００６】
【発明が解決しようとする課題】
文献１に記載された手法では、差動入力信号の同相電圧（以下、入力同相電圧という）の動作点に応じて、一方の差動対が支配的に動作して、他方の差動対が動作しない場合が存在したり、あるいは二つの差動対が同時に動作する場合が存在する。このため、差動出力電流の和が入力同相電圧の動作点に依存して変化してしまう。
【０００７】
従って、文献１の手法を例えば抵抗負荷を駆動する差動増幅回路に適用した場合には、入力同相電圧の動作点に応じて差動出力信号の同相電圧（以下、出力同相電圧）の動作点が変化してしまい、安定した出力を得ることができないという問題点がある。
【０００８】
本発明の目的は、入力同相電圧の動作範囲を広くしつつ、差動出力電流の和が入力同相電圧の動作点に依存しない差動回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一つの観点による差動回路装置は、差動入力信号が入力される第１及び第２の入力端子と；第１の共通主電極を持つ第１導電型の第１及び第２のトランジスタを有し、前記差動入力信号及び第１のバイアス電流を受けて第１及び第２の電流を出力する第１導電型の第１及び第２のトランジスタを有する第１の差動対と；第２の共通主電極を持つ第２導電型の第３及び第４のトランジスタを有し、前記差動入力信号及び第２のバイアス電流を受けて第３及び第４の電流を出力する第２の差動対と；前記第２の共通主電極に接続された第３の共通主電極を持つ第２導電型の第５及び第６のトランジスタを有し、第１のバイアス電圧及び第３のバイアス電流を受けて第５及び第６の電流を出力する第３の差動対と；第２のバイアス電圧を受けて前記第３及び第５の電流の加算電流を前記第１の共通主電極と第１の電流パスに分配する第１の電流分配回路と；前記第２のバイアス電圧を受けて前記第４及び第６の電流の加算電流を前記第１の共通主電極と第２の電流パスに分配する第２の電流分配回路と；前記第１の電流と前記第１の電流パスを流れる電流の加算電流を出力する第１の出力端子と；前記第２の電流と前記第２の電流パスを流れる電流の加算電流を出力する第２の出力端子とを有する。
【００１０】
本発明の他の観点によると、第１の電流分配回路は第２のバイアス電圧及び第３のバイアス電流を受けて前記第３及び第５の電流の加算電流を前記第１の共通主電極と第１の電流パスに分配する第７及び第８のトランジスタを有し、第２の電流分配回路は前記第２のバイアス電圧及び第４のバイアス電流を受けて前記第４及び第６の電流の加算電流を前記第１の共通主電極と第２の電流パスに分配する第９及び第１０のトランジスタを有する。さらに、前記第２及び第３の差動対トランジスタに前記第１及び第２のバイアス電流を供給する第１の電流源と、前記第７及び第８のトランジスタに前記第３のバイアス電流を供給する第２の電流源と、前記第９及び第１０のトランジスタに前記第４のバイアス電流を供給する第３の電流源を具備する。
【００１１】
このように構成された差動回路装置では、入力同相電圧、すなわち差動入力信号の同相電圧に応じて、第１及び第２の差動対のいずれか一方、もしくは両方が動作することにより、同相電圧の動作範囲が拡大される。第１及び第２の差動対のいずれか一方、もしくは両方が動作する範囲は、第３の差動対に与えられるバイアス電圧により決定される。第１及び第２の出力端子からは差動出力電流の正負の電流成分が出力され、これらの電流成分の和すなわち差動出力電流の和は、第２及び第３の電流源のバイアス電流から第１のバイアス電流を差し引いた電流により決定され、一定の電流値を持つ。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
図１（ａ）に、本発明の第１の実施形態に係る差動回路を示す。二つの入力端子in+,in-に入力された差動入力信号は、差動対Ｄ１，Ｄ２に入力される。この例では、差動対Ｄ１はＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｍ１，Ｍ２により形成され、差動対Ｄ２はＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｍ３，Ｍ４により形成される。差動対Ｄ１を形成するトランジスタＭ１，Ｍ２のドレイン電極は、出力端子out+，out-にそれぞれ接続され、出力端子out+,out-から差動出力電流が出力される。差動対Ｄ２を形成するトランジスタＭ３，Ｍ４の共通主電極である共通ソース電極は、電流源Ｉ１の一端に接続され、電流源Ｉ１の他端は電圧Ｖddの高電位側電源に接続される。
【００１３】
差動対Ｄ３は、差動対Ｄ２と同じくＰＭＯＳトランジスタＭ５，Ｍ６によって構成される。トランジスタＭ５，Ｍ６の共通ソース電極は、差動対Ｄ２におけるトランジスタＭ３，Ｍ４の共通ソース電極に接続される。従って、差動対Ｄ２，Ｄ３は共に電流源Ｉ１からバイアス電流の供給を受ける。トランジスタＭ５のドレイン電極はトランジスタＭ３のトレイン電極に、トランジスタＭ６のドレイン電極はトランジスタＭ４のドレイン電極に接続される。トランジスタＭ５，Ｍ６の共通ゲート電極には、外部からのバイアス電圧Ｖbias1が与えられる。
【００１４】
ＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ９，Ｍ１０の各ゲート電極には、外部からのバイアス電圧Ｖbias2が共通に与えられる。トランジスタＭ７，Ｍ８は、第１の電流分配回路を形成し、それらのソース電極に一端が共通に接続された電流源Ｉ２からバイアス電流の供給を受ける。トランジスタＭ９，Ｍ１０は、第２の電流分配回路を形成し、それらのソース電極に一端が共通に接続された電流源Ｉ３からバイアス電流の供給を受ける。
【００１５】
電流源Ｉ２，Ｉ３の他端は、電圧Ｖssの低電位側電源に接続される。トランジスタＭ７のドレイン電極は出力端子out1に至る第１の電流パスに接続され、トランジスタＭ１０のドレイン電極は同様に出力端子out2に至る第２の電流パスに接続される。トランジスタＭ８，Ｍ９のドレイン電極は、差動対Ｄ１におけるトランジスタＭ１，Ｍ２の共通ソース電極に接続される。
【００１６】
次に、本実施形態の差動回路装置の動作について説明する。動作を分かり易くするため、図１（ｂ）に図１（ａ）おける電源電圧ＶddとＶss間において差動対Ｄ１，Ｄ２，Ｄ３が能動状態となる電圧範囲をＤ１:Active,Ｄ２:Active,Ｄ３:Activeとしてそれぞれ示す。
【００１７】
本実施形態の差動回路装置は、バイアス電圧Ｖbias1,Ｖbias2を適切に選定することにより、以下の条件を満たすように動作する。
（ａ）差動対Ｄ１，Ｄ２は、差動入力信号の同相電圧（以下、入力同相電圧という）に応じていずれか一方もしくは両方が能動状態となる；
（ｂ）差動対Ｄ１，Ｄ２が入力同相電圧に応じていずれか一方もしくは両方が能動状態となる電圧範囲は、バイアス電圧Ｖbias1により決定される；
（ｃ）差動対Ｄ２の非能動状態時には、電流源Ｉ１の出力電流が全て差動対Ｄ３を流れる；
（ｄ）差動対Ｄ１の非能動状態時には、第１の電流パスを流れる電流が全て出力端子out1に流れると共に、第２の電流パスを流れる電流が全て出力端子out2に流れる。
【００１８】
以下、具体的に説明する。まず、差動対Ｄ１は入力同相電圧ＶCがバイアス電圧Ｖbias1,Ｖbias2より決定される所定の電圧以上の場合には能動状態（トランジスタＭ１，Ｍ２が差動動作を行う状態）、Ｖcが該所定の電圧に満たない場合には非能動状態（トランジスタＭ１，Ｍ２が共にオフの状態）となる。差動対の能動状態とは、差動対を形成する二つのトランジスタが差動で動作する状態をいい、非能動状態とは二つのトランジスタが共にオフの状態をいう。
【００１９】
一方、差動対Ｄ２，Ｄ３の状態は、主として入力同相電圧ＶCとバイアス電圧Ｖbias1との大小関係で決定される。例えば、ＶC≧Ｖbias1の場合には差動対Ｄ２が非能動状態、差動対Ｄ３が能動状態となって、電流源Ｉ１からの電流は全て差動対Ｄ３に流れる。ＶC≦Ｖbias1の場合には、差動対Ｄ２が能動状態、差動対Ｄ３が非能動状態となって、電流源Ｉ１からの電流は全て差動対Ｄ２に流れる。
【００２０】
差動対Ｄ２は、入力同相電圧ＶCが電源電圧ＶddからトランジスタＭ３，Ｍ４のゲート・ソース間電圧｜Ｖgs3,4｜を差し引いた電圧Ｖdd-｜Ｖgs3,4｜より高くなると非能動状態となり、電流源Ｉ１の出力電流を流すことができなくなる。差動対Ｄ３は、このように差動対Ｄ１が非能動状態のとき電流源Ｉ１の出力電流を電流源Ｉ２，Ｉ３に流すためのダミー差動対として動作する。従って、差動対Ｄ３に与えられるバイアス電圧Ｖbias1は、Ｖdd-｜Ｖgs3,4｜以下でなければならない。
【００２１】
差動対Ｄ１は、入力同相電圧ＶCがトランジスタＭ１，Ｍ２のゲート・ソース間電圧Ｖgs1,2に、トランジスタＭ８，Ｍ９が飽和領域で動作するのに必要な電圧Ｖds8,9satと、電流源Ｉ２，Ｉ３が正常に動作するのに必要な電流源Ｉ２，Ｉ３の両端電圧ＶI2,3を加算した電圧Ｖgs1,2+Ｖds8,9sat+ＶI2,3に満たなければ動作しないため、バイアス電圧Ｖbias1はＶgs1,2+Ｖds8,9sat+ＶI2,3以上でなければならない。
【００２２】
以上から、本実施形態では以下の条件式；
Ｖdd-｜Ｖgs3,4｜≧Ｖbias1≧Ｖgs1,2+Ｖds8,9sat+ＶI2,3 (1)
を満たすようにバイアス電圧Ｖbias1を選定する。これにより、差動対Ｄ１，Ｄ２のいずれか一方もしくは両方が能動状態となる入力同相電圧の範囲を決定することができる。図１（ｂ）によれば、差動対Ｄ１，Ｄ２のうちＤ１のみが能動状態となる入力同相電圧範囲はＶgs1,2〜Ｖddであり、Ｄ２のみが能動状態となる入力同相電圧範囲はＶss〜Ｖbias1であり、Ｄ１，Ｄ２が共に能動状態となる入力同相電圧範囲はＶss〜Ｖddである。
【００２３】
差動対Ｄ３は、差動対Ｄ２が非能動状態のときに電流源Ｉ１からの電流を電流源Ｉ２，Ｉ３に流す必要があるため、トランジスタＭ５，Ｍ６共通ソース電極の電圧は、トランジスタＭ７〜Ｍ１０のソース電圧よりも高くなければならない。差動対Ｄ３の共通ソース電極の電圧は、トランジスタＭ５，Ｍ６のゲート・ソース間電圧をＶgs5,6とするとＶbias1+｜Ｖgs5,6｜となり、トランジスタＭ７〜Ｍ１０のソース電圧は、Ｖbias2-Ｖgs7-10となる。このとき、差動対Ｄ３はトランジスタＭ５，Ｍ６が飽和領域で動作するだけの電圧Ｖds5,6satが必要となるため、バイアス電圧Ｖbias1,Ｖbias2は以下の条件式；
Ｖbias1+｜Ｖgs5,6｜≧Ｖbias2-Ｖgs7-10+｜Ｖds5,6sat｜ (2)
を満たす必要がある。
【００２４】
差動対Ｄ１，Ｄ２，Ｄ３は、入力同相電圧ＶCの大きさによって以下のように動作する。
(i)入力同相電圧ＶCがＮＭＯＳトランジスタＭ１，Ｍ２による差動対Ｄ１の動作範囲の下限の電圧Ｖgs1,2+Ｖds8,9sat+ＶI2,3より高く、かつＰＭＯＳトランジスタＭ５，Ｍ６による差動対Ｄ３に供給されるバイアス電圧Ｖbias1より高い場合；
電流源Ｉ１によって差動対Ｄ２，Ｄ３に与えられるバイアス電流は全て差動対Ｄ３を流れ、電流源Ｉ２，Ｉ３に流れ込む。このため電流源Ｉ２，Ｉ３の出力電流から電流源Ｉ１によるバイアス電流を差し引いた電流がトランジスタＭ７〜Ｍ１０を流れ、さらに出力端子out1，out2と差動対Ｄ１に流れ込むことにより、差動対Ｄ１が能動状態となる。このとき差動対Ｄ１から差動入力信号の成分を含んだ電流が出力端子out+,out-に出力され、差動対Ｄ２は非能動状態となっているが、最終的に出力端子out+,out-に得られる差動出力電流の和は、電流源Ｉ２，Ｉ３によって与えられるバイアス電流から電流源Ｉ１のバイアス電流を差し引いた電流により決定される。
【００２５】
(ii)入力同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧より高く、かつＰＭＯＳトランジスタＭ５，Ｍ６による差動対Ｄ３に供給されるバイアス電圧Ｖbias1よりも低い場合；
電流源Ｉ１によって差動対Ｄ２，Ｄ３に与えられるバイアス電流は差動対Ｄ２を流れることにより、差動対Ｄ２は能動状態となる。このとき差動対Ｄ２から差動入力信号の成分を含む電流が電流源Ｉ２，Ｉ３に流れ込み、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１の出力電流を差し引いた電流がトランジスタＭ７〜Ｍ１０を流れ、出力端子out1,out2と差動対Ｄ１に流れることにより、差動対Ｄ１も能動状態となる。このとき差動対Ｄ１，Ｄ２から差動入力信号の成分を含んだ電流が出力され、これらの電流が加算されて出力端子out1,out2から出力されるが、最終的に出力端子out+,out-から出力される差動出力電流の和は、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１によるバイアス電流を差し引いた電流により決定される。
【００２６】
(iii)差動入力信号の同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧より低く、かつＰＭＯＳトランジスタＭ５，Ｍ６によって構成される差動対Ｄ３に与えられるバイアス電圧Ｖbias1よりも低い場合；
電流源Ｉ１によって差動対Ｄ２，Ｄ３に与えられるバイアス電流は差動対Ｄ２を流れることにより、差動対Ｄ２は能動状態となる。このとき差動対Ｄ２から差動入力信号の成分を含む電流が電流源Ｉ２，Ｉ３に流れ込む。一方、差動対Ｄ１は入力同相電圧ＶCがトランジスタＭ１，Ｍ２のゲート・ソース間電圧Ｖgs1,2よりも低いために非能動状態にある。従って、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１よにるバイアス電流を差し引いた電流がトランジスタＭ７，Ｍ１０を流れ、出力端子out+,out-に出力される。このときには差動対Ｄ２が差動入力信号を含んだ電流を出力して、トランジスタＭ７，Ｍ１０と電流源Ｉ２，Ｉ３により出力端子out+,out-に折り返して出力されるが、出力端子out+,out-からの差動出力電流の和は電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１によるバイアス電流を差し引いた電流により決定される。
【００２７】
このように本実施形態の差動回路装置では、差動入力信号の同相電圧ＶCによらず、差動対Ｄ１，Ｄ２のいずれか一方もしくは両方が能動状態にあって差動回路として動作しているため、入力同相電圧の動作範囲が広い。出力端子out+,out-への差動出力電流の和は、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１によるバイアス電流を差し引いた電流によって決定され、入力同相電圧に対して変化することはない。従って、本実施形態を抵抗負荷を駆動するような差動増幅回路に適用する場合でも、入力同相電圧の動作点によらず安定した出力を得ることができる。
【００２８】
本実施形態では、差動対Ｄ１からの出力電流と、差動対Ｄ２からの出力電流をトランジスタＭ７〜Ｍ１０及び電流源Ｉ２，Ｉ３を用いて電流的に折り返して得られる出力電流とは、電流の方向が一致している。従って、単純にノードを接続するだけで電流加算が可能となり、特別な電流加算回路を必要としないため、素子数の増加を抑えることができる。
【００２９】
（第２の実施形態）
図２は、本発明の第１の実施形態に係る差動回路装置であり、図１の差動回路装置に対してトランジスタＭ１〜Ｍ１０に全て逆の導電型のトランジスタを用いた例を示している。すなわち、差動対Ｄ１を形成するトランジスタＭ１，Ｍ２にＰＭＯＳトランジスタを用い、その他のトランジスタＭ３〜Ｍ１０にＮＭＯＳトランジスタを用いている。
【００３０】
この場合、第１の実施形態で示した式(1)の条件に代えて、以下の条件式； Ｖss+｜Ｖgs3,4｜≦Ｖbias1≦Ｖdd-｜Ｖgs1,2｜-｜Ｖds8,9sat｜-｜ＶI2,3｜ (3)
を満たし、また式(2)に代えて、以下の条件式；
Ｖbias1-Ｖgs5,6≦Ｖbias2+｜Ｖgs7-10｜-｜Ｖds5,6sat｜ (4)
を満たすようにすればよいことは、第１の実施形態での説明の類推から明らかである。
【００３１】
このように本実施形態によっても、第１の実施形態と同様の原理で入力同相電圧の動作範囲が広く、かつ差動出力電流の和が入力同相電圧の動作点に依存しないために、入力同相電圧の動作点によらず、安定した出力を得ることができるという効果が得られる。
【００３２】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る演算増幅回路であり、図１に示す差動回路装置を入力段に用いて構成されている。この回路では、図１に示す電流源Ｉ１，Ｉ２，Ｉ３にそれぞれトランジスタＭ１１，Ｍ１２，Ｍ１３を用いている。出力端子out+,out-には、アクティブ負荷であるトランジスタＭ１４，Ｍ１５によるカレントミラーが接続され、さらにＶdd電源とＶss電源間にＰＭＯＳトランジスタＭ１６とＮＭＯＳトランジスタＭ１７によるコンプリメンタリのＡ級出力段が接続される。この出力段から、出力端子outに演算増幅回路の出力信号が取り出される。
【００３３】
電流源（トランジスタＭ１１，Ｍ１２，Ｍ１３）によるバイアス電流Ｉbias1,Ｉbias2,Ｉbias3と及びバイアス電圧Ｖbias1,Ｖbias2を決定するために、ダイオード接続されたトランジスタＭ１８，Ｍ１９，Ｍ２０，Ｍ２１と電流源Ｉ４によるバイアス回路がＶdd電源とＶss電源間に接続されている。
【００３４】
第１の実施形態で説明したバイアス電圧Ｖbias1の決定は、バイアス回路内のトランジスタＭ１９によって行われる。トランジスタＭ１９ゲート（ドレイン）電圧は、電流源Ｉ４の電流によるダイオード接続された二つのＰＭＯＳトランジスタＭ１８，Ｍ１９の電圧降下によって決定される。
【００３５】
本実施形態による演算増幅回路は、差動対Ｄ１，Ｄ２の両方が同時に能動状態になる入力同相電圧範囲を広く設定した場合一例である。差動回路装置の出力端子out+,out-から得られる差動出力電流の和は、電流源（トランジスタＭ１１，Ｍ１２，Ｍ１３）によって決定される。
【００３６】
電流源トランジスタＭ１１によるバイアス電流Ｉbias1は、入力同相電圧ＶCに応じて差動対Ｄ２，Ｄ３のいずれかを流れる。バイアス電流Ｉbias1の流れた方の差動対から、二分された電流Ｉbias1/2が電流源トランジスタＭ１２，Ｍ１３に流れ込む。電流源トランジスタＭ１２，Ｍ１３によるバイアス電流Ｉbias2,Ｉbias3は、回路の相対性のため等しい電流値が与えられているものとする。
【００３７】
従ってＩbias2-Ｉbias1/2及びＩbias3-Ｉbias1/2という減算が行われ、これらの減算によって得られるバイアス電流がそれぞれトランジスタＭ７，Ｍ８とＭ９，Ｍ１０に流れる。
【００３８】
本実施形態では、入力同相電圧ＶCの大きさによって以下のように動作する。
【００３９】
(i)入力同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧Ｖgs1,2+Ｖds8,9sat+ＶI2,3よりも低い場合；
差動対Ｄ１は非能動状態にあり、トランジスタＭ８，Ｍ９は電流を流すことができない。従って、上述の減算によって得られる電流Ｉbias2-Ｉbias1/2及びＩbias3-Ｉbias1/2は、トランジスタＭ７，Ｍ１０をそれぞれ流れる。このとき、出力端子out+,out-を流れる電流の合計はＩbias2-Ｉbias1/2+Ｉbias3-Ｉbias1/2=2×Ｉbias2-Ｉbias1となる。
【００４０】
(ii)入力同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧よりも高い場合；差動対Ｄ１は能動状態となる。このときトランジスタＭ７〜Ｍ１０はそれぞれ等しいゲート・ソース間電圧を持っているので、等しい電流が流れる。トランジスタＭ８，Ｍ９を流れる電流は、差動対Ｄ１で一度加算された後、出力端子out+,out-にそれぞれ２分の１の電流が出力され、出力端子out+,out-においてトランジスタＭ７，Ｍ１０を流れる電流と加算される。出力端子out+,out-に流れる差動出力電流の合計は、２×Ｉbias2-Ｉbias1となる。
【００４１】
従って、入力同相電圧ＶCの動作点に関係なく、差動出力電流の和を決定することができるので、抵抗負荷を駆動するような差動増幅回路として使用した場合でも、安定した出力を得ることができる。
【００４２】
図４は、図３に示す演算増幅回路における入力同相電圧と出力端子out+,out-における出力電圧との関係を示した図であり、バイアス電圧Ｖbias,Ｖbias2についても示してある。図５は、入力同相電圧と各差動対Ｄ１，Ｄ２，Ｄ３から出力される正負の出力電流の和との関係を示した図である。
【００４３】
図４に示すように、差動回路の出力端子であるout+,out-からは同相入力電圧によらず安定出力が得られる。また、図５に示すように、入力同相電圧がバイアス電圧Ｖbias1の付近で各差動対Ｄ１，Ｄ２，Ｄ３に流れる流す電流が変化し、差動対Ｄ１，Ｄ２，Ｄ３の状態（能動状態、非能動状態）が切り替わっていることが分かる。
【００４４】
（第４の実施形態）
図６は、本発明の第４の実施形態に係る演算増幅回路であり、第３の実施形態で説明した演算増幅回路を一部変形した例である。本実施形態においては、バイアス電圧Ｖbias1とＶbias2が共通となっており、Ｖbias1＝Ｖbias2の決定はＶdd電源とＶss電源間に接続されたダイオード接続のトランジスタＭ１８，Ｍ１９，Ｍ２０，Ｍ２１と電流源Ｉ４によるバイアス回路内のトランジスタＭ２０によって行われている。
【００４５】
本実施形態のように、Ｖbias1とＶbias2を等しくとった場合でも、式(1)(2)に示した条件式を満たすことができる。このときのバイアス電圧Ｖbias1＝Ｖbias2は、電流源Ｉ４の電流によるダイオード接続された二つのＮＭＯＳトランジスタＭ２０，Ｍ２１の電圧降下によって決定される。この電圧はＮＭＯＳトランジスタＭ１，Ｍ２による差動対Ｄ１の動作できる下限の電圧に近い値をとるため、図６に示す構成では差動対Ｄ１，Ｄ２の両方が動作する入力同相電圧範囲は、比較的狭い範囲となるように決定されている。
【００４６】
図７は、図６に示す演算増幅回路における入力同相電圧と出力端子out+,out-における出力電圧との関係を示した図であり、バイアス電圧Ｖbias,Ｖbias2についても示してある。図８は、入力同相電圧と各差動対Ｄ１，Ｄ２，Ｄ３から出力される正負の出力電流の和との関係を示した図である。
【００４７】
図８に示すように、本実施形態ではバイアス電圧Ｖbias1は上述のように差動対Ｄ１の動作できる下限の電圧付近に設定されているため、差動対Ｄ１，Ｄ２の両方が動作する範囲は狭い範囲となっている。図６におけるバイアス回路のトランジスタＭ１９を省略することも可能であり、それによってバイアス回路の簡略化ができる。
【００４８】
以上の実施形態では、ＭＯＳトランジスタすなわちＦＥＴを用いた場合について述べたが、バイポーラトランジスタを用いて同様の差動回路ないし演算増幅回路を実現できることはいうまでもない。バイポーラトランジスタを用いる場合、ＦＥＴのドレイン電極、ソース電極及びゲート電極をそれぞれコレクタ電極、エミッタ電極及びベース電極に置き換えて考えればよい。この場合、先の条件式(1)〜(4)はそれぞれ以下のように書き換えることができる。
【００４９】
Ｖcc-｜Ｖbe3,4｜≧Ｖbias1≧Ｖbe1,2+Ｖce8,9sat+ＶI2,3 (5)
Ｖbias1+｜Ｖbe5,6｜≧Ｖbias2-Ｖgs7-10+｜Ｖce5,6sat｜ (6)
Ｖee+｜Ｖbe3,4｜≦Ｖbias1≦Ｖee-｜Ｖgs1,2｜-｜Ｖce8,9sat｜-｜ＶI2,3｜ (7)
Ｖbias1-Ｖbe5,6≦Ｖbias2+｜Ｖbe7-10｜-｜Ｖce5,6sat｜ (8)
但し、Ｖccは高電位側電源電圧、Ｖeeは低電位側電源電圧、Ｖbeはベース・エミッタ間電圧、Ｖceｘ,ysatはトランジスタが飽和領域で動作するのに必要なコレクタ・エミッタ間電圧である。
【００５０】
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することが可能である。
以上に述べた本発明の差動回路装置は、例えばＬＣＤ（液晶ディスプレイ）、スイッチトキャパシタ回路などの離散時間係の回路への適用に特に効果を発揮する。
【００５１】
【発明の効果】
以上説明したように、本発明によれば入力同相電圧の動作範囲を広くしつつ、差動出力電流の和が入力同相電圧の動作点に依存しない差動回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る差動回路装置の回路図及び各差動対の入力同相電圧範囲の説明図
【図２】本発明の第２の実施形態に係る差動回路装置の回路図
【図３】本発明の第３の実施形態に係る演算増幅回路の回路図
【図４】第３の実施形態における入力同相電圧と出力信号電圧との関係の一例をバイアス電圧と共に示す図
【図５】第３の実施形態における入力同相電圧と各差動対の出力電流との関係の一例を示す図
【図６】本発明の第４の実施形態に係る演算増幅回路の回路図
【図７】第４の実施形態における入力同相電圧と出力信号電圧との関係の一例をバイアス電圧と共に示す図
【図８】第４の実施形態における入力同相電圧と各差動対の出力電流との関係の一例を示す図
【符号の説明】
in+,in-：入力端子
out+,out-：出力端子
Ｄ１〜Ｄ３：第１〜第３の差動対
Ｍ１〜Ｍ１０：第１〜第１０のトランジスタ
Ｖbias1,Ｖbias2：バイアス電圧
【発明の属する技術分野】
本発明は差動回路装置に係り、特に差動入力信号の同相（コモンモード）動作範囲を広くする技術に関する。
【０００２】
【従来の技術】
差動回路は、電界効果トランジスタ（ＦＥＴ）またはバイポーラトランジスタによる差動対を用いて実現される。差動回路では、差動対を形成するトランジスタがＦＥＴの場合は閾値電圧Ｖth、すなわちトランジスタが動作するのに必要なだけのゲート・ソース電圧Ｖgsの存在により、またバイポーラトランジスタの場合はトランジスタが動作するのに必要なだけのベース・エミッタ間電圧Ｖbeの存在により、差動入力信号の同相動作範囲、すなわち差動回路が動作可能な同相電圧の変化範囲が制限される。
【０００３】
文献１：Pardoen, “A Rail-to-Rail Input/Output CMOS Power Amplifier,” IEEE JSSC Vol.25, No.2, pp.501-504の特にFig.1には、Ｎ型ＭＯＳトランジスタによる第１の差動対の出力と、Ｐ型ＭＯＳトランジスタによる第２の差動対の出力を電流加算することにより、入力差動信号の同相動作範囲を広げる手法が開示されている。
【０００４】
より詳しくは、文献１によると第１の差動対の二つのゲートと第２の差動対の二つのゲートに差動入力信号が共通に与えられる。第１の差動対の共通ソース電極と第２の差動対の共通ソース電極に、個別に電流源が接続される。第１の差動対の一方のドレイン電極と第２の差動対の一方のドレイン電極からの各々の電流が加算され、第１の差動対の他方のドレイン電極と第２の差動対の他方のドレイン電極からの各々の電流が加算されることによって、差動出力電流が得られる。
【０００５】
【非特許文献１】
Pardoen, “A Rail-to-Rail Input/Output CMOS Power Amplifier,” IEEE JSSC Vol.25, No.2, pp.501-504（Fig.1参照）
【０００６】
【発明が解決しようとする課題】
文献１に記載された手法では、差動入力信号の同相電圧（以下、入力同相電圧という）の動作点に応じて、一方の差動対が支配的に動作して、他方の差動対が動作しない場合が存在したり、あるいは二つの差動対が同時に動作する場合が存在する。このため、差動出力電流の和が入力同相電圧の動作点に依存して変化してしまう。
【０００７】
従って、文献１の手法を例えば抵抗負荷を駆動する差動増幅回路に適用した場合には、入力同相電圧の動作点に応じて差動出力信号の同相電圧（以下、出力同相電圧）の動作点が変化してしまい、安定した出力を得ることができないという問題点がある。
【０００８】
本発明の目的は、入力同相電圧の動作範囲を広くしつつ、差動出力電流の和が入力同相電圧の動作点に依存しない差動回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一つの観点による差動回路装置は、差動入力信号が入力される第１及び第２の入力端子と；第１の共通主電極を持つ第１導電型の第１及び第２のトランジスタを有し、前記差動入力信号及び第１のバイアス電流を受けて第１及び第２の電流を出力する第１導電型の第１及び第２のトランジスタを有する第１の差動対と；第２の共通主電極を持つ第２導電型の第３及び第４のトランジスタを有し、前記差動入力信号及び第２のバイアス電流を受けて第３及び第４の電流を出力する第２の差動対と；前記第２の共通主電極に接続された第３の共通主電極を持つ第２導電型の第５及び第６のトランジスタを有し、第１のバイアス電圧及び第３のバイアス電流を受けて第５及び第６の電流を出力する第３の差動対と；第２のバイアス電圧を受けて前記第３及び第５の電流の加算電流を前記第１の共通主電極と第１の電流パスに分配する第１の電流分配回路と；前記第２のバイアス電圧を受けて前記第４及び第６の電流の加算電流を前記第１の共通主電極と第２の電流パスに分配する第２の電流分配回路と；前記第１の電流と前記第１の電流パスを流れる電流の加算電流を出力する第１の出力端子と；前記第２の電流と前記第２の電流パスを流れる電流の加算電流を出力する第２の出力端子とを有する。
【００１０】
本発明の他の観点によると、第１の電流分配回路は第２のバイアス電圧及び第３のバイアス電流を受けて前記第３及び第５の電流の加算電流を前記第１の共通主電極と第１の電流パスに分配する第７及び第８のトランジスタを有し、第２の電流分配回路は前記第２のバイアス電圧及び第４のバイアス電流を受けて前記第４及び第６の電流の加算電流を前記第１の共通主電極と第２の電流パスに分配する第９及び第１０のトランジスタを有する。さらに、前記第２及び第３の差動対トランジスタに前記第１及び第２のバイアス電流を供給する第１の電流源と、前記第７及び第８のトランジスタに前記第３のバイアス電流を供給する第２の電流源と、前記第９及び第１０のトランジスタに前記第４のバイアス電流を供給する第３の電流源を具備する。
【００１１】
このように構成された差動回路装置では、入力同相電圧、すなわち差動入力信号の同相電圧に応じて、第１及び第２の差動対のいずれか一方、もしくは両方が動作することにより、同相電圧の動作範囲が拡大される。第１及び第２の差動対のいずれか一方、もしくは両方が動作する範囲は、第３の差動対に与えられるバイアス電圧により決定される。第１及び第２の出力端子からは差動出力電流の正負の電流成分が出力され、これらの電流成分の和すなわち差動出力電流の和は、第２及び第３の電流源のバイアス電流から第１のバイアス電流を差し引いた電流により決定され、一定の電流値を持つ。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
図１（ａ）に、本発明の第１の実施形態に係る差動回路を示す。二つの入力端子in+,in-に入力された差動入力信号は、差動対Ｄ１，Ｄ２に入力される。この例では、差動対Ｄ１はＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｍ１，Ｍ２により形成され、差動対Ｄ２はＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｍ３，Ｍ４により形成される。差動対Ｄ１を形成するトランジスタＭ１，Ｍ２のドレイン電極は、出力端子out+，out-にそれぞれ接続され、出力端子out+,out-から差動出力電流が出力される。差動対Ｄ２を形成するトランジスタＭ３，Ｍ４の共通主電極である共通ソース電極は、電流源Ｉ１の一端に接続され、電流源Ｉ１の他端は電圧Ｖddの高電位側電源に接続される。
【００１３】
差動対Ｄ３は、差動対Ｄ２と同じくＰＭＯＳトランジスタＭ５，Ｍ６によって構成される。トランジスタＭ５，Ｍ６の共通ソース電極は、差動対Ｄ２におけるトランジスタＭ３，Ｍ４の共通ソース電極に接続される。従って、差動対Ｄ２，Ｄ３は共に電流源Ｉ１からバイアス電流の供給を受ける。トランジスタＭ５のドレイン電極はトランジスタＭ３のトレイン電極に、トランジスタＭ６のドレイン電極はトランジスタＭ４のドレイン電極に接続される。トランジスタＭ５，Ｍ６の共通ゲート電極には、外部からのバイアス電圧Ｖbias1が与えられる。
【００１４】
ＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ９，Ｍ１０の各ゲート電極には、外部からのバイアス電圧Ｖbias2が共通に与えられる。トランジスタＭ７，Ｍ８は、第１の電流分配回路を形成し、それらのソース電極に一端が共通に接続された電流源Ｉ２からバイアス電流の供給を受ける。トランジスタＭ９，Ｍ１０は、第２の電流分配回路を形成し、それらのソース電極に一端が共通に接続された電流源Ｉ３からバイアス電流の供給を受ける。
【００１５】
電流源Ｉ２，Ｉ３の他端は、電圧Ｖssの低電位側電源に接続される。トランジスタＭ７のドレイン電極は出力端子out1に至る第１の電流パスに接続され、トランジスタＭ１０のドレイン電極は同様に出力端子out2に至る第２の電流パスに接続される。トランジスタＭ８，Ｍ９のドレイン電極は、差動対Ｄ１におけるトランジスタＭ１，Ｍ２の共通ソース電極に接続される。
【００１６】
次に、本実施形態の差動回路装置の動作について説明する。動作を分かり易くするため、図１（ｂ）に図１（ａ）おける電源電圧ＶddとＶss間において差動対Ｄ１，Ｄ２，Ｄ３が能動状態となる電圧範囲をＤ１:Active,Ｄ２:Active,Ｄ３:Activeとしてそれぞれ示す。
【００１７】
本実施形態の差動回路装置は、バイアス電圧Ｖbias1,Ｖbias2を適切に選定することにより、以下の条件を満たすように動作する。
（ａ）差動対Ｄ１，Ｄ２は、差動入力信号の同相電圧（以下、入力同相電圧という）に応じていずれか一方もしくは両方が能動状態となる；
（ｂ）差動対Ｄ１，Ｄ２が入力同相電圧に応じていずれか一方もしくは両方が能動状態となる電圧範囲は、バイアス電圧Ｖbias1により決定される；
（ｃ）差動対Ｄ２の非能動状態時には、電流源Ｉ１の出力電流が全て差動対Ｄ３を流れる；
（ｄ）差動対Ｄ１の非能動状態時には、第１の電流パスを流れる電流が全て出力端子out1に流れると共に、第２の電流パスを流れる電流が全て出力端子out2に流れる。
【００１８】
以下、具体的に説明する。まず、差動対Ｄ１は入力同相電圧ＶCがバイアス電圧Ｖbias1,Ｖbias2より決定される所定の電圧以上の場合には能動状態（トランジスタＭ１，Ｍ２が差動動作を行う状態）、Ｖcが該所定の電圧に満たない場合には非能動状態（トランジスタＭ１，Ｍ２が共にオフの状態）となる。差動対の能動状態とは、差動対を形成する二つのトランジスタが差動で動作する状態をいい、非能動状態とは二つのトランジスタが共にオフの状態をいう。
【００１９】
一方、差動対Ｄ２，Ｄ３の状態は、主として入力同相電圧ＶCとバイアス電圧Ｖbias1との大小関係で決定される。例えば、ＶC≧Ｖbias1の場合には差動対Ｄ２が非能動状態、差動対Ｄ３が能動状態となって、電流源Ｉ１からの電流は全て差動対Ｄ３に流れる。ＶC≦Ｖbias1の場合には、差動対Ｄ２が能動状態、差動対Ｄ３が非能動状態となって、電流源Ｉ１からの電流は全て差動対Ｄ２に流れる。
【００２０】
差動対Ｄ２は、入力同相電圧ＶCが電源電圧ＶddからトランジスタＭ３，Ｍ４のゲート・ソース間電圧｜Ｖgs3,4｜を差し引いた電圧Ｖdd-｜Ｖgs3,4｜より高くなると非能動状態となり、電流源Ｉ１の出力電流を流すことができなくなる。差動対Ｄ３は、このように差動対Ｄ１が非能動状態のとき電流源Ｉ１の出力電流を電流源Ｉ２，Ｉ３に流すためのダミー差動対として動作する。従って、差動対Ｄ３に与えられるバイアス電圧Ｖbias1は、Ｖdd-｜Ｖgs3,4｜以下でなければならない。
【００２１】
差動対Ｄ１は、入力同相電圧ＶCがトランジスタＭ１，Ｍ２のゲート・ソース間電圧Ｖgs1,2に、トランジスタＭ８，Ｍ９が飽和領域で動作するのに必要な電圧Ｖds8,9satと、電流源Ｉ２，Ｉ３が正常に動作するのに必要な電流源Ｉ２，Ｉ３の両端電圧ＶI2,3を加算した電圧Ｖgs1,2+Ｖds8,9sat+ＶI2,3に満たなければ動作しないため、バイアス電圧Ｖbias1はＶgs1,2+Ｖds8,9sat+ＶI2,3以上でなければならない。
【００２２】
以上から、本実施形態では以下の条件式；
Ｖdd-｜Ｖgs3,4｜≧Ｖbias1≧Ｖgs1,2+Ｖds8,9sat+ＶI2,3 (1)
を満たすようにバイアス電圧Ｖbias1を選定する。これにより、差動対Ｄ１，Ｄ２のいずれか一方もしくは両方が能動状態となる入力同相電圧の範囲を決定することができる。図１（ｂ）によれば、差動対Ｄ１，Ｄ２のうちＤ１のみが能動状態となる入力同相電圧範囲はＶgs1,2〜Ｖddであり、Ｄ２のみが能動状態となる入力同相電圧範囲はＶss〜Ｖbias1であり、Ｄ１，Ｄ２が共に能動状態となる入力同相電圧範囲はＶss〜Ｖddである。
【００２３】
差動対Ｄ３は、差動対Ｄ２が非能動状態のときに電流源Ｉ１からの電流を電流源Ｉ２，Ｉ３に流す必要があるため、トランジスタＭ５，Ｍ６共通ソース電極の電圧は、トランジスタＭ７〜Ｍ１０のソース電圧よりも高くなければならない。差動対Ｄ３の共通ソース電極の電圧は、トランジスタＭ５，Ｍ６のゲート・ソース間電圧をＶgs5,6とするとＶbias1+｜Ｖgs5,6｜となり、トランジスタＭ７〜Ｍ１０のソース電圧は、Ｖbias2-Ｖgs7-10となる。このとき、差動対Ｄ３はトランジスタＭ５，Ｍ６が飽和領域で動作するだけの電圧Ｖds5,6satが必要となるため、バイアス電圧Ｖbias1,Ｖbias2は以下の条件式；
Ｖbias1+｜Ｖgs5,6｜≧Ｖbias2-Ｖgs7-10+｜Ｖds5,6sat｜ (2)
を満たす必要がある。
【００２４】
差動対Ｄ１，Ｄ２，Ｄ３は、入力同相電圧ＶCの大きさによって以下のように動作する。
(i)入力同相電圧ＶCがＮＭＯＳトランジスタＭ１，Ｍ２による差動対Ｄ１の動作範囲の下限の電圧Ｖgs1,2+Ｖds8,9sat+ＶI2,3より高く、かつＰＭＯＳトランジスタＭ５，Ｍ６による差動対Ｄ３に供給されるバイアス電圧Ｖbias1より高い場合；
電流源Ｉ１によって差動対Ｄ２，Ｄ３に与えられるバイアス電流は全て差動対Ｄ３を流れ、電流源Ｉ２，Ｉ３に流れ込む。このため電流源Ｉ２，Ｉ３の出力電流から電流源Ｉ１によるバイアス電流を差し引いた電流がトランジスタＭ７〜Ｍ１０を流れ、さらに出力端子out1，out2と差動対Ｄ１に流れ込むことにより、差動対Ｄ１が能動状態となる。このとき差動対Ｄ１から差動入力信号の成分を含んだ電流が出力端子out+,out-に出力され、差動対Ｄ２は非能動状態となっているが、最終的に出力端子out+,out-に得られる差動出力電流の和は、電流源Ｉ２，Ｉ３によって与えられるバイアス電流から電流源Ｉ１のバイアス電流を差し引いた電流により決定される。
【００２５】
(ii)入力同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧より高く、かつＰＭＯＳトランジスタＭ５，Ｍ６による差動対Ｄ３に供給されるバイアス電圧Ｖbias1よりも低い場合；
電流源Ｉ１によって差動対Ｄ２，Ｄ３に与えられるバイアス電流は差動対Ｄ２を流れることにより、差動対Ｄ２は能動状態となる。このとき差動対Ｄ２から差動入力信号の成分を含む電流が電流源Ｉ２，Ｉ３に流れ込み、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１の出力電流を差し引いた電流がトランジスタＭ７〜Ｍ１０を流れ、出力端子out1,out2と差動対Ｄ１に流れることにより、差動対Ｄ１も能動状態となる。このとき差動対Ｄ１，Ｄ２から差動入力信号の成分を含んだ電流が出力され、これらの電流が加算されて出力端子out1,out2から出力されるが、最終的に出力端子out+,out-から出力される差動出力電流の和は、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１によるバイアス電流を差し引いた電流により決定される。
【００２６】
(iii)差動入力信号の同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧より低く、かつＰＭＯＳトランジスタＭ５，Ｍ６によって構成される差動対Ｄ３に与えられるバイアス電圧Ｖbias1よりも低い場合；
電流源Ｉ１によって差動対Ｄ２，Ｄ３に与えられるバイアス電流は差動対Ｄ２を流れることにより、差動対Ｄ２は能動状態となる。このとき差動対Ｄ２から差動入力信号の成分を含む電流が電流源Ｉ２，Ｉ３に流れ込む。一方、差動対Ｄ１は入力同相電圧ＶCがトランジスタＭ１，Ｍ２のゲート・ソース間電圧Ｖgs1,2よりも低いために非能動状態にある。従って、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１よにるバイアス電流を差し引いた電流がトランジスタＭ７，Ｍ１０を流れ、出力端子out+,out-に出力される。このときには差動対Ｄ２が差動入力信号を含んだ電流を出力して、トランジスタＭ７，Ｍ１０と電流源Ｉ２，Ｉ３により出力端子out+,out-に折り返して出力されるが、出力端子out+,out-からの差動出力電流の和は電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１によるバイアス電流を差し引いた電流により決定される。
【００２７】
このように本実施形態の差動回路装置では、差動入力信号の同相電圧ＶCによらず、差動対Ｄ１，Ｄ２のいずれか一方もしくは両方が能動状態にあって差動回路として動作しているため、入力同相電圧の動作範囲が広い。出力端子out+,out-への差動出力電流の和は、電流源Ｉ２，Ｉ３によるバイアス電流から電流源Ｉ１によるバイアス電流を差し引いた電流によって決定され、入力同相電圧に対して変化することはない。従って、本実施形態を抵抗負荷を駆動するような差動増幅回路に適用する場合でも、入力同相電圧の動作点によらず安定した出力を得ることができる。
【００２８】
本実施形態では、差動対Ｄ１からの出力電流と、差動対Ｄ２からの出力電流をトランジスタＭ７〜Ｍ１０及び電流源Ｉ２，Ｉ３を用いて電流的に折り返して得られる出力電流とは、電流の方向が一致している。従って、単純にノードを接続するだけで電流加算が可能となり、特別な電流加算回路を必要としないため、素子数の増加を抑えることができる。
【００２９】
（第２の実施形態）
図２は、本発明の第１の実施形態に係る差動回路装置であり、図１の差動回路装置に対してトランジスタＭ１〜Ｍ１０に全て逆の導電型のトランジスタを用いた例を示している。すなわち、差動対Ｄ１を形成するトランジスタＭ１，Ｍ２にＰＭＯＳトランジスタを用い、その他のトランジスタＭ３〜Ｍ１０にＮＭＯＳトランジスタを用いている。
【００３０】
この場合、第１の実施形態で示した式(1)の条件に代えて、以下の条件式； Ｖss+｜Ｖgs3,4｜≦Ｖbias1≦Ｖdd-｜Ｖgs1,2｜-｜Ｖds8,9sat｜-｜ＶI2,3｜ (3)
を満たし、また式(2)に代えて、以下の条件式；
Ｖbias1-Ｖgs5,6≦Ｖbias2+｜Ｖgs7-10｜-｜Ｖds5,6sat｜ (4)
を満たすようにすればよいことは、第１の実施形態での説明の類推から明らかである。
【００３１】
このように本実施形態によっても、第１の実施形態と同様の原理で入力同相電圧の動作範囲が広く、かつ差動出力電流の和が入力同相電圧の動作点に依存しないために、入力同相電圧の動作点によらず、安定した出力を得ることができるという効果が得られる。
【００３２】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る演算増幅回路であり、図１に示す差動回路装置を入力段に用いて構成されている。この回路では、図１に示す電流源Ｉ１，Ｉ２，Ｉ３にそれぞれトランジスタＭ１１，Ｍ１２，Ｍ１３を用いている。出力端子out+,out-には、アクティブ負荷であるトランジスタＭ１４，Ｍ１５によるカレントミラーが接続され、さらにＶdd電源とＶss電源間にＰＭＯＳトランジスタＭ１６とＮＭＯＳトランジスタＭ１７によるコンプリメンタリのＡ級出力段が接続される。この出力段から、出力端子outに演算増幅回路の出力信号が取り出される。
【００３３】
電流源（トランジスタＭ１１，Ｍ１２，Ｍ１３）によるバイアス電流Ｉbias1,Ｉbias2,Ｉbias3と及びバイアス電圧Ｖbias1,Ｖbias2を決定するために、ダイオード接続されたトランジスタＭ１８，Ｍ１９，Ｍ２０，Ｍ２１と電流源Ｉ４によるバイアス回路がＶdd電源とＶss電源間に接続されている。
【００３４】
第１の実施形態で説明したバイアス電圧Ｖbias1の決定は、バイアス回路内のトランジスタＭ１９によって行われる。トランジスタＭ１９ゲート（ドレイン）電圧は、電流源Ｉ４の電流によるダイオード接続された二つのＰＭＯＳトランジスタＭ１８，Ｍ１９の電圧降下によって決定される。
【００３５】
本実施形態による演算増幅回路は、差動対Ｄ１，Ｄ２の両方が同時に能動状態になる入力同相電圧範囲を広く設定した場合一例である。差動回路装置の出力端子out+,out-から得られる差動出力電流の和は、電流源（トランジスタＭ１１，Ｍ１２，Ｍ１３）によって決定される。
【００３６】
電流源トランジスタＭ１１によるバイアス電流Ｉbias1は、入力同相電圧ＶCに応じて差動対Ｄ２，Ｄ３のいずれかを流れる。バイアス電流Ｉbias1の流れた方の差動対から、二分された電流Ｉbias1/2が電流源トランジスタＭ１２，Ｍ１３に流れ込む。電流源トランジスタＭ１２，Ｍ１３によるバイアス電流Ｉbias2,Ｉbias3は、回路の相対性のため等しい電流値が与えられているものとする。
【００３７】
従ってＩbias2-Ｉbias1/2及びＩbias3-Ｉbias1/2という減算が行われ、これらの減算によって得られるバイアス電流がそれぞれトランジスタＭ７，Ｍ８とＭ９，Ｍ１０に流れる。
【００３８】
本実施形態では、入力同相電圧ＶCの大きさによって以下のように動作する。
【００３９】
(i)入力同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧Ｖgs1,2+Ｖds8,9sat+ＶI2,3よりも低い場合；
差動対Ｄ１は非能動状態にあり、トランジスタＭ８，Ｍ９は電流を流すことができない。従って、上述の減算によって得られる電流Ｉbias2-Ｉbias1/2及びＩbias3-Ｉbias1/2は、トランジスタＭ７，Ｍ１０をそれぞれ流れる。このとき、出力端子out+,out-を流れる電流の合計はＩbias2-Ｉbias1/2+Ｉbias3-Ｉbias1/2=2×Ｉbias2-Ｉbias1となる。
【００４０】
(ii)入力同相電圧ＶCが差動対Ｄ１の動作できる下限の電圧よりも高い場合；差動対Ｄ１は能動状態となる。このときトランジスタＭ７〜Ｍ１０はそれぞれ等しいゲート・ソース間電圧を持っているので、等しい電流が流れる。トランジスタＭ８，Ｍ９を流れる電流は、差動対Ｄ１で一度加算された後、出力端子out+,out-にそれぞれ２分の１の電流が出力され、出力端子out+,out-においてトランジスタＭ７，Ｍ１０を流れる電流と加算される。出力端子out+,out-に流れる差動出力電流の合計は、２×Ｉbias2-Ｉbias1となる。
【００４１】
従って、入力同相電圧ＶCの動作点に関係なく、差動出力電流の和を決定することができるので、抵抗負荷を駆動するような差動増幅回路として使用した場合でも、安定した出力を得ることができる。
【００４２】
図４は、図３に示す演算増幅回路における入力同相電圧と出力端子out+,out-における出力電圧との関係を示した図であり、バイアス電圧Ｖbias,Ｖbias2についても示してある。図５は、入力同相電圧と各差動対Ｄ１，Ｄ２，Ｄ３から出力される正負の出力電流の和との関係を示した図である。
【００４３】
図４に示すように、差動回路の出力端子であるout+,out-からは同相入力電圧によらず安定出力が得られる。また、図５に示すように、入力同相電圧がバイアス電圧Ｖbias1の付近で各差動対Ｄ１，Ｄ２，Ｄ３に流れる流す電流が変化し、差動対Ｄ１，Ｄ２，Ｄ３の状態（能動状態、非能動状態）が切り替わっていることが分かる。
【００４４】
（第４の実施形態）
図６は、本発明の第４の実施形態に係る演算増幅回路であり、第３の実施形態で説明した演算増幅回路を一部変形した例である。本実施形態においては、バイアス電圧Ｖbias1とＶbias2が共通となっており、Ｖbias1＝Ｖbias2の決定はＶdd電源とＶss電源間に接続されたダイオード接続のトランジスタＭ１８，Ｍ１９，Ｍ２０，Ｍ２１と電流源Ｉ４によるバイアス回路内のトランジスタＭ２０によって行われている。
【００４５】
本実施形態のように、Ｖbias1とＶbias2を等しくとった場合でも、式(1)(2)に示した条件式を満たすことができる。このときのバイアス電圧Ｖbias1＝Ｖbias2は、電流源Ｉ４の電流によるダイオード接続された二つのＮＭＯＳトランジスタＭ２０，Ｍ２１の電圧降下によって決定される。この電圧はＮＭＯＳトランジスタＭ１，Ｍ２による差動対Ｄ１の動作できる下限の電圧に近い値をとるため、図６に示す構成では差動対Ｄ１，Ｄ２の両方が動作する入力同相電圧範囲は、比較的狭い範囲となるように決定されている。
【００４６】
図７は、図６に示す演算増幅回路における入力同相電圧と出力端子out+,out-における出力電圧との関係を示した図であり、バイアス電圧Ｖbias,Ｖbias2についても示してある。図８は、入力同相電圧と各差動対Ｄ１，Ｄ２，Ｄ３から出力される正負の出力電流の和との関係を示した図である。
【００４７】
図８に示すように、本実施形態ではバイアス電圧Ｖbias1は上述のように差動対Ｄ１の動作できる下限の電圧付近に設定されているため、差動対Ｄ１，Ｄ２の両方が動作する範囲は狭い範囲となっている。図６におけるバイアス回路のトランジスタＭ１９を省略することも可能であり、それによってバイアス回路の簡略化ができる。
【００４８】
以上の実施形態では、ＭＯＳトランジスタすなわちＦＥＴを用いた場合について述べたが、バイポーラトランジスタを用いて同様の差動回路ないし演算増幅回路を実現できることはいうまでもない。バイポーラトランジスタを用いる場合、ＦＥＴのドレイン電極、ソース電極及びゲート電極をそれぞれコレクタ電極、エミッタ電極及びベース電極に置き換えて考えればよい。この場合、先の条件式(1)〜(4)はそれぞれ以下のように書き換えることができる。
【００４９】
Ｖcc-｜Ｖbe3,4｜≧Ｖbias1≧Ｖbe1,2+Ｖce8,9sat+ＶI2,3 (5)
Ｖbias1+｜Ｖbe5,6｜≧Ｖbias2-Ｖgs7-10+｜Ｖce5,6sat｜ (6)
Ｖee+｜Ｖbe3,4｜≦Ｖbias1≦Ｖee-｜Ｖgs1,2｜-｜Ｖce8,9sat｜-｜ＶI2,3｜ (7)
Ｖbias1-Ｖbe5,6≦Ｖbias2+｜Ｖbe7-10｜-｜Ｖce5,6sat｜ (8)
但し、Ｖccは高電位側電源電圧、Ｖeeは低電位側電源電圧、Ｖbeはベース・エミッタ間電圧、Ｖceｘ,ysatはトランジスタが飽和領域で動作するのに必要なコレクタ・エミッタ間電圧である。
【００５０】
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することが可能である。
以上に述べた本発明の差動回路装置は、例えばＬＣＤ（液晶ディスプレイ）、スイッチトキャパシタ回路などの離散時間係の回路への適用に特に効果を発揮する。
【００５１】
【発明の効果】
以上説明したように、本発明によれば入力同相電圧の動作範囲を広くしつつ、差動出力電流の和が入力同相電圧の動作点に依存しない差動回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る差動回路装置の回路図及び各差動対の入力同相電圧範囲の説明図
【図２】本発明の第２の実施形態に係る差動回路装置の回路図
【図３】本発明の第３の実施形態に係る演算増幅回路の回路図
【図４】第３の実施形態における入力同相電圧と出力信号電圧との関係の一例をバイアス電圧と共に示す図
【図５】第３の実施形態における入力同相電圧と各差動対の出力電流との関係の一例を示す図
【図６】本発明の第４の実施形態に係る演算増幅回路の回路図
【図７】第４の実施形態における入力同相電圧と出力信号電圧との関係の一例をバイアス電圧と共に示す図
【図８】第４の実施形態における入力同相電圧と各差動対の出力電流との関係の一例を示す図
【符号の説明】
in+,in-：入力端子
out+,out-：出力端子
Ｄ１〜Ｄ３：第１〜第３の差動対
Ｍ１〜Ｍ１０：第１〜第１０のトランジスタ
Ｖbias1,Ｖbias2：バイアス電圧
Claims (7)
- 差動入力信号が入力される第１及び第２の入力端子と；
第１の共通主電極を持つ第１導電型の第１及び第２のトランジスタを有し、前記差動入力信号及び第１のバイアス電流を受けて第１及び第２の電流を出力する第１導電型の第１及び第２のトランジスタを有する第１の差動対と；
第２の共通主電極を持つ第２導電型の第３及び第４のトランジスタを有し、前記差動入力信号及び第２のバイアス電流を受けて第３及び第４の電流を出力する第２の差動対と；
前記第２の共通主電極に接続された第３の共通主電極を持つ第２導電型の第５及び第６のトランジスタを有し、第１のバイアス電圧及び第３のバイアス電流を受けて第５及び第６の電流を出力する第３の差動対と；
第２のバイアス電圧を受けて前記第３及び第５の電流の加算電流を前記第１の共通主電極と第１の電流パスに分配する第１の電流分配回路と；
前記第２のバイアス電圧を受けて前記第４及び第６の電流の加算電流を前記第１の共通主電極と第２の電流パスに分配する第２の電流分配回路と；
前記第１の電流と前記第１の電流パスを流れる電流の加算電流を出力する第１の出力端子と；
前記第２の電流と前記第２の電流パスを流れる電流の加算電流を出力する第２の出力端子とを具備する差動回路装置。 - 差動入力信号が入力される第１及び第２の入力端子と；
第１の共通主電極を持つ第１導電型の第１及び第２のトランジスタを有し、前記差動入力信号及び第１のバイアス電流を受けて第１及び第２の電流を出力する第１導電型の第１及び第２のトランジスタを有する第１の差動対と；
第２の共通主電極を持つ第２導電型の第３及び第４のトランジスタを有し、前記差動入力信号及び第２のバイアス電流を受けて第３及び第４の電流を出力する第２の差動対と；
前記第２の共通主電極に接続された第３の共通主電極を持つ第２導電型の第５及び第６のトランジスタを有し、第１のバイアス電圧及び第３のバイアス電流を受けて第及び第６の電流を出力する第３の差動対と；
第２のバイアス電圧及び第３のバイアス電流を受けて前記第３及び第５の電流の加算電流を前記第１の共通主電極と第１の電流パスに分配する第７及び第８のトランジスタと；
前記第２のバイアス電圧及び第４のバイアス電流を受けて前記第４及び第６の電流の加算電流を前記第１の共通主電極と第２の電流パスに分配する第９及び第１０のトランジスタと；
前記第１の電流と前記第１の電流パスを流れる電流の加算電流を出力する第１の出力端子と；
前記第２の電流と前記第２の電流パスを流れる電流の加算電流を出力する第２の出力端子と；
前記第２及び第３の差動対トランジスタに前記第１及び第２のバイアス電流を供給する第１の電流源と；
前記第７及び第８のトランジスタに前記第３のバイアス電流を供給する第２の電流源と；
前記第９及び第１０のトランジスタに前記第４のバイアス電流を供給する第３の電流源とを具備する差動回路装置。 - 前記第１及び第２のバイアス電圧は、
（ａ）前記第１及び第２の差動対は、前記差動入力信号の同相電圧に応じていずれか一方もしくは両方が能動状態となる；
（ｂ）前記第１及び第２の差動対が前記差動入力信号の同相電圧に応じていずれか一方もしくは両方が能動状態となる電圧範囲は、前記第１のバイアス電圧により決定される；
（ｃ）前記第２の差動対の非能動状態時には、前記第１の電流源の出力電流が全て前記第３の差動対を流れる；
（ｄ）前記第１の差動対の非能動状態時には、前記第１の電流パスを流れる電流が全て前記第１出力端子に流れると共に、前記第２の電流パスを流れる電流が全て前記第２出力端子に流れる；
なる動作条件を満たすように選定される請求項２に記載の差動回路装置。 - 前記第１及び第２のトランジスタはＮ型ＭＯＳトランジスタ、第３乃至第６のトランジスタはＰ型ＭＯＳトランジスタであり、前記第１のバイアス電圧は以下の条件式；
Ｖdd-｜Ｖgs3,4｜≧Ｖbias1≧Ｖgs1,2+Ｖds8,9sat+ＶI2,3
（但し、Ｖdd：第１の電流源が接続される電源電圧、Ｖbias1：第１のバイアス電圧、Ｖgs1,2：第１及び第２のトランジスタのゲート・ソース間電圧、Ｖgs3,4：第３及び第４のトランジスタのゲート・ソース間電圧、Ｖds8,9sat：第８及び第９のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧、ＶI2,3：第２及び第３の電流源の正常動作に必要な該電圧源の両端電圧）
を満たすように選定される請求項２に記載の差動回路装置。 - 前記第１及び第２のトランジスタはＮ型ＭＯＳトランジスタ、第３乃至第６のトランジスタはＰ型ＭＯＳトランジスタであり、前記第１及び第２のバイアス電圧は以下の条件式；
Ｖbias1+｜Ｖgs5,6｜≧Ｖbias2-Ｖgs7-10+｜Ｖds5,6sat｜
（但し、Ｖbias1：第１のバイアス電圧、Ｖbias2：第２のバイアス電圧、Ｖgs5,6：第５及び第６のトランジスタのゲート・ソース間電圧、Ｖgs7-10：第７乃至第１０のトランジスタのゲート・ソース間電圧、Ｖds5,6sat：第５及び第６のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧）
を満たすように選定される請求項２に記載の差動回路装置。 - 前記第１及び第２のトランジスタはＰ型ＭＯＳトランジスタ、前記第３乃至第６のトランジスタはＮ型ＭＯＳトランジスタであり、前記第１のバイアス電圧は以下の条件式；
Ｖss+｜Ｖgs3,4｜≦Ｖbias1≦Ｖdd-｜Ｖgs1,2｜-｜Ｖds8,9sat｜-｜ＶI2,3｜（但し、Ｖss：第１の電流源が接続される電源電圧、Ｖbias1：第１のバイアス電圧、Ｖgs3,4：第３及び第４のトランジスタのゲート・ソース間電圧、Ｖds8,9sat：第８及び第９のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧、ＶI2,3：第２及び第３の電流源が正常に動作するのに必要な該電流源の両端電圧）
を満たすように選定される請求項２に記載の差動回路装置。 - 前記第１及び第２のトランジスタはＰ型ＭＯＳトランジスタ、前記第３乃至第６のトランジスタはＮ型ＭＯＳトランジスタであり、前記第１及び第２のバイアス電圧は以下の条件式；
Ｖbias1-Ｖgs5,6≦Ｖbias2+｜Ｖgs7-10｜-｜Ｖds5,6sat｜
（但し、Ｖbias1：第１のバイアス電圧、Ｖbias2：第２のバイアス電圧、Ｖgs5,6：第５及び第６のトランジスタのゲート・ソース間電圧、Ｖgs7-10：第７乃至第１０のトランジスタのゲート・ソース間電圧、Ｖds5,6sat：第５及び第６のトランジスタが飽和領域で動作するのに必要なドレイン・ソース間電圧）
を満たすように選定される請求項２に記載の差動回路装置。
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