JPH11150429A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH11150429A JPH11150429A JP9316876A JP31687697A JPH11150429A JP H11150429 A JPH11150429 A JP H11150429A JP 9316876 A JP9316876 A JP 9316876A JP 31687697 A JP31687697 A JP 31687697A JP H11150429 A JPH11150429 A JP H11150429A
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Abstract
(57)【要約】
【課題】 従来は、入力段の同相入力範囲をＧＮＤ側に
下げると、位相反転入力トランジスタに流れる電流が低
減されるため、位相反転入力トランジスタと位相反転出
力トランジスタの平衡を保つことができない。 【解決手段】 位相反転入力トランジスタＭＮＤ４と位
相反転出力トランジスタＭＮＤ５はそれぞれＮチャネル
ノンドープＭＯＳトランジスタで構成するようにしたた
め、ノードＮ１における入力段の出力電圧よりも位相反
転入力トランジスタＭＮＤ４のしきい値が十分に低く、
よって、位相反転入力トランジスタＭＮＤ４と位相反転
出力トランジスタＭＮＤ５の平衡を保つことができる。
下げると、位相反転入力トランジスタに流れる電流が低
減されるため、位相反転入力トランジスタと位相反転出
力トランジスタの平衡を保つことができない。 【解決手段】 位相反転入力トランジスタＭＮＤ４と位
相反転出力トランジスタＭＮＤ５はそれぞれＮチャネル
ノンドープＭＯＳトランジスタで構成するようにしたた
め、ノードＮ１における入力段の出力電圧よりも位相反
転入力トランジスタＭＮＤ４のしきい値が十分に低く、
よって、位相反転入力トランジスタＭＮＤ４と位相反転
出力トランジスタＭＮＤ５の平衡を保つことができる。
Description
【０００１】
【発明の属する技術分野】本発明は演算増幅器に係り、
特に出力段の前にカレントミラー回路を有する演算増幅
器に関する。
特に出力段の前にカレントミラー回路を有する演算増幅
器に関する。
【０００２】
【従来の技術】図２は従来の演算増幅器の一例の回路図
を示す。この従来の演算増幅器は、プッシュプル出力を
持つＣＭＯＳ演算増幅器で、電源端子ＶＤＤと電源端子
ＶＤＤよりも低い電源電圧が印加される電源端子ＶＧＮ
Ｄの間に、バイアス回路１、入力段２、位相反転出力段
３及び出力段４からなる構成である。
を示す。この従来の演算増幅器は、プッシュプル出力を
持つＣＭＯＳ演算増幅器で、電源端子ＶＤＤと電源端子
ＶＤＤよりも低い電源電圧が印加される電源端子ＶＧＮ
Ｄの間に、バイアス回路１、入力段２、位相反転出力段
３及び出力段４からなる構成である。
【０００３】バイアス回路１は、バイアス電圧入力端子
ＶＢよりのバイアス電圧がゲートに印加されて制御され
るＮチャネルトランジスタＭＮ１と、ＭＮ１のドレイン
にドレインとゲートが接続されたＰチャネルトランジス
タＭＰ１とからなる。入力段２は、バイアス回路１のＰ
チャネルトランジスタＭＰ１とＭＰ２からなるカレント
ミラー回路と、ＰチャネルトランジスタＭＰ２に対して
カレントスイッチを構成するＰチャネルトランジスタＭ
Ｐ３及びＭＰ４と、カレントミラー回路を構成するＮチ
ャネルトランジスタＭＮ２及びＭＮ３とからなる。Ｐチ
ャネルトランジスタＭＰ３及びＭＰ４のゲートには、入
力端子ＶＩＩとＶＩＮが接続されている。
ＶＢよりのバイアス電圧がゲートに印加されて制御され
るＮチャネルトランジスタＭＮ１と、ＭＮ１のドレイン
にドレインとゲートが接続されたＰチャネルトランジス
タＭＰ１とからなる。入力段２は、バイアス回路１のＰ
チャネルトランジスタＭＰ１とＭＰ２からなるカレント
ミラー回路と、ＰチャネルトランジスタＭＰ２に対して
カレントスイッチを構成するＰチャネルトランジスタＭ
Ｐ３及びＭＰ４と、カレントミラー回路を構成するＮチ
ャネルトランジスタＭＮ２及びＭＮ３とからなる。Ｐチ
ャネルトランジスタＭＰ３及びＭＰ４のゲートには、入
力端子ＶＩＩとＶＩＮが接続されている。
【０００４】位相反転出力段３は、電源端子ＶＤＤにソ
ースとバックゲートが接続された定電流源のトランジス
タＭＰ５と、入力段２のノードＮ１の電圧によって制御
されるＮチャネルトランジスタＭＮ４、ＭＮ５からな
る。更に、出力段４は、位相反転出力段３のＮチャネル
トランジスタＭＮ５及びＭＮ６からなるカレントミラー
回路と、トランジスタＭＮ６のドレイン側に接続された
ＰチャネルトランジスタＭＰ６及びＭＰ７からなるカレ
ントミラー回路と、位相補償回路を構成する抵抗Ｒ１及
びコンデンサＣ１と、ノードＮ１の電圧がゲートに印加
されることによって制御されるＮチャネルトランジスタ
ＭＮ７とからなる。ＰチャネルトランジスタＭＰ７とＮ
チャネルトランジスタＭＮ７の両ドレインが出力端子Ｏ
ＵＴに共通に接続されている。
ースとバックゲートが接続された定電流源のトランジス
タＭＰ５と、入力段２のノードＮ１の電圧によって制御
されるＮチャネルトランジスタＭＮ４、ＭＮ５からな
る。更に、出力段４は、位相反転出力段３のＮチャネル
トランジスタＭＮ５及びＭＮ６からなるカレントミラー
回路と、トランジスタＭＮ６のドレイン側に接続された
ＰチャネルトランジスタＭＰ６及びＭＰ７からなるカレ
ントミラー回路と、位相補償回路を構成する抵抗Ｒ１及
びコンデンサＣ１と、ノードＮ１の電圧がゲートに印加
されることによって制御されるＮチャネルトランジスタ
ＭＮ７とからなる。ＰチャネルトランジスタＭＰ７とＮ
チャネルトランジスタＭＮ７の両ドレインが出力端子Ｏ
ＵＴに共通に接続されている。
【０００５】この従来の演算増幅器では、バイアス電圧
入力端子ＶＢから一定のバイアス電圧がトランジスタＭ
Ｎ１のゲートに印加されることによって、トランジスタ
ＭＮ１のドレイン側に接続されたカレントミラー回路を
構成するトランジスタＭＰ１及びＭＰ２とトランジスタ
ＭＰ５にそれぞれ一定電流が流れて定電流源として動作
する。一方、トランジスタＭＰ３及びＭＰ４のそれぞれ
のゲートに入力信号が入力され、それらの入力信号はノ
ードＮ１から差動増幅されて取り出され、位相反転出力
段３で位相反転され、出力段４を介して出力される。
入力端子ＶＢから一定のバイアス電圧がトランジスタＭ
Ｎ１のゲートに印加されることによって、トランジスタ
ＭＮ１のドレイン側に接続されたカレントミラー回路を
構成するトランジスタＭＰ１及びＭＰ２とトランジスタ
ＭＰ５にそれぞれ一定電流が流れて定電流源として動作
する。一方、トランジスタＭＰ３及びＭＰ４のそれぞれ
のゲートに入力信号が入力され、それらの入力信号はノ
ードＮ１から差動増幅されて取り出され、位相反転出力
段３で位相反転され、出力段４を介して出力される。
【０００６】図３は従来の演算増幅器の他の例の回路図
を示す。同図中、図２と同一構成部分には同一符号を付
し、その説明を省略する。図３に示す従来の演算増幅器
は、シングルドライブの演算増幅器で、トランジスタＭ
Ｐ４のドレインとトランジスタＭＮ３のドレインとの接
続点から取り出された出力電圧は、位相補償されて出力
される。
を示す。同図中、図２と同一構成部分には同一符号を付
し、その説明を省略する。図３に示す従来の演算増幅器
は、シングルドライブの演算増幅器で、トランジスタＭ
Ｐ４のドレインとトランジスタＭＮ３のドレインとの接
続点から取り出された出力電圧は、位相補償されて出力
される。
【０００７】ここで、図２に示した従来の演算増幅器
は、負荷トランジスタＭＰ７に対してバイアス電流の２
倍まで出力を駆動することができる。また、図３に示す
ようなシングルドライブの演算増幅器に対して、出力コ
ンダクタンスは２倍にできるので、トランジスタのチャ
ネル幅やバイアス電流の削減に有効である。
は、負荷トランジスタＭＰ７に対してバイアス電流の２
倍まで出力を駆動することができる。また、図３に示す
ようなシングルドライブの演算増幅器に対して、出力コ
ンダクタンスは２倍にできるので、トランジスタのチャ
ネル幅やバイアス電流の削減に有効である。
【０００８】また、図２に示した従来の演算増幅器は、
位相反転出力段３の出力電流を２段の電流ミラーにより
負荷トランジスタの駆動電圧に変換する。ここで、位相
反転出力段３から出力端子ＯＵＴまでのトランジスタの
チャネル長は揃え、位相反転入力トランジスタのチャネ
ル幅と出力トランジスタのチャネル幅の比により決まる
電流増幅比の関係が負荷側の電流経路ＭＮ５、ＭＮ６、
ＭＰ６及びＭＰ７でも成立するように設計しなくてはな
らない。
位相反転出力段３の出力電流を２段の電流ミラーにより
負荷トランジスタの駆動電圧に変換する。ここで、位相
反転出力段３から出力端子ＯＵＴまでのトランジスタの
チャネル長は揃え、位相反転入力トランジスタのチャネ
ル幅と出力トランジスタのチャネル幅の比により決まる
電流増幅比の関係が負荷側の電流経路ＭＮ５、ＭＮ６、
ＭＰ６及びＭＰ７でも成立するように設計しなくてはな
らない。
【０００９】
【発明が解決しようとする課題】しかるに、上記の従来
の演算増幅器は、使用者の要望などによって出力電圧の
範囲は変えることなく、入力段２の同相入力範囲をＧＮ
Ｄ側に下げた場合、入力段２のノードＮ１における出力
電圧が下がるため、トランジスタＭＮ４のしきい値電圧
とほぼ同電位になってしまう。そのため、トランジスタ
ＭＰ５より供給されるバイアス電流が殆どトランジスタ
ＭＮ５に流れ、位相反転入力トランジスタＭＮ４と位相
反転出力トランジスタＭＮ５の平衡を保つことができな
い。
の演算増幅器は、使用者の要望などによって出力電圧の
範囲は変えることなく、入力段２の同相入力範囲をＧＮ
Ｄ側に下げた場合、入力段２のノードＮ１における出力
電圧が下がるため、トランジスタＭＮ４のしきい値電圧
とほぼ同電位になってしまう。そのため、トランジスタ
ＭＰ５より供給されるバイアス電流が殆どトランジスタ
ＭＮ５に流れ、位相反転入力トランジスタＭＮ４と位相
反転出力トランジスタＭＮ５の平衡を保つことができな
い。
【００１０】本発明は以上の点に鑑みなされたもので、
位相反転入力トランジスタと位相反転出力トランジスタ
の平衡を保ち得る演算増幅器を提供することを目的とす
る。
位相反転入力トランジスタと位相反転出力トランジスタ
の平衡を保ち得る演算増幅器を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は上記の目的を達
成するため、入力信号を差動増幅する入力段と、入力段
に対してバイアス信号を供給するバイアス回路と、入力
段の出力信号を位相反転して出力する位相反転出力段
と、位相反転出力段の出力信号を位相補償して出力する
出力段とからなる演算増幅器において、位相反転出力段
は、定電流源用トランジスタと、入力段の出力信号が入
力される位相反転入力トランジスタと、位相反転入力ト
ランジスタと定電流源用トランジスタにより流れる電流
が決定される位相反転出力トランジスタとよりなり、定
電流源用トランジスタは第１の導電型のＭＯＳトランジ
スタで構成し、位相反転入力トランジスタと位相反転出
力トランジスタをそれぞれ第２の導電型のノンドープＭ
ＯＳトランジスタで構成したものである。
成するため、入力信号を差動増幅する入力段と、入力段
に対してバイアス信号を供給するバイアス回路と、入力
段の出力信号を位相反転して出力する位相反転出力段
と、位相反転出力段の出力信号を位相補償して出力する
出力段とからなる演算増幅器において、位相反転出力段
は、定電流源用トランジスタと、入力段の出力信号が入
力される位相反転入力トランジスタと、位相反転入力ト
ランジスタと定電流源用トランジスタにより流れる電流
が決定される位相反転出力トランジスタとよりなり、定
電流源用トランジスタは第１の導電型のＭＯＳトランジ
スタで構成し、位相反転入力トランジスタと位相反転出
力トランジスタをそれぞれ第２の導電型のノンドープＭ
ＯＳトランジスタで構成したものである。
【００１２】本発明では、入力段により差動増幅された
信号が入力される位相反転出力段の位相反転入力トラン
ジスタと位相反転出力トランジスタをそれぞれノンドー
プＭＯＳトランジスタで構成したため、位相反転入力ト
ランジスタと位相反転出力トランジスタを入力段から出
力される信号電圧よりも十分に低いしきい値電圧で動作
させることができる。
信号が入力される位相反転出力段の位相反転入力トラン
ジスタと位相反転出力トランジスタをそれぞれノンドー
プＭＯＳトランジスタで構成したため、位相反転入力ト
ランジスタと位相反転出力トランジスタを入力段から出
力される信号電圧よりも十分に低いしきい値電圧で動作
させることができる。
【００１３】ここで、本発明は、第１の導電型の第１の
ＭＯＳトランジスタと、第１のＭＯＳトランジスタとカ
レントミラー回路を構成する第１の導電型の第２のＭＯ
Ｓトランジスタと、第１のＭＯＳトランジスタのドレイ
ンにドレインが接続され、かつ、バイアス電圧入力端子
にゲートが接続された第２の導電型の第１のノンドープ
ＭＯＳトランジスタと、第１の入力端子にゲートが接続
され、かつ、第２のＭＯＳトランジスタのドレインにソ
ースが接続された第１の導電型の第３のＭＯＳトランジ
スタと、第２の入力端子にゲートが接続され、かつ、第
２のＭＯＳトランジスタのドレインにソースが接続され
た第１の導電型の第４のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのゲートにゲートが接続された第１
の導電型の第５のＭＯＳトランジスタと、カレントミラ
ー回路を構成するそれぞれ第１の導電型の第６及び第７
のＭＯＳトランジスタと、第３のＭＯＳトランジスタの
ドレインにドレインが接続された第２の導電型の第２の
ノンドープＭＯＳトランジスタと、第４のＭＯＳトラン
ジスタのドレインにドレインが接続され、かつ、第２の
ノンドープＭＯＳトランジスタとカレントミラー回路を
構成する第２の導電型の第３のノンドープＭＯＳトラン
ジスタと、第４のＭＯＳトランジスタと第２のノンドー
プＭＯＳトランジスタの両ドレイン共通接続点にゲート
が接続され、かつ、第５のＭＯＳトランジスタのドレイ
ンにドレインが接続された位相反転入力用の第２の導電
型の第４のノンドープＭＯＳトランジスタと、第４のノ
ンドープＭＯＳトランジスタのドレインにゲートとドレ
インが接続された位相反転出力用の第２の導電型の第５
のノンドープＭＯＳトランジスタと、第５のノンドープ
ＭＯＳトランジスタのゲートにゲートが接続され、か
つ、第６のＭＯＳトランジスタのゲート及びドレインと
第７のＭＯＳトランジスタのゲートにドレインが接続さ
れた第２の導電型の第６のノンドープＭＯＳトランジス
タと、第４のＭＯＳトランジスタと第２のノンドープＭ
ＯＳトランジスタの両ドレイン共通接続点にゲートが接
続され、かつ、第７のＭＯＳトランジスタのドレインと
出力端子にドレインが接続された第２の導電型の第７の
ノンドープＭＯＳトランジスタと、第４のＭＯＳトラン
ジスタと第２のノンドープＭＯＳトランジスタの両ドレ
イン共通接続点と第６及び第７のノンドープＭＯＳトラ
ンジスタの両ドレインとの間に直列に接続されたコンデ
ンサ及び抵抗とよりなる構成としたものである。
ＭＯＳトランジスタと、第１のＭＯＳトランジスタとカ
レントミラー回路を構成する第１の導電型の第２のＭＯ
Ｓトランジスタと、第１のＭＯＳトランジスタのドレイ
ンにドレインが接続され、かつ、バイアス電圧入力端子
にゲートが接続された第２の導電型の第１のノンドープ
ＭＯＳトランジスタと、第１の入力端子にゲートが接続
され、かつ、第２のＭＯＳトランジスタのドレインにソ
ースが接続された第１の導電型の第３のＭＯＳトランジ
スタと、第２の入力端子にゲートが接続され、かつ、第
２のＭＯＳトランジスタのドレインにソースが接続され
た第１の導電型の第４のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのゲートにゲートが接続された第１
の導電型の第５のＭＯＳトランジスタと、カレントミラ
ー回路を構成するそれぞれ第１の導電型の第６及び第７
のＭＯＳトランジスタと、第３のＭＯＳトランジスタの
ドレインにドレインが接続された第２の導電型の第２の
ノンドープＭＯＳトランジスタと、第４のＭＯＳトラン
ジスタのドレインにドレインが接続され、かつ、第２の
ノンドープＭＯＳトランジスタとカレントミラー回路を
構成する第２の導電型の第３のノンドープＭＯＳトラン
ジスタと、第４のＭＯＳトランジスタと第２のノンドー
プＭＯＳトランジスタの両ドレイン共通接続点にゲート
が接続され、かつ、第５のＭＯＳトランジスタのドレイ
ンにドレインが接続された位相反転入力用の第２の導電
型の第４のノンドープＭＯＳトランジスタと、第４のノ
ンドープＭＯＳトランジスタのドレインにゲートとドレ
インが接続された位相反転出力用の第２の導電型の第５
のノンドープＭＯＳトランジスタと、第５のノンドープ
ＭＯＳトランジスタのゲートにゲートが接続され、か
つ、第６のＭＯＳトランジスタのゲート及びドレインと
第７のＭＯＳトランジスタのゲートにドレインが接続さ
れた第２の導電型の第６のノンドープＭＯＳトランジス
タと、第４のＭＯＳトランジスタと第２のノンドープＭ
ＯＳトランジスタの両ドレイン共通接続点にゲートが接
続され、かつ、第７のＭＯＳトランジスタのドレインと
出力端子にドレインが接続された第２の導電型の第７の
ノンドープＭＯＳトランジスタと、第４のＭＯＳトラン
ジスタと第２のノンドープＭＯＳトランジスタの両ドレ
イン共通接続点と第６及び第７のノンドープＭＯＳトラ
ンジスタの両ドレインとの間に直列に接続されたコンデ
ンサ及び抵抗とよりなる構成としたものである。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる演算増幅器
の一実施の形態の回路図を示す。同図中、図２と同一構
成部分には同一符号を付してある。
て図面と共に説明する。図１は本発明になる演算増幅器
の一実施の形態の回路図を示す。同図中、図２と同一構
成部分には同一符号を付してある。
【００１５】図１において、演算増幅器は、第１の電源
端子ＶＤＤと、第１の電源端子ＶＤＤよりも低い電源電
圧が印加される第２の電源端子ＶＧＮＤと、バイアス電
源端子ＶＢと、第１、第２の入力端子ＶＩＩ、ＶＩＮ
と、出力端子ＯＵＴの各端子を有し、第１〜第７のＰチ
ャネルＭＯＳトランジスタＭＰ１〜ＭＰ７と、第１〜第
７のＮチャネルノンドープＭＯＳトランジスタＭＮＤ１
〜ＭＮＤ７から構成されている。
端子ＶＤＤと、第１の電源端子ＶＤＤよりも低い電源電
圧が印加される第２の電源端子ＶＧＮＤと、バイアス電
源端子ＶＢと、第１、第２の入力端子ＶＩＩ、ＶＩＮ
と、出力端子ＯＵＴの各端子を有し、第１〜第７のＰチ
ャネルＭＯＳトランジスタＭＰ１〜ＭＰ７と、第１〜第
７のＮチャネルノンドープＭＯＳトランジスタＭＮＤ１
〜ＭＮＤ７から構成されている。
【００１６】上記の第１のＰチャネルＭＯＳトランジス
タＭＰ１は、ソース及びバックゲートが第１の電源端子
ＶＤＤに接続され、かつ、ゲートとドレインが第１のＮ
チャネルノンドープＭＯＳトランジスタＭＮＤ１のドレ
インに接続されている。第１のＮチャネルノンドープＭ
ＯＳトランジスタＭＮＤ１は、ゲートがバイアス電源端
子ＶＢに接続され、ソースとバックゲートが第２の電源
端子ＶＧＮＤに接続されている。また、上記の第１のＰ
チャネルＭＯＳトランジスタＭＰ１のゲートは、第２の
ＰチャネルＭＯＳトランジスタＭＰ２のゲートと、第５
のＰチャネルＭＯＳトランジスタＭＰ５のゲートに接続
されている。
タＭＰ１は、ソース及びバックゲートが第１の電源端子
ＶＤＤに接続され、かつ、ゲートとドレインが第１のＮ
チャネルノンドープＭＯＳトランジスタＭＮＤ１のドレ
インに接続されている。第１のＮチャネルノンドープＭ
ＯＳトランジスタＭＮＤ１は、ゲートがバイアス電源端
子ＶＢに接続され、ソースとバックゲートが第２の電源
端子ＶＧＮＤに接続されている。また、上記の第１のＰ
チャネルＭＯＳトランジスタＭＰ１のゲートは、第２の
ＰチャネルＭＯＳトランジスタＭＰ２のゲートと、第５
のＰチャネルＭＯＳトランジスタＭＰ５のゲートに接続
されている。
【００１７】トランジスタＭＰ２はソースとバックゲー
トが第１の電源端子ＶＤＤに接続され、ドレインが第３
のＰチャネルＭＯＳトランジスタＭＰ３のソース及びバ
ックゲートに接続され、かつ、第４のＰチャネルＭＯＳ
トランジスタＭＰ４のソース及びバックゲートに接続さ
れている。これにより、トランジスタＭＰ１及びＭＰ２
はカレントミラー回路を構成している。また、上記の第
３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン
は、第２のＮチャネルノンドープＭＯＳトランジスタＭ
ＮＤ２のゲート及びドレインに接続されている。
トが第１の電源端子ＶＤＤに接続され、ドレインが第３
のＰチャネルＭＯＳトランジスタＭＰ３のソース及びバ
ックゲートに接続され、かつ、第４のＰチャネルＭＯＳ
トランジスタＭＰ４のソース及びバックゲートに接続さ
れている。これにより、トランジスタＭＰ１及びＭＰ２
はカレントミラー回路を構成している。また、上記の第
３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン
は、第２のＮチャネルノンドープＭＯＳトランジスタＭ
ＮＤ２のゲート及びドレインに接続されている。
【００１８】第２のＮチャネルノンドープＭＯＳトラン
ジスタＭＮＤ２は、ソースとバックゲートが第２の電源
端子ＶＧＮＤに接続され、ゲートがドレインに接続され
る一方、第３のＮチャネルノンドープＭＯＳトランジス
タＭＮＤ３のゲートに接続されている。第３のＮチャネ
ルノンドープＭＯＳトランジスタＭＮＤ３のドレイン
は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレ
インと、第４のＮチャネルノンドープＭＯＳトランジス
タＭＮＤ４と第７のＮチャネルノンドープＭＯＳトラン
ジスタＭＮＤ７の各ゲートとコンデンサＣ１と接続され
ている。第４のＰチャネルＭＯＳトランジスタＭＰ４
は、ソースとバックゲートが第２のＰチャネルＭＯＳト
ランジスタＭＰ２のドレインに接続され、ゲートが第２
の入力端子ＶＩＮに接続されている。上記のトランジス
タＭＰ２、ＭＰ３、ＭＰ４、ＭＮＤ２及びＭＮＤ３は入
力段を構成しており、トランジスタＭＮＤ１及びＭＰ１
は入力段のバイアス回路を構成している。
ジスタＭＮＤ２は、ソースとバックゲートが第２の電源
端子ＶＧＮＤに接続され、ゲートがドレインに接続され
る一方、第３のＮチャネルノンドープＭＯＳトランジス
タＭＮＤ３のゲートに接続されている。第３のＮチャネ
ルノンドープＭＯＳトランジスタＭＮＤ３のドレイン
は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレ
インと、第４のＮチャネルノンドープＭＯＳトランジス
タＭＮＤ４と第７のＮチャネルノンドープＭＯＳトラン
ジスタＭＮＤ７の各ゲートとコンデンサＣ１と接続され
ている。第４のＰチャネルＭＯＳトランジスタＭＰ４
は、ソースとバックゲートが第２のＰチャネルＭＯＳト
ランジスタＭＰ２のドレインに接続され、ゲートが第２
の入力端子ＶＩＮに接続されている。上記のトランジス
タＭＰ２、ＭＰ３、ＭＰ４、ＭＮＤ２及びＭＮＤ３は入
力段を構成しており、トランジスタＭＮＤ１及びＭＰ１
は入力段のバイアス回路を構成している。
【００１９】第５のＰチャネルＭＯＳトランジスタＭＰ
５、第６のＰチャネルＭＯＳトランジスタＭＰ６及び第
７のＰチャネルＭＯＳトランジスタＭＰ７は、いずれも
それらのソースとバックゲートが第１の電源端子ＶＤＤ
に接続されている。第５のＰチャネルＭＯＳトランジス
タＭＰ５は定電流源を構成している。また、第６のＰチ
ャネルＭＯＳトランジスタＭＰ６及び第７のＰチャネル
ＭＯＳトランジスタＭＰ７は、互いのゲートが接続され
ており、カレントミラー回路を構成している。
５、第６のＰチャネルＭＯＳトランジスタＭＰ６及び第
７のＰチャネルＭＯＳトランジスタＭＰ７は、いずれも
それらのソースとバックゲートが第１の電源端子ＶＤＤ
に接続されている。第５のＰチャネルＭＯＳトランジス
タＭＰ５は定電流源を構成している。また、第６のＰチ
ャネルＭＯＳトランジスタＭＰ６及び第７のＰチャネル
ＭＯＳトランジスタＭＰ７は、互いのゲートが接続され
ており、カレントミラー回路を構成している。
【００２０】第４のＮチャネルノンドープＭＯＳトラン
ジスタＭＮＤ４、第５のＮチャネルノンドープＭＯＳト
ランジスタＭＮＤ５、第６のＮチャネルノンドープＭＯ
ＳトランジスタＭＮＤ６及び第７のＮチャネルノンドー
プＭＯＳトランジスタＭＮＤ７は、いずれもそれらのソ
ースとバックゲートが第２の電源端子ＶＧＮＤに接続さ
れている。また、第４のＮチャネルノンドープＭＯＳト
ランジスタＭＮＤ４のドレインは、第５のＰチャネルＭ
ＯＳトランジスタＭＰ５のドレインと、第５のＮチャネ
ルノンドープＭＯＳトランジスタＭＮＤ５のドレイン及
びゲートと、第６のＮチャネルノンドープＭＯＳトラン
ジスタＭＮＤ６のゲートにそれぞれ接続されている。Ｎ
チャネルノンドープＭＯＳトランジスタＭＮＤ５及びＭ
ＮＤ６の各ゲートは共通に接続されている。
ジスタＭＮＤ４、第５のＮチャネルノンドープＭＯＳト
ランジスタＭＮＤ５、第６のＮチャネルノンドープＭＯ
ＳトランジスタＭＮＤ６及び第７のＮチャネルノンドー
プＭＯＳトランジスタＭＮＤ７は、いずれもそれらのソ
ースとバックゲートが第２の電源端子ＶＧＮＤに接続さ
れている。また、第４のＮチャネルノンドープＭＯＳト
ランジスタＭＮＤ４のドレインは、第５のＰチャネルＭ
ＯＳトランジスタＭＰ５のドレインと、第５のＮチャネ
ルノンドープＭＯＳトランジスタＭＮＤ５のドレイン及
びゲートと、第６のＮチャネルノンドープＭＯＳトラン
ジスタＭＮＤ６のゲートにそれぞれ接続されている。Ｎ
チャネルノンドープＭＯＳトランジスタＭＮＤ５及びＭ
ＮＤ６の各ゲートは共通に接続されている。
【００２１】更に、第６のＮチャネルノンドープＭＯＳ
トランジスタＭＮＤ６のドレインは、第６のＰチャネル
ＭＯＳトランジスタＭＰ６のドレインとゲートに接続さ
れている。第７のＮチャネルノンドープＭＯＳトランジ
スタＭＮＤ７は、ドレインが第７のＰチャネルＭＯＳト
ランジスタＭＰ７のドレインと共に出力端子ＯＵＴに共
通接続され、またゲートがコンデンサＣ１及び抵抗Ｒ１
を直列に介して第７のＰチャネルＭＯＳトランジスタＭ
Ｐ７のドレインに接続され、また、トランジスタＭＰ４
とＭＮＤ３の共通ドレイン接続点（ノードＮ１）にも接
続されている。コンデンサＣ１及び抵抗Ｒ１は位相補償
回路を構成している。
トランジスタＭＮＤ６のドレインは、第６のＰチャネル
ＭＯＳトランジスタＭＰ６のドレインとゲートに接続さ
れている。第７のＮチャネルノンドープＭＯＳトランジ
スタＭＮＤ７は、ドレインが第７のＰチャネルＭＯＳト
ランジスタＭＰ７のドレインと共に出力端子ＯＵＴに共
通接続され、またゲートがコンデンサＣ１及び抵抗Ｒ１
を直列に介して第７のＰチャネルＭＯＳトランジスタＭ
Ｐ７のドレインに接続され、また、トランジスタＭＰ４
とＭＮＤ３の共通ドレイン接続点（ノードＮ１）にも接
続されている。コンデンサＣ１及び抵抗Ｒ１は位相補償
回路を構成している。
【００２２】ＮチャネルノンドープＭＯＳトランジスタ
ＭＮＤ４、ＭＮＤ５及びＰチャネルＭＯＳトランジスタ
ＭＰ５は、位相反転回路（位相反転出力段）を構成して
いる。ＰチャネルＭＯＳトランジスタＭＰ５は、位相反
転回路のバイアス電流源である。
ＭＮＤ４、ＭＮＤ５及びＰチャネルＭＯＳトランジスタ
ＭＰ５は、位相反転回路（位相反転出力段）を構成して
いる。ＰチャネルＭＯＳトランジスタＭＰ５は、位相反
転回路のバイアス電流源である。
【００２３】この実施の形態の演算増幅器では、バイア
ス電圧入力端子ＶＢから一定のバイアス電圧がトランジ
スタＭＮ１のゲートに印加されることによって、トラン
ジスタＭＮ１のドレイン側に接続されたカレントミラー
回路を構成するトランジスタＭＰ１及びＭＰ２とトラン
ジスタＭＰ５にそれぞれ一定電流が流れて定電流源とし
て動作する点は図２の従来の演算増幅器と同様である。
ス電圧入力端子ＶＢから一定のバイアス電圧がトランジ
スタＭＮ１のゲートに印加されることによって、トラン
ジスタＭＮ１のドレイン側に接続されたカレントミラー
回路を構成するトランジスタＭＰ１及びＭＰ２とトラン
ジスタＭＰ５にそれぞれ一定電流が流れて定電流源とし
て動作する点は図２の従来の演算増幅器と同様である。
【００２４】一方、トランジスタＭＰ３及びＭＰ４のそ
れぞれのゲートに、入力端子ＶＩＩ、ＶＩＮから入力信
号が入力され、それらの入力信号はトランジスタＭＰ３
及びＭＰ４により差動増幅されてノードＮ１からＮチャ
ネルノンドープＭＯＳトランジスタＭＮＤ４のゲートに
入力される。
れぞれのゲートに、入力端子ＶＩＩ、ＶＩＮから入力信
号が入力され、それらの入力信号はトランジスタＭＰ３
及びＭＰ４により差動増幅されてノードＮ１からＮチャ
ネルノンドープＭＯＳトランジスタＭＮＤ４のゲートに
入力される。
【００２５】ここで、ＮチャネルノンドープＭＯＳトラ
ンジスタＭＮＤ４とＭＮＤ５のドレインには定電流源と
して動作するトランジスタＭＰ５が接続されているた
め、ＮチャネルノンドープＭＯＳトランジスタＭＮＤ４
のゲートに入力されたノードＮ１からの出力電圧によ
り、ＮチャネルノンドープＭＯＳトランジスタＭＮＤ５
に流れる電流が決定される。このＮチャネルノンドープ
ＭＯＳトランジスタＭＮＤ５に流れる電流は、トランジ
スタＭＰ５から流れる電流と、トランジスタＭＮＤ４に
流れる電流の差である。
ンジスタＭＮＤ４とＭＮＤ５のドレインには定電流源と
して動作するトランジスタＭＰ５が接続されているた
め、ＮチャネルノンドープＭＯＳトランジスタＭＮＤ４
のゲートに入力されたノードＮ１からの出力電圧によ
り、ＮチャネルノンドープＭＯＳトランジスタＭＮＤ５
に流れる電流が決定される。このＮチャネルノンドープ
ＭＯＳトランジスタＭＮＤ５に流れる電流は、トランジ
スタＭＰ５から流れる電流と、トランジスタＭＮＤ４に
流れる電流の差である。
【００２６】このトランジスタＭＮＤ５はＮチャネルノ
ンドープＭＯＳトランジスタＭＮＤ６とカレントミラー
回路を構成しているので、トランジスタＭＮＤ５に流れ
る電流に等しい電流がトランジスタＭＮＤ６に流れ、こ
の電流に応じた電流がカレントミラー回路を構成するト
ランジスタＭＰ６及びＭＰ７に流れる。また、ノードＮ
１からの電圧はＮチャネルノンドープＭＯＳトランジス
タＭＮＤ７のゲートに印加されてこれを制御する。
ンドープＭＯＳトランジスタＭＮＤ６とカレントミラー
回路を構成しているので、トランジスタＭＮＤ５に流れ
る電流に等しい電流がトランジスタＭＮＤ６に流れ、こ
の電流に応じた電流がカレントミラー回路を構成するト
ランジスタＭＰ６及びＭＰ７に流れる。また、ノードＮ
１からの電圧はＮチャネルノンドープＭＯＳトランジス
タＭＮＤ７のゲートに印加されてこれを制御する。
【００２７】かかる動作をするこの実施の形態の演算増
幅器を、図２の従来の演算増幅器と比較した場合、Ｎチ
ャネルノンドープＭＯＳトランジスタＭＮＤ４のしきい
値電圧が入力段の出力電圧（ノードＮ１における電圧）
よりも十分に小さいので、差動回路の同相入力範囲をＧ
ＮＤ側に下げても、トランジスタＭＰ５より供給される
バイアス電流がトランジスタＭＮＤ４とＭＮＤ５にそれ
ぞれほぼ等量流れ、位相反転入力トランジスタＭＮＤ４
と位相反転出力トランジスタＭＮＤ５の平衡を保つこと
ができる。
幅器を、図２の従来の演算増幅器と比較した場合、Ｎチ
ャネルノンドープＭＯＳトランジスタＭＮＤ４のしきい
値電圧が入力段の出力電圧（ノードＮ１における電圧）
よりも十分に小さいので、差動回路の同相入力範囲をＧ
ＮＤ側に下げても、トランジスタＭＰ５より供給される
バイアス電流がトランジスタＭＮＤ４とＭＮＤ５にそれ
ぞれほぼ等量流れ、位相反転入力トランジスタＭＮＤ４
と位相反転出力トランジスタＭＮＤ５の平衡を保つこと
ができる。
【００２８】なお、本発明は上記の実施の形態に限定さ
れるものではなく、本発明の要旨を逸脱しない限り、そ
の他種々の変形例が可能である。
れるものではなく、本発明の要旨を逸脱しない限り、そ
の他種々の変形例が可能である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
位相反転出力段の位相反転入力トランジスタと位相反転
出力トランジスタを、ノンドープＭＯＳトランジスタで
構成することにより、入力段の出力信号電圧よりも十分
にしきい値の低い状態で位相反転入力トランジスタと位
相反転出力トランジスタを動作できるため、従来のＭＯ
Ｓトランジスタに比し、入力段の差動回路の同相入力範
囲をＧＮＤ側に下げても位相反転入力トランジスタと位
相反転出力トランジスタの平衡を保つことができ、よっ
て、演算増幅器のアプリケーション上の自由度を向上で
きる。
位相反転出力段の位相反転入力トランジスタと位相反転
出力トランジスタを、ノンドープＭＯＳトランジスタで
構成することにより、入力段の出力信号電圧よりも十分
にしきい値の低い状態で位相反転入力トランジスタと位
相反転出力トランジスタを動作できるため、従来のＭＯ
Ｓトランジスタに比し、入力段の差動回路の同相入力範
囲をＧＮＤ側に下げても位相反転入力トランジスタと位
相反転出力トランジスタの平衡を保つことができ、よっ
て、演算増幅器のアプリケーション上の自由度を向上で
きる。
【図１】本発明の一実施の形態の回路図である。
【図２】従来の一例の回路図である。
【図３】従来の他の例の回路図である。
ＭＰ１〜ＭＰ７ ＰチャネルＭＯＳトランジスタ ＭＮＤ１〜ＭＮＤ７ ＮチャネルノンドープＭＯＳトラ
ンジスタ Ｃ１ 位相補償用コンデンサ Ｒ１ 位相補償用抵抗
ンジスタ Ｃ１ 位相補償用コンデンサ Ｒ１ 位相補償用抵抗
Claims (6)
- 【請求項１】 入力信号を差動増幅する入力段と、前記
入力段に対してバイアス信号を供給するバイアス回路
と、前記入力段の出力信号を位相反転して出力する位相
反転出力段と、前記位相反転出力段の出力信号を位相補
償して出力する出力段とからなる演算増幅器において、
前記位相反転出力段は、定電流源用トランジスタと、前
記入力段の出力信号が入力される位相反転入力トランジ
スタと、前記位相反転入力トランジスタと定電流源用ト
ランジスタにより流れる電流が決定される位相反転出力
トランジスタとよりなり、前記定電流源用トランジスタ
は第１の導電型のＭＯＳトランジスタで構成し、前記位
相反転入力トランジスタと位相反転出力トランジスタを
それぞれ第２の導電型のノンドープＭＯＳトランジスタ
で構成したことを特徴とする演算増幅器。 - 【請求項２】 前記入力段は、第１の入力端子にゲート
が接続された前記第１の導電型と同一導電型の第１のＭ
ＯＳトランジスタと、第２の入力端子にゲートが接続さ
れ、かつ、前記第１のＭＯＳトランジスタと差動接続さ
れた前記第１の導電型と同一導電型の第２のＭＯＳトラ
ンジスタと、前記第１及び第２のＭＯＳトランジスタの
ソース側に接続された定電流源を構成する第１のカレン
トミラー回路と、前記第１及び第２のＭＯＳトランジス
タのドレイン側に接続された負荷用の第２のカレントミ
ラー回路からなり、該第２のカレントミラー回路を構成
する２つのトランジスタは前記第２の導電型と同じ導電
型のノンドープＭＯＳトランジスタであり、前記第２の
ＭＯＳトランジスタのドレインから出力信号を取り出す
ことを特徴とする請求項１記載の演算増幅器。 - 【請求項３】 前記第１の導電型はＰチャネルであり、
前記第２の導電型はＮチャネルであることを特徴とする
請求項１又は２記載の演算増幅器。 - 【請求項４】 第１の導電型の第１のＭＯＳトランジス
タと、該第１のＭＯＳトランジスタとカレントミラー回
路を構成する第１の導電型の第２のＭＯＳトランジスタ
と、該第１のＭＯＳトランジスタのドレインにドレイン
が接続され、かつ、バイアス電圧入力端子にゲートが接
続された第２の導電型の第１のノンドープＭＯＳトラン
ジスタと、第１の入力端子にゲートが接続され、かつ、
前記第２のＭＯＳトランジスタのドレインにソースが接
続された第１の導電型の第３のＭＯＳトランジスタと、
第２の入力端子にゲートが接続され、かつ、前記第２の
ＭＯＳトランジスタのドレインにソースが接続された第
１の導電型の第４のＭＯＳトランジスタと、前記第１の
ＭＯＳトランジスタのゲートにゲートが接続された第１
の導電型の第５のＭＯＳトランジスタと、カレントミラ
ー回路を構成するそれぞれ第１の導電型の第６及び第７
のＭＯＳトランジスタと、前記第３のＭＯＳトランジス
タのドレインにドレインが接続された第２の導電型の第
２のノンドープＭＯＳトランジスタと、前記第４のＭＯ
Ｓトランジスタのドレインにドレインが接続され、か
つ、前記第２のノンドープＭＯＳトランジスタとカレン
トミラー回路を構成する第２の導電型の第３のノンドー
プＭＯＳトランジスタと、前記第４のＭＯＳトランジス
タと前記第２のノンドープＭＯＳトランジスタの両ドレ
イン共通接続点にゲートが接続され、かつ、前記第５の
ＭＯＳトランジスタのドレインにドレインが接続された
位相反転入力用の第２の導電型の第４のノンドープＭＯ
Ｓトランジスタと、該第４のノンドープＭＯＳトランジ
スタのドレインにゲートとドレインが接続された位相反
転出力用の第２の導電型の第５のノンドープＭＯＳトラ
ンジスタと、該第５のノンドープＭＯＳトランジスタの
ゲートにゲートが接続され、かつ、前記第６のＭＯＳト
ランジスタのゲート及びドレインと前記第７のＭＯＳト
ランジスタのゲートにドレインが接続された第２の導電
型の第６のノンドープＭＯＳトランジスタと、前記第４
のＭＯＳトランジスタと前記第２のノンドープＭＯＳト
ランジスタの両ドレイン共通接続点にゲートが接続さ
れ、かつ、前記第７のＭＯＳトランジスタのドレインと
出力端子にドレインが接続された第２の導電型の第７の
ノンドープＭＯＳトランジスタと、前記第４のＭＯＳト
ランジスタと前記第２のノンドープＭＯＳトランジスタ
の両ドレイン共通接続点と前記第６及び第７のノンドー
プＭＯＳトランジスタの両ドレインとの間に直列に接続
されたコンデンサ及び抵抗とよりなることを特徴とする
演算増幅器。 - 【請求項５】 前記第１乃至第７のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、前記第１乃
至第７のノンドープＭＯＳトランジスタはＮチャネルノ
ンドープＭＯＳトランジスタであり、前記第１、第２、
第５、第６及び第７のＭＯＳトランジスタの各ソースは
高電位側電源端子に接続され、前記第１乃至第７のノン
ドープＭＯＳトランジスタの各ソースは低電位側電源端
子に接続されていることを特徴とする請求項４記載の演
算増幅器。 - 【請求項６】 前記第１乃至第７のＭＯＳトランジスタ
と前記第１乃至第７のノンドープＭＯＳトランジスタ
は、それぞれバックゲートとソースが接続されたトラン
ジスタであることを特徴とする請求項４又は５記載の演
算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09316876A JP3119221B2 (ja) | 1997-11-18 | 1997-11-18 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09316876A JP3119221B2 (ja) | 1997-11-18 | 1997-11-18 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150429A true JPH11150429A (ja) | 1999-06-02 |
| JP3119221B2 JP3119221B2 (ja) | 2000-12-18 |
Family
ID=18081907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09316876A Expired - Fee Related JP3119221B2 (ja) | 1997-11-18 | 1997-11-18 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119221B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004222015A (ja) * | 2003-01-16 | 2004-08-05 | Fuji Electric Device Technology Co Ltd | 増幅回路 |
| JP2009207082A (ja) * | 2008-02-29 | 2009-09-10 | Sanyo Electric Co Ltd | ビデオ信号出力段アンプ |
| KR101011540B1 (ko) * | 2007-10-01 | 2011-01-27 | 야마하 가부시키가이샤 | 차동 증폭기 |
| JP2011035559A (ja) * | 2009-07-30 | 2011-02-17 | Renesas Electronics Corp | 差動増幅器回路、並びに、それを用いたデータ線ドライバ及び液晶表示装置 |
-
1997
- 1997-11-18 JP JP09316876A patent/JP3119221B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004222015A (ja) * | 2003-01-16 | 2004-08-05 | Fuji Electric Device Technology Co Ltd | 増幅回路 |
| KR101014945B1 (ko) * | 2003-01-16 | 2011-02-15 | 후지 덴키 시스템즈 가부시키가이샤 | 증폭 회로 |
| KR101011540B1 (ko) * | 2007-10-01 | 2011-01-27 | 야마하 가부시키가이샤 | 차동 증폭기 |
| JP2009207082A (ja) * | 2008-02-29 | 2009-09-10 | Sanyo Electric Co Ltd | ビデオ信号出力段アンプ |
| JP2011035559A (ja) * | 2009-07-30 | 2011-02-17 | Renesas Electronics Corp | 差動増幅器回路、並びに、それを用いたデータ線ドライバ及び液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3119221B2 (ja) | 2000-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |