CN105116954B - 一种宽输入电压范围和高精度输出的自偏置带隙基准电路 - Google Patents
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Abstract
本发明涉及模拟集成电路设计领域，具体是指一种具有宽输入电压范围和高精度输出的自偏置带隙基准电路，该自偏置结构在高电源电压下，可有效减小偏置点Vx和Vy的电压差异，提高匹配精度，进而提高输出基准电压的精度。同时，本发明自偏置电路结构并没有采用运放，结构简单，降低了功耗，解决了在薄栅氧高压器件的应用，消除了运放输出电压特别的钳压控制，以防止在薄栅氧高压下对高压MOS管栅极的击穿，并且由于本发明输入电压Vdd的最小值为MOS管的阈值电压之和，Vdd的最大值与MOS管的Vds耐压值有关，这个可以是很高的数值，因此本发明可以在很宽的输入电压范围内工作。
Description
技术领域
本发明涉及模拟集成电路设计领域，具体是指一种具有宽输入电压范围和高精度输出的自偏置带隙基准电路。
背景技术
基准电路是模拟集成电路中的关键电路，它为芯片内部提供一个稳定的参考电压。该参考电压对工艺制程、电源电压和温度等变化不敏感，能够保持稳定。芯片电路中可利用该参考电压进行偏置，是低压差稳压电源和模数转换器的重要组成部分。
带隙基准电路利用硅的带隙电压来提供这样的参考电压。为实现低温度系数的参考电压，将两种具有相反温度系数的量以适当的权重相加而获得抵消温度系数的电压值。众所周知,双极晶体管的基极-发射极电压(VBE)具有负的温度系数。
双极晶体管集电极电流IC与基极-发射极电压VBE满足以下关系
其中IS为饱和电流，与双极晶体管发射极面积呈正比，VT为热电压，具有正的温度系数。假设两个双极晶体管偏置在相同电流下，它们之间的发射面积比为n，则
因此偏置在相等的电流密度下的两个具有不同发射极面积的双极晶体管基极-发射极电压差值具有正的温度系数，可利用双极晶体管的这些特性来实现带隙基准电路。
传统的自偏置带隙基准电路如图1所示，该传统自偏置结构(PM1、PM2、NM1和NM2)本身是反馈环路，IPM1复制了IPM2，INM2复制了INM1，其中IPM1＝INM1，IPM2＝INM2。可以看出，此环路是正反馈环路，其环路增益等于环路电流增益。由反馈环路稳定性理论可知，正反馈环路达到稳定状态的要求是其环路增益小于1，否则正反馈环路必定会引起自激振荡。该环路结构的环路增益A可通过断开NM1和NM2的栅极连接并在NM2栅极加入电压vi，计算环路返回电压vr得到RQ1、RQ2为晶体管Q1和Q2发射极对地的等效电阻，因此即A<1恒成立，所以该正反馈环路是稳定的。在该稳定的正反馈环路中，根据集成电路制造工艺中匹配晶体管的特性，节点Vx和Vy在一定程度上可以保持电压相等，从而如果给Q1和Q2两个双极晶体管提供的偏置电流相同，而Q1和Q2发射极面积之比为1：n，则流过R1的电流为IPM2＝VT ln(n)/R1,IPM3＝IPM2，则Vbg＝VBE3+R2*IPM3VBE3+R2*VT ln(n)/R1(1)。
Vx和Vy是否能确保相等，取决于上文所述的匹配特性和增益小于1的正反馈环路的纠错能力。实际上，一般的电路只有在负反馈环路增益远远大于1，形成强大的纠错机制，才能保证两个节点的电压相等。在图1结构中，Vx和Vy并不能保证完全相等。首先，如上文所述相关晶体管匹配特性使得Vx和Vy在一定程度下能够保证相等，但是十分有限，考虑沟道调制效应的影响，PM1和PM2的Vds差异会导致PM1不能完全镜像PM2的电流，从而导致Vx和Vy电压之间不会相等，特别是Vdd在很大电压范围变化下，Vx和Vy差别更大；其次，该环路其正反馈性质使得其不能像负反馈那样具有纠错机制，Vx和Vy的电压不能保证在所有变化条件下保持一致，也即无法保证相等，与此同时，正反馈性质导致电路具有相对较弱的电源抑制比的特性，从而影响到该传统带隙基准电路输出电压的精度和温漂特性。因此该电路结构本身既没有有效的避免沟道调制效应的不利影响，又没有有效的反馈机制来纠正这样的电压差异，存在较大的缺点，限制了其应用。如在射频识别(RFID)的应用中，RFID标签离读卡器不同程度远近距离的时候，电源电压高低变化很大，造成Vx和Vy的一致性进一步恶化，不适合RFID应用。
为使得Vx和Vy能够在Vdd的电压变化范围内始终保持相等，有文献提出如图2所示的电路结构，运放的输出控制PM1和PM2的栅极，如果PM1和PM2尺寸相同，可以保证流过PM1和PM2的电流不随Vdd的变化而变化，几乎相等。其输出Vbg和公式(1)一样。该技术利用了运算放大器的高增益负反馈，形成强大的纠错机制，使得Vx和Vy几乎相等，能够较好的解决上文所提到的缺点，但是也会引入其它的缺点。
首先，电路中采用运放的反馈来实现Vx＝Vy，需要高增益运放来达到较高的精度，一般采用两级运放，两级运放则需要频率补偿，增加了设计难度。而且由于运放的使用额外增加了电路功耗和电路面积，进一步增加了电路成本。其次，在高压Vdd下，很容易引起栅氧击穿的问题。运放采用Vdd作为电源输入，输出直接控制PM1和PM2的栅极。在某些工艺中，高压CMOS器件可以制作在标准的CMOS工艺，制造中并不需要调整工艺步骤。在这样的工艺中，CMOS器件的漏源电压可以做的很高，但是栅源电压需要特别限制，因为薄的栅氧在高压下容易击穿。因此在这些工艺中运放的耐高压设计以及运放输出电压需要特别控制，以防对PM1、PM2和PM3栅极的击穿。而耐高压CMOS工艺成本过高，导致该工艺下的产品商业价值受限制。为争取商业利润的最大化就对工艺的复杂度提出了更高的要求，提高了电路设计的难度。
发明内容
本申请针对带隙基准电路中对宽输入电压范围和兼容标准CMOS工艺的要求，提出了一种宽输入电压范围和高精度输出的自偏置带隙基准电路，以消除运放的使用和传统自偏置带隙基准电路失调大的缺点，本发明在电路性能上与使用运放并没有明显的弱势。
为实现上述目的，本发明所采取的技术方案为：一种宽输入电压范围和高精度输出的自偏置带隙基准电路，包括连接至电源的第一P型MOS管、第二P型MOS管和第三P型MOS管，以及分别连接至所述第一P型MOS管漏极端和第二P型MOS管漏极端的第一N型MOS管和第二N型MOS管，所述第一N型MOS管通过第一三极管接地，所述第二N型MOS管通过第一电阻连接至第二三极管并接地，所述第三P型MOS管栅极连接至所述第一P型MOS管和第二P型MOS管栅极，漏极端通过第二电阻连接至第三三极管并接地，所述电路还包括连接至电源的自偏置单元，所述自偏置单元包括镜像单元和跟随单元两部分，
所述镜像单元的第一电源输入端与第二电源输入端分别连接至电源，第一输出端与第二输出端分别连接至跟随单元，用于生成两路大小相同的电流值信号并输出至所述跟随单元，输出控制端连接至第一P型MOS管、第二P型MOS管和第三P型MOS管的栅极端，用于控制所述第一P型MOS管、第二P型MOS管和第三P型MOS管栅极端的偏置电压；
所述跟随单元的第一输入端与第二输入端分别连接至所述镜像单元的第一输出端与第二输出端，所述跟随单元的第三输入端连接至所述第一P型MOS管的漏极和第一N型MOS管的漏极，所述跟随单元的第四输入端连接至所述第二P型MOS管的漏极和第二N型MOS管的漏极，所述跟随单元的接地端接地；
所述镜像单元用于向跟随单元输入两路大小相同的电流，所述跟随单元中的MOS器件工作于深度反型区以形成相互匹配的电压跟随器，并在输入的匹配镜像电流的偏置作用下使得所述跟随单元中的MOS器件栅极电压相等，所述跟随单元第四输入端的电压紧密跟随所述跟随单元第三输入端的电压，进而减小所述第一N型MOS管源极端和第二N型MOS管源极端的电压差异。
根据以上结构的本发明，其进一步的技术特征在于，所述镜像单元包括第四P型MOS管和第五P型MOS管，
所述第四P型MOS管源极连接至电源作为所述镜像单元的第一电源输入端，其栅极连接至其漏极并连接至跟随单元，作为所述镜像单元的第一输出端；
所述第五P型MOS管源极连接至电源作为所述镜像单元的第二电源输入端，其漏极连接至跟随单元，作为所述镜像单元的第二输出端；
所述第四P型MOS管栅极连接至所述第五P型MOS管栅极，并同时连接至所述第一P型MOS管、第二P型MOS管和第三P型MOS管的栅极端，作为所述镜像单元的控制端。
更进一步的技术特征还在于，所述跟随单元包括第三N型MOS管、第四N型MOS管、第五N型MOS管和第六N型MOS管，
所述第三N型MOS管漏极连接至所述镜像单元的第一输出端，作为所述跟随单元的第一输入端，其栅极连接至第一P型MOS管的漏极和第一N型MOS管的漏极，作为所述跟随单元的第三输入端，其源极连接至所述第六N型MOS管的漏极，所述第六N型MOS管栅极连接至所述第四N型MOS管漏极，第六N型MOS管源极接地；
所述第四N型MOS管漏极连接至所述镜像单元的第二输出端，作为所述跟随单元的第二输入端，其栅极连接至第二P型MOS管的漏极和第二N型MOS管的漏极，作为所述跟随单元的第四输入端，其源极连接至所述第三N型MOS管的源极，并连接至所述第五N型MOS管的漏极，所述第五N型MOS管栅极连接至第四N型MOS管漏极，第五N型MOS管源极接地作为所述跟随单元的接地端。
本申请所提出的技术方案可以直接应用于宽输入电压范围和薄栅氧高压器件应用中。本发明采用的新型自偏置结构，大大减小了传统自偏置结构中偏置点Vx和Vy之间的电压差异，达到提高输出基准电压精度的目的。因为传统自偏置结构中，第一P型MOS管PM1和二极管连接的第二P型MOS管PM2(假设两者尺寸相同)在宽输入电压范围内，特别是输入高压下，流过PM1的电流和PM2电流失调更大，且没有足够的增益反馈机制来减小这样的失调，最终导致Vx并不能近似恒等于Vy，而本发明所述的自偏置结构中，释放了二极管连接的PM2管，让PM1和PM2的漏极电压(即Vx、Vy)在输入电压变化下几乎相同，沟道调制效应对PM1和PM2两支路的电流失调作用大大减小。另外，本发明的类似运放的作用使得该自偏置结构本身具有一定的增益反馈控制Vx和Vy近似相等。综上：与传统自偏置结构构成的带隙基准电路结构相比，本发明采用的新型自偏置结构在高电源电压下，有效减小了偏置点Vx和Vy的电压差异，提高了匹配精度，进而提高输出基准电压的精度。
同时，本发明自偏置电路结构并没有采用运放，结构简单，降低了功耗，解决了在薄栅氧高压器件的应用，消除了运放输出电压特别的钳压控制，以防止在薄栅氧高压下对高压MOS管栅极的击穿。本发明电路的偏置电流由Q1、Q2和R1决定，这个电流并不会很大，该电流流过二极管方式连接的第四P型MOS管PM4，PM4的栅极偏压跟随电源电压Vdd，该栅极偏压为输出控制端，其电平范围并不会超过薄栅氧高压器件Vgs限制，因此本发明自身即可兼容薄栅氧高压应用。
本发明输入电压Vdd的最小值为VBEQ1+VgsNM1+VdsatPM1(或者是VBEQ2+VgsNM2+VdsatPM2)，大约为2V，Vdd的最大值与PM1或PM2MOS管的Vds耐压值有关，这个可以是很高的数值，因此本发明可以在很宽的输入电压范围内工作。
附图说明
图1是传统的自偏置带隙基准电路结构图；
图2是带运算放大器的自偏置带隙基准电路结构图；
图3是本发明自偏置带隙基准电路结构框图；
图4是本发明自偏置带隙基准电路实施例一结构图；
图5是本发明自偏置带隙基准电路实施例二结构图；
图6是本发明自偏置带隙基准电路实施例三结构图；
图7是本发明自偏置带隙基准电路实施例四结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3所示，本发明所述一种宽输入电压范围和高精度输出的自偏置带隙基准电路，包括连接至电源Vdd的第一P型MOS管PM1、第二P型MOS管PM2和第三P型MOS管PM3，以及分别连接至所述第一P型MOS管PM1漏极端和第二P型MOS管PM2漏极端的第一N型MOS管NM1和第二N型MOS管NM2，所述第一N型MOS管NM1通过第一三极管Q1接地，所述第二N型MOS管NM2通过第一电阻R1连接至第二三极管Q2并接地，所述第三P型MOS管PM3栅极连接至所述第一P型MOS管PM1和第二P型MOS管PM2栅极，漏极端通过第二电阻R2连接至第三三极管Q3并接地。
所述电路还包括连接至电源Vdd的自偏置单元，所述自偏置单元包括镜像单元和跟随单元两部分，
所述镜像单元的第一电源输入端与第二电源输入端分别连接至电源Vdd，第一输出端O1与第二输出端O2分别连接至跟随单元，用于生成两路大小相同的电流值信号并输出至所述跟随单元，输出控制端Ctr连接至第一P型MOS管PM1、第二P型MOS管PM2和第三P型MOS管PM3的栅极端，用于控制所述第一P型MOS管PM1、第二P型MOS管PM2和第三P型MOS管PM3栅极端的偏置电压；
所述跟随单元的第一输入端In1与第二输入端In2分别连接至所述镜像单元的第一输出端O1与第二输出端O2，所述跟随单元的第三输入端In3连接至所述第一P型MOS管PM1的漏极和第一N型MOS管NM1的漏极，所述跟随单元的第四输入端In4连接至所述第二P型MOS管PM2的漏极和第二N型MOS管NM2的漏极，所述跟随单元的接地端接地；
所述镜像单元用于向跟随单元输入两路大小相同的电流，所述跟随单元中的MOS器件工作于深度反型区以形成相互匹配的电压跟随器，并在输入的匹配镜像电流的偏置作用下使得所述跟随单元中的MOS器件栅极电压相等，所述跟随单元第四输入端的电压紧密跟随所述跟随单元第三输入端的电压，进而减小所述第一N型MOS管源极端和第二N型MOS管源极端的电压差异。
本发明所采用的自偏置结构中，释放了传统自偏置结构中二极管接法的第二P型MOS管PM2，因此，第一P型MOS管PM1和正统接法的第二P型MOS管PM2在宽输入电压范围内，特别是高压下，沟道调制效应对PM1和PM2两支路的电流失调作用大大减小，使得Vx近似恒等于Vy。
实施例一
如图4所示为本发明实施例一结构图。所述镜像单元包括第四P型MOS管PM4和第五P型MOS管PM5，
所述第四P型MOS管PM4源极连接至电源Vdd作为所述镜像单元的第一电源输入端In1，其栅极连接至其漏极并连接至跟随单元，作为所述镜像单元的第一输出端O1；
所述第五P型MOS管PM5源极连接至电源Vdd作为所述镜像单元的第二电源输入端In2，其漏极连接至跟随单元，作为所述镜像单元的第二输出端O2；
所述第四P型MOS管PM4栅极连接至所述第五P型MOS管PM5栅极，并同时连接至所述第一P型MOS管PM1、第二P型MOS管PM2和第三P型MOS管PM3的栅极端，作为所述镜像单元的输出控制端Ctr。
所述跟随单元包括第三N型MOS管NM3、第四N型MOS管NM4和第五N型MOS管NM5，
所述第三N型MOS管NM3漏极连接至所述镜像单元的第一输出端O1，作为所述跟随单元的第一输入端In1，其栅极连接至第一P型MOS管PM1的漏极和第一N型MOS管NM1的漏极，作为所述跟随单元的第三输入端In3；
所述第四N型MOS管NM4漏极连接至所述镜像单元的第二输出端O2，作为所述跟随单元的第二输入端In2，其栅极连接至第二P型MOS管PM2的漏极和第二N型MOS管NM2的漏极，作为所述跟随单元的第四输入端In4，其源极连接至所述第三N型MOS管NM3的源极，并连接至所述第五N型MOS管NM5的漏极，所述第五N型MOS管NM5栅极连接至第四N型MOS管NM4漏极，第五N型MOS管NM5源极接地作为所述跟随单元的接地端。
上述实施例中，第四P型MOS管PM4、第五P型MOS管PM5和第三N型MOS管NM3、第四N型MOS管NM4、第五N型MOS管NM5组成了新型的自偏置结构，第四N型MOS管NM4和第五N型MOS管NM5构成并联反馈电压跟随器，结构上不同传统的电压跟随器:假设第五P型MOS管PM5为电流源偏置，该跟随器可以通过第五N型MOS管NM5的栅极反馈自适应汲取更大电流，其源级输出阻抗更小，近似为1/(gmNM5gmNM4roNM4)，Vc能更好跟随Vb的电压变化。电路尺寸(即MOS管宽长比)上选择第三N型MOS管NM3和第四N型MOS管NM4尺寸相同，第四P型MOS管PM4、第五P型MOS管PM5、第一P型MOS管PM1和第二P型MOS管PM2尺寸相同。在第四P型MOS管PM4和第五P型MOS管PM5镜像作用下，流过第三N型MOS管NM3和第四N型MOS管NM4的电流相同，其电流值大小由Va、Vb的电压大小决定，如果能偏置第三N型MOS管NM3和第四N型MOS管NM4在饱和区，则始终能够保持Va＝Vb，而Va、Vb的电压大小由流过第一P型MOS管PM1和第二P型MOS管PM2两个支路的电流偏置决定。第一P型MOS管PM1和第二P型MOS管PM2是第四P型MOS管PM4的镜像，所以流过第一P型MOS管PM1和第二P型MOS管PM2的电流大小相同，因此Vx和Vy电压相同，Q1、Q2和R1决定了支路电流，即I＝VTln(n)/R1，从而决定了Va和Vb的电压，也即决定了各个支路流过的电流相等。
上述论述用公式推导如下：
公式(2)和(3)中，由于第三N型MOS管NM3和第四N型MOS管NM4尺寸相同，衬底相同，则Vth(NM3)＝Vth(NM4)。又由于成镜像结构的第四P型MOS管PM4和第五P型MOS管PM5尺寸相同，衬底相同，则I(PM4)＝I(PM5)，即I(NM3)＝I(NM4)，因此Vac＝Vbc。对于第一N型MOS管NM1和第二N型MOS管NM2，由于两个MOS管的栅极端电压相同，而Va＝Vb使得两个MOS管的漏极端电压相同，则两个MOS管的源极端电压必定相同，即Vx＝Vy。
需要说明的是:当Vdd在一个较宽的电压范围内变化时，第四P型MOS管PM4和第五P型MOS管PM5沟道调制效应的存在，存在一定的失调，导致I(PM4)和I(PM5)存在一定的差异，但是，根据公式(2)和(3)，这两条支路的电流差异反映到第三N型MOS管NM3、第四N型MOS管NM4的栅极，有个开平方的削弱，所以Vgs的差异会更小，从而Va和Vb几乎相同。
本发明的自偏置结构本身是一个闭环回路，类似传统的自偏置结构。结构存在“0”的稳定工作点简并态，需要启动电路来脱离“0”简并态。一旦启动完毕后，虽然结构环路是正反馈，但是由Q1、Q2和R1决定的偏置电流基本恒定，也即Va和Vb基本不变，环路中流过的电流基本不变，导致环路增益小于1，可以达到另一稳定工作点，而这一稳定工作点的偏置电流即由Q1、Q2和R1决定。
另外，本发明所述的自偏置结构的两输入对管NM3和NM4在输出控制端形成一定的增益，该增益表示为gmNM3/gmPM4,类似运放的作用，通过PM1和PM2的反馈控制，使得Va＝Vb。第三P型MOS管PM3镜像的电流与绝对温度成正比，Vbg的表达式和公式(1)相同。
实施例二
如图5所示为本发明实施例二结构图。本实施例与实施例一的区别之处在于本实施例中将第五N型MOS管NM5拆分为第五N型MOS管NM5和第六N型MOS管NM6，以保证电路版图的匹配和对称。
所述镜像单元包括第四P型MOS管PM4和第五P型MOS管PM5，
所述第四P型MOS管PM4源极连接至电源Vdd作为所述镜像单元的第一电源输入端In1，其栅极连接至其漏极并连接至跟随单元，作为所述镜像单元的第一输出端O1；
所述第五P型MOS管PM5源极连接至电源Vdd作为所述镜像单元的第二电源输入端In2，其漏极连接至跟随单元，作为所述镜像单元的第二输出端O2；
所述第四P型MOS管PM4栅极连接至所述第五P型MOS管PM5栅极，并同时连接至所述第一P型MOS管PM1、第二P型MOS管PM2和第三P型MOS管PM3的栅极端，作为所述镜像单元的输出控制端Ctr。
所述跟随单元包括第三N型MOS管NM3、第四N型MOS管NM4、第五N型MOS管NM5和第六N型MOS管NM6，
所述第三N型MOS管NM3漏极连接至所述镜像单元的第一输出端O1，作为所述跟随单元的第一输入端In1，其栅极连接至第一P型MOS管PM1的漏极和第一N型MOS管NM1的漏极，作为所述跟随单元的第三输入端In3，其源极连接至所述第六N型MOS管NM6的漏极，所述第六N型MOS管NM6栅极连接至所述第四N型MOS管NM4漏极，第六N型MOS管NM6源极接地；
所述第四N型MOS管NM4漏极连接至所述镜像单元的第二输出端O2，作为所述跟随单元的第二输入端In2，其栅极连接至第二P型MOS管PM2的漏极和第二N型MOS管NM2的漏极，作为所述跟随单元的第四输入端In4，其源极连接至所述第三N型MOS管NM3的源极，并连接至所述第五N型MOS管NM5的漏极，所述第五N型MOS管NM5栅极连接至第四N型MOS管NM4漏极，第五N型MOS管NM5源极接地作为所述跟随单元的接地端。
实施例三
如图6所示为本发明实施例三结构图。本实施例与实施例二的区别在于采用共源共栅的第六P型MOS管PM6、第七P型MOS管PM7、第八P型MOS管PM8和第九P型MOS管PM9构成电流镜来替代第四P型MOS管PM4和第五P型MOS管PM5，以减小第四P型MOS管PM4和第五P型MOS管PM5镜像电流的失调。
所述镜像单元包括第六P型MOS管PM6、第七P型MOS管PM7、第八P型MOS管PM8和第九P型MOS管PM9，
所述第六P型MOS管PM6源极连接至电源Vdd作为所述镜像单元的第一电源输入端In1，其栅极连接至其漏极并连接至第八P型MOS管PM8的源极，所述第八P型MOS管PM8的栅极连接至其漏极并连接至跟随单元，作为所述镜像单元的第一输出端O1；
所述第七P型MOS管PM7源极连接至电源Vdd作为所述镜像单元的第二电源输入端In2，其漏极连接至第九P型MOS管PM9的源极，所述第九P型MOS管PM9的栅极连接至第八P型MOS管PM8的栅极，第九P型MOS管PM9漏极连接至跟随单元，作为所述镜像单元的第二输出端O2；
所述第六P型MOS管PM6栅极连接至所述第七P型MOS管PM7栅极，并连接至所述第一P型MOS管PM1、第二P型MOS管PM2和第三P型MOS管PM3的栅极端，作为所述镜像单元的输出控制端Ctr。
所述跟随单元包括第三N型MOS管NM3、第四N型MOS管NM4、第五N型MOS管NM5和第六N型MOS管NM6，
所述第三N型MOS管NM3漏极连接至所述镜像单元的第一输出端O1，作为所述跟随单元的第一输入端In1，其栅极连接至第一P型MOS管PM1的漏极和第一N型MOS管NM1的漏极，作为所述跟随单元的第三输入端In3，其源极连接至所述第六N型MOS管NM6的漏极，所述第六N型MOS管NM6栅极连接至所述第四N型MOS管NM4漏极，第六N型MOS管NM6源极接地；
所述第四N型MOS管NM4漏极连接至所述镜像单元的第二输出端O2，作为所述跟随单元的第二输入端In2，其栅极连接至第二P型MOS管PM2的漏极和第二N型MOS管NM2的漏极，作为所述跟随单元的第四输入端In4，其源极连接至所述第三N型MOS管NM3的源极，并连接至所述第五N型MOS管NM5的漏极，所述第五N型MOS管NM5栅极连接至第四N型MOS管NM4漏极，第五N型MOS管NM5源极接地作为所述跟随单元的接地端。
实施例四
如图7所示为本发明实施例四结构图。本实施例与上述三个实施例的区别之处在于上述三个实施例的输入端采用N型MOS管，而本实施例中的输入端采用P型MOS管，对应的，镜像单元采用N型MOS管，而跟随单元采用P型MOS管，如此结构可减少第一N型MOS管NM1和第二N型MOS管NM2的使用，一定程度上降低了MOS管的使用数量，降低芯片成本。具体的，其结构为：
所述镜像单元包括第七N型MOS管NM7、第八N型MOS管NM8、第九N型MOS管NM9和第十四P型MOS管PM14，
所述第七N型MOS管NM7漏极连接至其栅极，并连接至跟随单元作为所述镜像单元的第一输出端O1，其源极接地作为镜像单元的第一输入端In1,
所述第八N型MOS管NM8漏极连接至跟随单元作为所述镜像单元的第二输出端O2，其栅极连接至所述第七N型MOS管NM7栅极，其源极接地作为镜像单元的第二输入端In2,
所述第九N型MOS管NM9栅极连接至所述第七N型MOS管NM7栅极和第八N型MOS管NM8栅极，其源极接地，作为镜像单元的第三输入端In3，其漏极连接至第十四P型MOS管PM14漏极，所述第十四P型MOS管PM14源极连接至电源作为镜像单元的第四输入端In4，其栅极连接至其漏极并连接至第一P型MOS管PM1、第二P型MOS管PM2和第三P型MOS管PM3的栅极端，作为所述镜像单元的输出控制端Ctr；
所述跟随单元包括第十P型MOS管PM10，第十一P型MOS管PM11，第十二P型MOS管PM12和第十三P型MOS管PM13，
所述第十P型MOS管PM10源极连接至所述第十一P型MOS管PM11源极并连接至电源Vdd，所述第十P型MOS管PM10漏极连接至第十一P型MOS管PM11漏极并连接至所述第十二P型MOS管PM12源极，所述第十二P型MOS管PM12栅极连接至第一P型MOS管PM1的漏极和第一N型MOS管NM1的漏极，作为所述跟随单元的第三输入端In3，所述第十二P型MOS管PM12漏极连接至镜像单元作为所述跟随单元的第一输入端In1；
所述第十一P型MOS管PM11漏极连接至所述第十三P型MOS管PM13源极，第十三P型MOS管PM13栅极连接至第二P型MOS管PM2的漏极和第二N型MOS管NM2的漏极，作为所述跟随单元的第四输入端In4，所述第十三P型MOS管PM13漏极连接至所述第十P型MOS管PM10栅极和第十一P型MOS管PM11栅极，并连接至镜像单元作为所述跟随单元的第二输入端In2。
本发明采用第四P型MOS管PM4、第五P型MOS管PM5和第三N型MOS管NM3、第四N型MOS管NM4、第五N型MOS管NM5组成了新型的自偏置结构，通过这样的结构一方面可以直接应用于宽输入电压范围，特别是高压输入下，另一方面不会增加大的功耗和版图面积，降低芯片成本。与传统自偏置结构和运放结构的带隙基准结构相比，电路大大减小沟道调制效应，结构较简单，即经济又实用。同时，该自偏置结构的两个输入对管外接反馈电路，可以有效控制两个输出端的偏置电压几乎相等，这一技术点同样可以应用于其他类似于带隙基准电路的结构中，以保证电路中产生两路大小恒定相同的输出电压。
Claims (6)
1.一种宽输入电压范围和高精度输出的自偏置带隙基准电路，包括连接至电源的第一P型MOS管、第二P型MOS管和第三P型MOS管，以及分别连接至所述第一P型MOS管漏极端和第二P型MOS管漏极端的第一N型MOS管和第二N型MOS管，所述第一N型MOS管通过第一三极管接地，所述第二N型MOS管通过第一电阻连接至第二三极管并接地，所述第三P型MOS管栅极连接至所述第一P型MOS管和第二P型MOS管栅极，漏极端通过第二电阻连接至第三三极管并接地，其特征在于：所述电路还包括连接至电源的自偏置单元，所述自偏置单元包括镜像单元和跟随单元两部分，
所述镜像单元的第一电源输入端与第二电源输入端分别连接至电源，第一输出端与第二输出端分别连接至跟随单元，用于生成两路大小相同的电流值信号并输出至所述跟随单元，输出控制端连接至第一P型MOS管、第二P型MOS管和第三P型MOS管的栅极端，用于控制所述第一P型MOS管、第二P型MOS管和第三P型MOS管栅极端的偏置电压；
所述跟随单元的第一输入端与第二输入端分别连接至所述镜像单元的第一输出端与第二输出端，所述跟随单元的第三输入端连接至所述第一P型MOS管的漏极和第一N型MOS管的漏极，所述跟随单元的第四输入端连接至所述第二P型MOS管的漏极和第二N型MOS管的漏极，所述跟随单元的接地端接地；
所述镜像单元用于向跟随单元输入两路大小相同的电流，所述跟随单元中的MOS器件工作于深度反型区以形成相互匹配的电压跟随器，并在输入的匹配镜像电流的偏置作用下使得所述跟随单元中的MOS器件栅极电压相等，所述跟随单元第四输入端的电压紧密跟随所述跟随单元第三输入端的电压，进而减小所述第一N型MOS管源极端和第二N型MOS管源极端的电压差异。
2.根据权利要求1所述的宽输入电压范围和高精度输出的自偏置带隙基准电路，其特征在于：所述镜像单元包括第四P型MOS管和第五P型MOS管，
所述第四P型MOS管源极连接至电源作为所述镜像单元的第一电源输入端，其栅极连接至其漏极并连接至跟随单元，作为所述镜像单元的第一输出端；
所述第五P型MOS管源极连接至电源作为所述镜像单元的第二电源输入端，其漏极连接至跟随单元，作为所述镜像单元的第二输出端；
所述第四P型MOS管栅极连接至所述第五P型MOS管栅极，并同时连接至所述第一P型MOS管、第二P型MOS管和第三P型MOS管的栅极端，作为所述镜像单元的输出控制端。
3.根据权利要求1所述的宽输入电压范围和高精度输出的自偏置带隙基准电路，其特征在于：所述镜像单元包括第六P型MOS管、第七P型MOS管、第八P型MOS管和第九P型MOS管，
所述第六P型MOS管源极连接至电源作为所述镜像单元的第一电源输入端，其栅极连接至其漏极并连接至第八P型MOS管的源极，所述第八P型MOS管的栅极连接至其漏极并连接至跟随单元，作为所述镜像单元的第一输出端；
所述第七P型MOS管源极连接至电源作为所述镜像单元的第二电源输入端，其漏极连接至第九P型MOS管的源极，所述第九P型MOS管的栅极连接至第八P型MOS管的栅极，第九P型MOS管漏极连接至跟随单元，作为所述镜像单元的第二输出端；
所述第六P型MOS管栅极连接至所述第七P型MOS管栅极，并连接至所述第一P型MOS管、第二P型MOS管和第三P型MOS管的栅极端，作为所述镜像单元的输出控制端。
4.根据权利要求1所述的宽输入电压范围和高精度输出的自偏置带隙基准电路，其特征在于：所述跟随单元包括第三N型MOS管、第四N型MOS管和第五N型MOS管，
所述第三N型MOS管漏极连接至所述镜像单元的第一输出端，作为所述跟随单元的第一输入端，其栅极连接至第一P型MOS管的漏极和第一N型MOS管的漏极，作为所述跟随单元的第三输入端；
所述第四N型MOS管漏极连接至所述镜像单元的第二输出端，作为所述跟随单元的第二输入端，其栅极连接至第二P型MOS管的漏极和第二N型MOS管的漏极，作为所述跟随单元的第四输入端，其源极连接至所述第三N型MOS管的源极，并连接至所述第五N型MOS管的漏极，所述第五N型MOS管栅极连接至第四N型MOS管漏极，第五N型MOS管源极接地作为所述跟随单元的接地端。
5.根据权利要求1所述的宽输入电压范围和高精度输出的自偏置带隙基准电路，其特征在于：所述跟随单元包括第三N型MOS管、第四N型MOS管、第五N型MOS管和第六N型MOS管，
所述第三N型MOS管漏极连接至所述镜像单元的第一输出端，作为所述跟随单元的第一输入端，其栅极连接至第一P型MOS管的漏极和第一N型MOS管的漏极，作为所述跟随单元的第三输入端，其源极连接至所述第六N型MOS管的漏极，所述第六N型MOS管栅极连接至所述第四N型MOS管漏极，第六N型MOS管源极接地；
所述第四N型MOS管漏极连接至所述镜像单元的第二输出端，作为所述跟随单元的第二输入端，其栅极连接至第二P型MOS管的漏极和第二N型MOS管的漏极，作为所述跟随单元的第四输入端，其源极连接至所述第三N型MOS管的源极，并连接至所述第五N型MOS管的漏极，所述第五N型MOS管栅极连接至第四N型MOS管漏极，第五N型MOS管源极接地作为所述跟随单元的接地端。
6.根据权利要求1所述的宽输入电压范围和高精度输出的自偏置带隙基准电路，其特征在于：所述镜像单元包括第七N型MOS管、第八N型MOS管、第九N型MOS管和第十四P型MOS管，
所述第七N型MOS管漏极连接至其栅极，并连接至跟随单元作为所述镜像单元的第一输出端，其源极接地作为镜像单元的第一输入端，
所述第八N型MOS管漏极连接至跟随单元作为所述镜像单元的第二输出端，其栅极连接至所述第七N型MOS管栅极，其源极接地作为镜像单元的第二输入端，
所述第九N型MOS管栅极连接至所述第七N型MOS管栅极和第八N型MOS管栅极，其源极接地，作为镜像单元的第三输入端，其漏极连接至第十四P型MOS管漏极，所述第十四P型MOS管源极连接至电源作为镜像单元的第四输入端，其栅极连接至其漏极并连接至第一P型MOS管、第二P型MOS管和第三P型MOS管的栅极端，作为所述镜像单元的输出控制端；
所述跟随单元包括第十P型MOS管，第十一P型MOS管，第十二P型MOS管和第十三P型MOS管，
所述第十P型MOS管源极连接至所述第十一P型MOS管源极并连接至电源，所述第十P型MOS管漏极连接至第十一P型MOS管漏极并连接至所述第十二P型MOS管源极，所述第十二P型MOS管栅极连接至第一P型MOS管的漏极和第一N型MOS管的漏极，作为所述跟随单元的第三输入端，所述第十二P型MOS管漏极连接至镜像单元作为所述跟随单元的第一输入端；
所述第十一P型MOS管漏极连接至所述第十三P型MOS管源极，第十三P型MOS管栅极连接至第二P型MOS管的漏极和第二N型MOS管的漏极，作为所述跟随单元的第四输入端，所述第十三P型MOS管漏极连接至所述第十P型MOS管栅极和第十一P型MOS管栅极，并连接至镜像单元作为所述跟随单元的第二输入端。
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